KR101287198B1 - 폴리실리콘 ｔｆｔ 어레이 기판 및 그 제조방법 - Google Patents
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Abstract
본 발명은 회절노광을 적용하여 반도체층 및 게이트 배선층을 일괄 패터닝하기 이전에 상기 반도체층의 채널층을 포함한 소정부위를 선택적 결정화함으로써 서로 인접하는 서브-픽셀 사이에 신호왜곡이 발생하지 않도록 하고자 하는 폴리실리콘 TFT 어레이 기판 및 그 제조방법에 관한 것으로서, 특히 기판 상에 형성되는 게이트 배선 및 게이트 전극과, 상기 게이트 배선 및 게이트 전극과 절연되고, 상기 게이트 배선과 수직 교차하는 데이터 배선과, 상기 게이트 배선 및 게이트 전극 하부에 동일한 패턴으로 형성되고, 상기 게이트 배선 및 데이터 배선의 교차 영역의 일부분과 이와 인접한 게이트 배선의 일부분을 제외하고 폴리실리콘으로 결정화된 반도체층과, 상기 반도체층으로부터 연장되어 상기 게이트 전극 좌우측에 각각 형성되어 불순물 이온이 주입된 소스/드레인 영역과, 상기 게이트 전극 상부에서 상기 소스/드레인 영역에 콘택되는 소스/드레인 전극과, 상기 드레인 전극과 콘택되는 화소전극을 포함하여 구성되는 것을 특징으로 한다.
Poly-Si, 선택적 결정화, 회절노광
Description
도 1은 종래 기술에 의한 폴리실리콘 TFT 어레이 기판의 제작순서를 나타낸 공정순서도.
도 2a 내지 도 2e는 종래 기술에 의한 폴리실리콘 TFT 어레이 기판의 공정단면도.
도 3은 종래 기술에 의한 문제점을 설명하기 위한 폴리실리콘 TFT 어레이 기판의 평면도.
도 4는 본 발명에 의한 폴리실리콘 TFT 어레이 기판의 평면도.
도 5는 도 4의 Ⅰ-Ⅰ' 선상에서의 단면도.
도 6a 내지 도 6d는 본 발명에 의한 폴리실리콘 TFT 어레이 기판의 공정평면도.
도 7a 내지 도 7g는 도 6a 내지 도 6d의 Ⅱ-Ⅱ' 선상에서의 공정단면도.
*도면의 주요 부분에 대한 부호설명
111 : 절연기판 113 : 반도체층
113a : 비정질 실리콘 113p : 폴리실리콘
113c : 소스영역 113d : 드레인 영역
114 : 게이트 절연막 115 : 게이트 배선
115a : 게이트 전극 116 : 층간 절연막
117 : 데이터 배선 117a : 소스전극
117b : 드레인 전극 118 : 보호막
119 ; 화소전극 120 : 산화방지막
160 : 포토레지스트
본 발명은 액정표시소자(LCD ; Liquid Crystal Display Device)에 관한 것으로, 특히 스토리지 도핑을 용이하게 하고자 하는 폴리실리콘 TFT 어레이 기판 및 그 제조방법에 관한 것이다.
저전압 구동, 풀 칼라 구현, 경박 단소 등의 특징으로 인하여 노트북, 개인 휴대 단말기, TV, 항공용 모니터 등에 널리 이용되는 평판표시장치로서의 액티브매트릭스 액정표시소자(AM-LCD)는 스위칭소자로서 박막트랜지스터(TFT : Thin Film Transistor)를 주로 이용하는데, 상기 박막트랜지스터는 반도체층으로 어떤 실리콘을 사용하느냐에 따라, 비정질 실리콘(아몰퍼스 실리콘:a-Si)으로 이루어지는 반도체막을 사용하는 것과 결정상을 갖는 다결정질 실리콘으로 이루어지는 반도체막을 사용하는 것으로 분류할 수 있다. 다결정질 실리콘으로서는 주로 폴리 실리콘(poly-Si), 또는 미결정 실리콘(μc-Si)이 알려져 있다.
다결정질 실리콘으로 이루어지는 반도체는 비정질 실리콘으로 이루어지는 반도체와 비교하여 캐리어의 이동도가 10배에서 100배 정도 크다는 특징이 있고, 스위칭 소자의 구성 재료로서 대단히 뛰어난 특성을 갖고 있다.
또한, 다결정질 실리콘을 활성층에 사용한 박막트랜지스터는 고속 동작이 가능하기 때문에, 최근에는 각종 논리회로 이를테면, CMOS-TFT(Complementary Metal Oxide Semiconductor TFT), EPROM(Erasable and Programmable Read Only Memory), EEPROM(Electrically Erasable and Programmable Read Only Memory), RAM(Random Access Memory)에 적용되거나 또는 액정표시소자, 전계발광 표시장치 등의 구동회로 등을 구성하는 스위칭 소자로 적용되고 있다.
이중 상기 액정표시소자는 신호를 화소전극에 선택적으로 인가하기 위한 박막트랜지스터(TFT:Thin Film Transistor) 및 단위 화소영역이 다음에 어드레싱(addressing)될 때까지 충전 상태를 유지하게 하는 스토리지가 구비된 TFT 어레이 기판과, 색상 구현을 위한 컬러필터층이 구비된 컬러필터층 어레이 기판과, 상기 두 기판 사이에 봉입된 액정층과, 상기 TFT 어레이 기판을 구동하기 위한 구동회로를 구비하여 각종 외부신호에 의해 화상을 표시한다.
이하, 첨부된 도면을 참조하여 종래 기술에 의한 폴리실리콘 TFT 어레이 기판의 제조방법에 대해 살펴보면 다음과 같다.
도 1은 종래 기술에 의한 폴리실리콘 TFT 어레이 기판의 제작순서를 나타낸 공정순서도이고, 도 2a 내지 도 2e는 종래 기술에 의한 폴리실리콘 TFT 어레이 기판의 공정단면도이며, 도 3은 종래 기술에 의한 문제점을 설명하기 위한 폴리실리 콘 TFT 어레이 기판의 평면도이다.
우선, 도 2a에 도시된 바와 같이, 절연기판(11) 전면에 플라즈마 강화형 화학 증기 증착(PECVD:plasma enhanced chemical vapor deposition) 방법으로 실리콘산화물(SiO2)을 재료로 한 버퍼층(12)을 형성한다.
여기서, PECVD법은 플라즈마에 의해 여기된 전자가 중성 상태로 유입된 기체 화합물과 충돌하여 기체 화합물을 분해하고, 형성된 가스 이온 상호간의 반응 및 글라스에서 제공되는 열에너지의 도움으로 재결합하여 박막이 형성되는 원리를 이용한 것이다.
이후, 상기 버퍼층(12)을 포함한 전면에 플라즈마 강화형 화학기상증착법 등을 사용하여 폴리 실리콘층(22)을 형성한다.(S11)
계속하여, 도 2b에 도시된 바와 같이, 상기 폴리 실리콘층(22)을 포토식각기술로 패터닝하여 반도체층(13)을 형성하고, 상기 반도체층(13) 전면에 무기재료인 SiO2를 증착하여 게이트 절연막(14)을 형성한다.
다음, 상기 게이트 절연막(14) 상에 저저항 금속층을 증착하고 패터닝하여 게이트 전극(15a)을 구비한 게이트 배선을 일방향으로 형성한다.(S12)
여기서, 상기 게이트 전극(15a)은 알루미늄 또는 구리 등의 단일금속층으로 형성하거나 또는 알루미늄층 상에 몰리브덴(Mo), 텅스텐(W), 크롬(Cr), 백금(Pt) 등의 금속을 적층한 이중금속층으로 형성하여, 상기 반도체층(13)의 소정 부위에 오버랩되도록 형성한다.
다음, 도 2c에 도시된 바와 같이, 상기 게이트 전극(15a)을 마스크로 하여 상기 반도체층(13)에 고농도의 n형 불순물 이온을 도핑함으로써 소스/드레인 영역(13a,13b)을 형성한다.(S14) 이 때, 상기 게이트 전극(15a)에 의해 불순물 이온이 도핑되지 않은 소스 영역(1a)과 드레인 영역(13c) 사이의 반도체층은 채널층(13b)이 된다.
이후, 도 2d에 도시된 바와 같이, 상기 게이트 전극(15a)을 포함한 전면에 무기재료인 SiO2를 화학기상증착 방법으로 증착하여 층간절연막(16)을 형성한다.(S14)
이어서, 상기 반도체층(13) 표면에 대해 RTA(Rapid Thermal Annealing), 엑시머 레이저를 이용한 레이저 빔의 조사, 또는 로(furnace, 爐)를 이용한 열 어닐에 의해서 상기 반도체층(13)을 활성화한다.(S15)
상기와 같이 활성화 공정을 마친 후에는, 상기 소스/드레인 영역(13a,13b)이 노출되도록 상기 게이트 절연막(14) 및 층간절연막(16)을 식각하여 제 1 콘택홀(20a,20b)을 형성한다. 상기 게이트 절연막(14) 및 층간절연막(16)을 식각하기 위해서는 통상, 건식식각을 수행한다.
이후, 도 2e에 도시된 바와 같이, 상기 층간절연막(16) 상에 저저항 금속층을 증착하고 패터닝하여 상기 소스/드레인 영역(13a,13b)에 각각 콘택되는 소스/드레인 전극(17a,17b)을 구비한 데이터 배선을 상기 게이트 배선에 수직하도록 형성한다.(S16)
여기서, 상기 소스/드레인 전극(17a,17b)은 알루미늄 또는 구리 등의 단일금속층으로 하거나 또는 알루미늄층 상에 몰리브덴(Mo), 우라늄(W), 크롬(Cr), 백금(Pt) 등의 금속을 적층한 이중금속층으로 형성한다.
이로써, 폴리실리콘을 이용한 활성 반도체층(13), 게이트 전극(15a), 소스/드레인 전극(17a,17b)으로 구성되는 폴리실리콘 박막트랜지스터를 완성한다.
다음, 소스/드레인 전극(17a,17b)을 포함한 전면에 무기재료인 SiNx를 화학기상증착 방법으로 증착하여 보호막(18)을 형성하고 기판의 내열 온도의 범위로 기판을 가열하여, 보호막(18)에 포함되는 수소 원자를 반도체층인 폴리실리콘층에 확산시키는 수소화 처리를 실시한다.(S17)
계속하여, 상기 드레인 전극(17b)이 노출되도록 상기 보호막(18)을 선택적으로 제거하여 제 2 콘택홀(40)을 형성하고, 상기 제 2 콘택홀(40)을 통해 상기 드레인전극(17b)에 콘택되도록 화소영역에 화소전극(37)을 형성한다.(S18)
그러나, 상기와 같은 종래 기술에 의한 폴리실리콘 TFT 어레이 기판 및 그 제조방법은 반도체층, 게이트 배선층, 제 1 콘택홀, 데이터 배선층, 제 2 콘택홀, 화소전극을 형성하기 위해서, 최소한 총 6번의 노광마스크를 사용하는데, 이와 같이 노광마스크의 사용횟수가 많아지면 공정이 복잡해지고 공정 시간 및 공정 비용이 많이 소요되므로 공정효율이 크게 떨어진다.
특히, 노광장비의 경우 고가의 장비이기 때문에 최근에는 노광장비를 사용하는 공정을 생략하기 위한 연구가 계속되고 있다.
따라서, 상기 반도체층 및 게이트 배선층 형성시 회절노광을 적용하여 동시에 패터닝하는 방법이 제안되고 있다.
회절노광으로 반도체층 및 게이트 배선층을 동시에 패터닝하는 경우, 도 3에 도시된 바와 같이, 게이트 배선(15) 및 게이트 전극(15a) 하부에는 반도체층(13)이 동일한 패턴으로 개재되고, 게이트 전극(15a) 좌우에는 상기 반도체층(13)이 연장형성된다. 이때, 상기 게이트 전극 좌우의 반도체층은 각각 소스/드레인 영역이 된다.
이 경우, 데이터 배선(17)을 통해 제 1 서브-픽셀에 인가되는 데이터 전압이 제 1 서브-픽셀의 박막트랜지스터를 통하여 제 1 서브-픽셀의 화소전극(19)으로 흘러 충전되어야 하는데(경로 ①), 게이트 배선 하부에 개재되어 있는 반도체층을 통하여 상기 제 1 서브-픽셀에 인접하는 제 2 서브-픽셀의 화소전극으로 흘러 충전되는(경로 ②) 신호왜곡 문제가 발생하였다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 회절노광을 적용하여 반도체층 및 게이트 배선층을 일괄 패터닝하기 이전에 상기 반도체층의 채널층을 포함한 소정부위를 선택적 결정화함으로써 서로 인접하는 서브-픽셀 사이에 신호왜곡이 발생하지 않도록 하고자 하는 폴리실리콘 TFT 어레이 기판 및 그 제조방법을 제공하는데 그 목적이 있다.
즉, 높은 이동도가 요구되는 채널층을 포함한 서브-픽셀의 소정부위만 선택적으로 결정화시키고 게이트 배선부 또는 데이터 배선부 하부의 실리콘층은 저항이 상대적으로 월등히 높은 비정질실리콘층을 그대로 위치시킴으로써 인접하는 서브- 픽셀간의 신호왜곡을 방지하는 것이다.
상기와 같은 목적을 달성하기 위한 본 발명의 폴리실리콘 TFT 어레이 기판은 기판 상에 형성되는 게이트 배선 및 게이트 전극과, 상기 게이트 배선 및 게이트 전극과 절연되고, 상기 게이트 배선과 수직 교차하는 데이터 배선과, 상기 게이트 배선 및 게이트 전극 하부에 동일한 패턴으로 형성되고, 상기 게이트 배선 및 데이터 배선의 교차 영역의 일부분과 이와 인접한 게이트 배선의 일부분을 제외하고 폴리실리콘으로 결정화된 반도체층과, 상기 반도체층으로부터 연장되어 상기 게이트 전극 좌우측에 각각 형성되어 불순물 이온이 주입된 소스/드레인 영역과, 상기 게이트 전극 상부에서 상기 소스/드레인 영역에 콘택되는 소스/드레인 전극과, 상기 드레인 전극과 콘택되는 화소전극을 포함하여 구성되는 것을 특징으로 한다.
이때, 상기 반도체층과 상기 게이트 배선 및 게이트 전극 사이에 상기 반도체층과 동일한 패턴을 가지는 게이트 절연막이 더 구비되고, 상기 게이트 전극과 소스/드레인 전극 사이의 전면에 층간절연막이 더 구비되며, 상기 소스/드레인 전극과 화소전극 사이의 전면에 보호막이 더 구비된다.
이와달리, 상기 반도체층과 상기 게이트 배선 및 게이트 전극 사이에 상기 반도체층과 동일한 패턴을 가지는 게이트 절연막이 더 구비되고, 상기 게이트 전극과 소스/드레인 전극 사이의 전면에 층간절연막 및 보호막의 적층막이 더 구비될 수도 있다.
다만, 이 경우 데이터 배선 및 소스/드레인 전극이 보호막 상에 노출되므로 상기 화소전극으로 상기 드레인 전극을 커버해주고, 상기 화소전극과 동일층에 추가형성되는 산화방지막으로 상기 데이터 배선 및 소스전극을 커버해준다.
이때, 결정화가 이루어지지 않는 반도체층의 소정부위는 게이트 배선 하부의 소정부위로서 상기 채널층이 포함되지 않는 영역이다. 상기 결정화가 이루어지지 않는 반도체층의 소정 부위는 비정질실리콘으로 그대로 남아있는 영역이고, 채널층을 포함한 소정영역은 선택적 결정화에 의해 폴리실리콘으로 결정화된 영역이다.
따라서, 채널층의 폴리실리콘 이동도와 게이트 배선 하부의 비정질실리콘의 이동도의 큰 차이로 인해서, 신호가 게이트 배선 하부를 통해 인접하는 서브-픽셀로 흐르는 문제점을 방지할 수 있다.
그리고, 본 발명의 다른 목적을 달성하기 위한 폴리실리콘 TFT 어레이 기판의 제조방법은 기판 상에 비정질 실리콘층을 형성하는 단계와, 상기 비정질 실리콘층을 선택적으로 결정화하는 단계와, 상기 선택적 결정화된 실리콘층 상에 게이트 절연막 및 금속층을 차례로 적층하는 단계와, 상기 선택적 결정화된 실리콘층, 게이트 절연막 및 금속층을 일괄패터닝하여 게이트 배선 및 게이트 전극을 형성함과 동시에 상기 게이트 배선 및 게이트 전극 하부에 동일한 패턴의 반도체층을 형성하고 상기 반도체층으로부터 연장되어 상기 게이트 전극 좌우측에 각각 위치하는 소스/드레인 영역을 형성하는 단계와, 상기 게이트 전극을 마스크로 하여 상기 소스/드레인 영역에 불순물을 주입하는 단계와, 상기 게이트 전극을 포함한 전면에 절연막을 형성하는 단계와, 상기 절연막 상에 상기 소스/드레인 영역에 콘택되는 소스/드레인 전극 및 상기 게이트 배선에 교차하여 서브-픽셀을 정의하는 데이터 배선을 형성하는 단계와, 상기 드레인 전극에 콘택되는 화소전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 특징으로 한다.
이때, 상기 비정질 실리콘층을 선택적 결정화하기 위해서 고상결정화법(SPC법 : Solid Phase Crystallization), 엑시머 레이저 어닐링법(ELA법 : Eximer Lazer Annealing), 순차적 수평결정화법(Sequential Lateral Solidification; SLS법) 등을 적용할 수 있는데, 상기 채널층을 포함한 소정 부위는 결정화하고 게이트 배선 하부의 일부는 비정질실리콘 상태로 남겨둔다.
한편, 상기 게이트 전극을 포함한 전면에 절연막을 형성하는 단계에서, 상기 게이트 전극을 포함한 전면에 층간절연막 및 보호막을 연속적으로 적층할 수 있는데, 이 경우 활성화 공정 및 수소화 공정을 연속적으로 수행할 수 있어 공정이 간소해진다. 다만, 활성화 공정 및 수소화공정을 연속적으로 수행하는 것은 n형 TFT보다 p형 TFT를 제작할 때 보다 효과적이다. n형 TFT의 활성화 공정은 수소화 공정보다 높은 온도가 요구되는 반면, p형 TFT의 활성화 공정은 수소화 공정과 비슷한 온도가 요구되기 때문이다.
물론, 상기 층간절연막을 형성한 이후, 활성화 공정을 수행하고, 상기 보호막을 형성한 이후, 수소화 공정을 수행하는 일반적인 방법도 유효하다.
다만, 상기에서와 같이, 게이트 전극과 소스/드레인 전극 사이의 전면에 층간절연막 및 보호막의 적층막을 형성하는 경우, 보호막 상에 데이터 배선 및 소스/드레인 전극이 노출형성되므로, 상기 화소전극으로 상기 드레인 전극을 완전히 커버시켜주고, 상기 화소전극과 동시에 산화방지막을 추가 형성하여 상기 산화방지막 으로 상기 데이터 배선 및 소스전극을 완전히 커버시켜준다.
한편, 상기에서와 같이 게이트 전극과 소스/드레인 전극 사이의 전면에 층간절연막 및 보호막을 연속 증착하지 않고, 게이트 전극과 소스/드레인 전극 사이에 층간절연막을 형성하고 소스/드레인 전극과 화소전극 사이에 보호막을 형성하는 실시예도 가능하다.
이때, 상기 화소전극은 상기 보호막에 형성된 콘택홀을 통해 상기 드레인 전극에 콘택된다. 그리고, 활성화 공정은 상기 층간절연막을 형성한 이후 수행하고, 수소화 공정은 상기 보호막을 형성한 이후 수행한다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예에 의한 폴리실리콘 TFT 어레이 기판 및 그 제조방법을 상세히 설명하면 다음과 같다.
도 4는 본 발명에 의한 폴리실리콘 TFT 어레이 기판의 평면도이고, 도 5는 도 4의 Ⅰ-Ⅰ' 선상에서의 단면도이다. 그리고, 도 6a 내지 도 6d는 본 발명에 의한 폴리실리콘 TFT 어레이 기판의 공정평면도이고, 도 7a 내지 도 7g는 도 6a 내지 도 6d의 Ⅱ-Ⅱ' 선상에서의 공정단면도이다.
본 발명에 의한 폴리실리콘 TFT 어레이 기판은, 도 4 및 도 5에 도시된 바와 같이, 기판(111) 상에 일체형으로 형성되는 게이트 배선(115) 및 게이트 전극(115a)과, 상기 게이트 배선 및 게이트 전극 하부에 동일한 패턴으로 형성되고 게이트 배선 하부의 소정부위만 제외하고 폴리실리콘(113p)으로 결정화된 반도체층(113)과, 상기 반도체층(113)으로부터 연장되어 상기 게이트 전극 좌우측에 각각 형성되어 불순물 이온이 주입된 소스/드레인 영역(113c, 113d)과, 상기 게이트 배선(115)과 수직 교차하여 서브-픽셀을 정의하는 데이터 배선(117) 및 상기 게이트 전극 상부에서 상기 소스/드레인 영역에 콘택되는 소스/드레인 전극(117a, 117b)과, 상기 드레인 전극에 콘택되는 화소전극(119)을 포함하여 구성되는 것을 특징으로 한다.
여기서, 본 발명은 상기 비정질실리콘인 반도체층이 선택적으로 결정화되는 것을 특징으로 하는바, 게이트 배선 하부의 소정부위는 비정질실리콘(113a)으로 그대로 남아있고 채널층을 포함한 소정영역은 폴리실리콘(113p)으로 결정화되는 것을 특징으로 한다. 상기 비정질실리콘 영역은 결정화가 이루어지는 폴리실리콘 영역에 대비해서 최대가 되도록 한다.
이때, 상기 반도체층과 상기 게이트 배선층은 게이트 절연막(114)에 의해서 서로 절연되는데, 상기 게이트 절연막은 상기 반도체층 또는 게이트 배선층과 동일한 패턴을 가진다.
그리고, 상기 게이트 전극과 소스/드레인 전극 사이의 전면에는 층간절연막(116) 및 보호막(118)의 적층막이 더 구비하는데, 상기 소스/드레인 전극은 상기 게이트 절연막, 층간절연막 및 보호막의 적층막을 관통하여 소스/드레인 영역(113c,113d)에 콘택된다.
이 경우, 데이터 배선(117) 및 소스/드레인 전극(117a, 117b)이 보호막(118) 상에 형성되어 외부에 노출되는데, 상기 화소전극(119)으로 상기 드레인 전극(117b)을 커버해주고, 상기 화소전극과 동일층에 추가형성되는 산화방지막(120)으로 일체형으로 형성되는 상기 데이터 배선(117) 및 소스전극(117a)을 커버해준다.
물론, 상기 게이트 전극과 소스/드레인 전극 사이의 전면에 층간절연막을 구비하고, 상기 소스/드레인 전극과 화소전극 사이의 전면에 보호막을 구비할 수도 있다. 다만, 이 경우 화소전극은 보호막을 관통하여 드레인 전극에 콘택된다.
한편, 상기 게이트 배선과 데이터 배선으로 정의된 각 서브-픽셀에는 전압의 턴-온 또는 턴-오프를 제어하는 TFT가 구비되는데, TFT는 불순물 이온이 도핑된 소스/드레인 영역(113c, 113d)과 불순물이 도핑되지 않은 채널층을 포함하는 반도체층(113)과, 상기 반도체층(113)을 포함한 전면에 형성된 게이트 절연막(114)과, 상기 게이트 절연막 상에서 상기 채널층 상부에 오버랩되는 게이트 전극(115a)과, 상기 게이트 전극(115a)을 포함한 전면에 형성된 층간절연막(116) 및 보호막(118)의 적층막과, 상기 보호막 상에서 상기 소스/드레인 영역에 각각 콘택되는 소스/드레인 전극(117a,117b)으로 구성된다. 이때, p형 TFT일 경우에는 소스/드레인 영역에 붕소(B) 등의 p형 불순물 이온이 도핑되고, n형 TFT일 경우에는 인(P), 비소(As) 등의 n형 불순물 이온이 도핑된다.
이와같이, 채널층을 포함한 소정영역을 폴리실리콘으로 결정화하고 게이트 배선 하부의 소정부위를 비정질 실리콘으로 남겨둠으로써, 도 5에 도시된 바와 같이, 제 1 서브픽셀의 소스 전극(117a)을 통해서 인가되는 데이터 전압이 제 1 서브픽셀의 화소전극으로 흘러 충전되고(경로 ③), 원하지 않게 제 2 서브-픽셀로 흘러들어가는 데이터 전압은 비정질실리콘(113a)에 의해 저지된다(경로 ④). 즉, 폴리실리콘(113p)을 통해서 흐르던 제 1 서브픽셀의 데이터 전압이 제 2 서브-픽셀로 흐르는 것을 방지 또는 약화할 수 있다. 이것은 채널층의 폴리실리콘의 이동도와 게이트 배선 하부의 비정질실리콘의 이동도가 크게 차이나기 때문이다.
이하, 본발명에 의한 폴리실리콘 TFT 어레이 기판의 제조방법에 대해 구체적으로 설명한다.
우선, 도 7a에 도시된 바와 같이, 절연기판(111) 전면에 화학기상증착법 등으로 비정질실리콘(Amorphous Silicon, 113a)을 증착한다. 이때, 도시하지는 않았으나, 절연기판(111)과 비정질실리콘(113a) 사이에 실리콘산화물(SiO2)을 재료로 한 버퍼층을 더 형성할 수 있다.
이러한 버퍼층은 후속 공정에서 이물질이 반도체층으로 침투하는 것을 방지하고, 비정질 실리콘층의 결정화 과정에서의 고온으로부터 절연기판을 보호하며, 절연기판에 대한 반도체층의 접촉특성을 개선시키는 역할을 한다.
이때, 비정질실리콘층 표면에 댕글링 본드가 많아 버퍼층인 SiO2와 비정질실리콘층의 계면 결합이 잘 이루어지지 않을 염려가 있으므로, 비정질실리콘을 결정화하기 이전에 필요에 따라, 비정질 실리콘층의 수소를 제거하는 탈수소화 과정을 수행할 수 있다.
다음, 도 6a 및 도 7b에 도시된 바와 같이, 상기 비정질실리콘을 선택적으로 결정화한다. 비정질 실리콘층을 증착하고 결정화하는 방법으로는 고온에서 장시간 열처리하여 결정화하는 고상결정화법(SPC법 : Solid Phase Crystallization), 250℃ 정도로 가열하면서 엑시머 레이저를 가하여 결정화하는 엑시머 레이저 어닐링법(ELA법 : Eximer Lazer Annealing), 결정립을 수평방향으로 성장시켜 결정화특성 을 획기적으로 향상시킨 순차적 수평결정화(Sequential Lateral Solidification; SLS) 방법 등이 있다.
상기 고상결정화법은 600℃ 내외의 온도에서 폴리실리콘 박막을 형성하기 위한 방법으로서 유리기판 위에 비정질 실리콘 박막을 형성한 후, 약 600℃에서 수 시간 내지 수십 시간 동안 가열처리를 함으로써 비정질 실리콘 박막을 결정화하는 방법이다.
상기 엑시머 레이저 어닐링방법은 저온에서 폴리실리콘 박막을 제조하는 핵심적인 방법으로서 높은 에너지를 갖는 레이저빔을 비정질 실리콘 박막에 수십 nsec의 순간적인 조사에 의해 상기 비정질 실리콘 박막을 결정화하는 방법이다. 아주 짧은 시간에 비정질 실리콘의 용융과 결정화가 이루어지므로 유리기판이 전혀 손상을 입지 않는다는 장점이 있다. 또한, 엑시머 레이저를 이용하여 제작된 폴리실리콘 박막은 일반적인 다른 열처리 방법으로 제작된 폴리실리콘 박막보다 전기적 특성이 우수하다는 장점이 있다.
한편, 최근에는 순차적 수평결정화 방법이 주로 이용되는데, 상기 순차적 수평결정화는 결정립이 액상(liquid phase) 실리콘과 고상(solid phase) 실리콘의 경계면에서 상기 경계면에 대하여 수직 방향으로 성장시키는 방법이다. 이 방법은 레이저 에너지의 크기와 레이저빔의 조사범위를 적절하게 조절하여 결정립을 소정의 길이만큼 측면 성장시킴으로써 실리콘 결정립의 크기를 향상시킬 수 있는 결정화방법이다.
선택적 결정화시 결정화 공정의 선택에 따라 결정립의 방향을 조절할 수 있 는데, SLS방법을 적용하여 결정립이 게이트 배선 방향(수평방향)으로 성장되도록 함으로써 채널층의 전계가 잘 통과되도록 유도할 수 있다. 즉, 결정립이 수평방향으로 길게 형성되어 채널층의 이동도가 보다 향상되므로 인접 서브-픽셀로 신호가 흐르는 불량을 보다 방지할 수 있다.
이후, 도 7c에 도시된 바와 같이, 선택적으로 결정화되어 비정질실리콘(113a) 및 폴리실리콘(113p)으로 구성되는 반도체층(113) 상부에 무기재료인 SiO2, SiNx 등을 증착하여 게이트 절연막(114)을 형성한다.
그리고, 상기 게이트 절연막(114) 상에 신호지연의 방지를 위해서 낮은 비저항을 가지는 구리(Cu), 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴-텅스텐(MoW) 등을 증착하여 금속층(180)을 형성하고, 스핀(spin)법, 롤 코팅(roll coating)법 등으로 UV 경화성 수지(Ultraviolet curable resin)인 포토 레지스트(Photo resist)(160)를 도포한 후, 상기 포토 레지스트 상부에 소정의 패턴이 형성된 노광마스크(도시하지 않음)를 씌워서 UV 또는 x-선 파장에 노출시켜 노광시킨 뒤, 노광된 포토 레지스트를 현상하여 이중 단차의 포토레지스트 패턴을 형성한다.
여기서, 상기 노광마스크는 회절노광마스크로서 투명기판 상에 금속재질의 차광층 및 반투명층이 형성되어, 투명영역, 반투명 영역, 차광영역의 3영역으로 분할되는데, 투명영역은 광투과율이 100%이고, 차광영역은 광투과율이 0%이며, 반투명 영역은 광투과율이 0%~100%이하이다.
따라서, 회절 노광된 상기 포토 레지스트(160)의 잔존 두께도 3영역으로 구분되는데, 완전제거되는 부분과, 전혀 제거되지 않는 부분과, 중간단차를 가지는 부분으로 구분되어 이중단차로 형성된다.
계속해서, 도 6b 및 도 7d에 도시된 바와 같이, 상기 포토레지스트(160)를 마스크로 하여 상기 반도체층(113), 게이트 절연막(114) 및 금속층(180)을 일괄식각하여 게이트 배선(115) 및 게이트 전극(115a)을 형성한다.
이때, 하나의 건식식각 챔버 내에서 일괄적으로 식각가능한데 피식각물질이 서로 상이하므로 식각가스도 달리해준다. 먼저, 금속층(Mo)을 식각할 경우에는 SF6, Cl2, O2를 사용하고, 비정질실리콘을 식각할 경우에는 SF6, Cl2, H2를 사용하며, 게이트 절연막을 식각할 경우에는 SF6, O2, He을 사용한다.
여기서, 상기 게이트 배선 및 게이트 전극 하부에는 반도체층 및 게이트 절연막이 동일한 패턴으로 개재되어 있는 상태이다.
다음, 중간 단차의 포토레지스트(160)가 완전히 제거될 때까지 상기 포토레지스트를 에싱하고, 에싱된 포토레지스트 사이로 노출된 금속층(180)을 식각하여 반도체층의 소스/드레인 영역(113c, 113d)을 정의한다. 이때, 반도체층 및 게이트 절연막이 식각되지 않도록 하기 위해서, HF, BOE, NH4F 또는 이들의 혼합용액으로 습식식각을 수행할 수 있다.
이후, 도 7e에 도시된 바와 같이, 상기 포토레지스트(160)를 완전히 제거하고, 상기 게이트 전극(115a)을 마스크로 하여 상기 소스/드레인 영역(113c, 113d) 에 불순물 이온을 주입한다. 이 때, 상기 게이트 전극(115a)에 의해 불순물 이온이 도핑되지 않은 소스 영역(113a)과 드레인 영역(113b) 사이의 반도체층은 채널층이 된다.
여기서, p형 TFT를 형성하고자 할 경우에는 소스/드레인 영역에 붕소(B) 등의 p형 불순물 이온을 주입하고, n형 TFT일 경우에는 인(P), 비소(As) 등의 n형 불순물 이온을 주입한다. 즉, 반도체성막 가스를 포함하지 않는 도펀트 가스로 이루어지는 플라즈마를 사용하여, 반도체층(113) 표면에 도펀트 가스 이온을 흡착시켜 실리콘층의 댕글링 본드를 종결시킨다. 실리콘층에 댕글링 본드가 많으면 이후, 캐리어가 댕글링 본드에 붙잡혀 이동도가 크게 떨어지기 때문이다.
이어서, 도 7f에 도시된 바와 같이, 상기 게이트 전극(115a)을 포함한 전면에 무기재료인 SiO2, SiNx 등을 화학기상증착 방법으로 증착하여 층간절연막(116) 및 보호막(118)을 연속적으로 형성한다.
이후, 상기 보호막 상부에서 반도체층(113)에 대해 RTA(Rapid Thermal Annealing), 엑시머 레이저를 이용한 레이저 빔의 조사, 또는 로(furnace, 爐)를 이용한 열 어닐에 의해서 상기 반도체층(113)을 활성화한다.
구체적으로, 반도체층(113) 표면에 엑시머 레이저의 빔을 조사하여, 반도체층 표면에 흡착하고 있는 도펀트 가스 이온을 실리콘층 내부로 확산시킨다. 즉, 엑시머 레이저의 조사에 의해서, 반도체층(113)이 순간적으로 용융하여, 표면에 흡착되어 있던 불순물 이온이 막 중으로 녹여 들어가는 것이다.
상기 활성화 공정과 동시에 수소화 공정을 수행할 수 있다. 즉, 기판의 내열 온도의 범위로 기판을 가열하여, 보호막의 SiNx에 포함되는 수소 원자를 반도체층인 폴리실리콘층에 확산시켜, 실리콘층의 댕글링 본드에 수소를 결합시킴으로써 댕글링 본드를 종결시킨다. 이와같이, 캐리어의 이동도를 방해하는 댕글링 본드를 종결시킴으로써 실리콘층의 이동도가 향상되고, 실리콘층과 수소의 강한 결합으로 인해 실리콘층이 안정화된다.
상기와 같이 활성화 공정 및 수소화 공정을 수행한 이후에는, 상기 소스/드레인 영역(113c,113d)이 노출되도록 상기 게이트 절연막(114), 층간절연막(116) 및 보호막(118)을 식각하여 콘택홀을 형성한다. 상기 게이트 절연막(114), 층간절연막(116) 및 보호막(118)을 식각하기 위해서는 통상, 건식식각을 수행한다.
이후, 상기 층간절연막(116) 상에 저저항 금속층 일예로, 구리(Cu), 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴-텅스텐(MoW) 등을 증착하고 HF, BOE, NH4F 또는 이들의 혼합용액으로 습식식각하여, 도 6c 및 도 7f에 도시된 바와 같이, 상기 소스/드레인 영역(113c,113d)에 각각 콘택되는 소스/드레인 전극(117a,117b) 및 상기 게이트 배선(115)에 수직교차하여 서브-픽셀을 정의하는 데이터 배선(117)을 형성한다.
이로써, 폴리실리콘을 활성 반도체층으로 하는 폴리실리콘 박막트랜지스터를 완성한다.
마지막으로, 도 6d 및 도 7g에 도시된 바와 같이, 상기 보호막(118) 상에 포 함한 전면에 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등을 증착하고 패터닝하여 상기 드레인 전극(117b)을 커버하는 화소전극(119)과 상기 데이터 배선(117) 및 소스전극(117a)을 커버하는 산화방지막(120)을 형성한다.
이상에서와 같이, 반도체층 및 게이트 배선층 일괄패터닝, 데이터 배선층 패터닝, 콘택홀 패터닝, 화소전극 패터닝시 노광마스크를 사용하므로 총 4번의 노광마스크를 사용하여 폴리실리콘 TFT 어레이 기판을 완성할 수 있게 된다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같은 본 발명에 의한 폴리실리콘 TFT 어레이 기판 및 그 제조방법은 다음과 같은 효과가 있다.
첫째, 비정질실리콘층의 선택적 결정화에 의해서, 상기 게이트 배선 하부의 소정부위의 반도체층은 비정질실리콘으로 구성하고 채널층을 포함한 소정영역은 폴리실리콘으로 구성함으로써, 채널층의 폴리실리콘의 이동도와 게이트 배선 하부의 비정질실리콘의 이동도의 큰 차이로 인해 인접하는 서브-픽셀 간에 신호흐름이 방지된다.
따라서, 신호왜곡에 의한 화상품질 저하를 방지할 수 있고, 신호왜곡불량에 의해 폴리실리콘 TFT 어레이 기판을 폐기처분하는 손해를 줄일 수 있다.
둘째, 선택적 결정화시 결정화 공정의 선택에 따라 결정립의 방향을 조절할 수 있는데, 결정립의 방향에 따라 채널층의 전계통과방향을 유도할 수 있다. 즉, 결정화 공정에서 채널층의 결정립이 수평 방향으로 성장되도록 함으로써 전압이 소스전극에서 드레인 전극으로 잘 통과되도록 할 수 있다.
이와같이, 채널층의 이동도가 향상되므로 인접 서브-픽셀로 전압이 흐르는 불량이 저지되고 채널층을 통과할 수 있도록 유도된다.
셋째, 반도체층의 채널층을 포함한 소정부위를 선택적 결정화하여 신호왜곡 현상을 미연에 차단시킴으로써, 반도체층 및 게이트 배선층을 일괄 패터닝하기 위한 회절노광공정을 안심하여 적용할 수 있다.
이와같이, 2회의 마스크 공정을 1회의 회절노광 공정으로 줄임으로써 공정이 간소해지고 공정시간이 줄어들며 공정비용도 저감된다.
넷째, 게이트 전극과 소스/드레인 전극 사이의 전면에 층간절연막 및 보호막을 연속적으로 증착함으로써 상기 층간절연막의 콘택홀 및 보호막의 콘택홀을 형성하는 공정을 별도로 수행하지 않고 1회의 마스크 공정으로 일괄 수행할 수 있다. 따라서, 마스크 사용 횟수를 1회 더 저감할 수 있어 공정 및 비용면에서 유리하다.
다섯째, 일반적으로 층간절연막을 형성한 후 활성화공정을 수행하고 보호막을 형성한 후 수소화공정을 수행하는데, 게이트 전극과 소스/드레인 전극 사이의 전면에 층간절연막 및 보호막을 연속적으로 증착한 후 활성화 공정 및 수소화공정을 일괄적으로 수행할 수 있어 공정이 보다 간소해진다.
Claims (18)
- 기판 상에 형성되는 게이트 배선 및 게이트 전극과,상기 게이트 배선 및 게이트 전극과 절연되고, 상기 게이트 배선과 수직 교차하는 데이터 배선과,상기 게이트 배선 및 게이트 전극 하부에 동일한 패턴으로 형성되고, 상기 게이트 배선 및 데이터 배선의 교차 영역의 일부분과 이와 인접한 게이트 배선의 일부분을 제외하고 폴리실리콘으로 결정화된 반도체층과,상기 반도체층으로부터 연장되어 상기 게이트 전극 좌우측에 각각 형성되어 불순물 이온이 주입된 소스/드레인 영역과,상기 게이트 전극 상부에서 상기 소스/드레인 영역에 콘택되는 소스/드레인 전극과,상기 드레인 전극과 콘택되는 화소전극을 포함하여 구성되는 것을 특징으로 하는 폴리실리콘 TFT 어레이 기판.
- 제 1 항에 있어서,상기 반도체층과 상기 게이트 배선 및 게이트 전극 사이에 상기 반도체층과 동일한 패턴을 가지는 게이트 절연막이 더 구비되는 것을 특징으로 하는 폴리실리콘 TFT 어레이 기판.
- 제 1 항에 있어서,상기 게이트 전극과 소스/드레인 전극 사이의 전면에 층간절연막이 더 구비 되고,상기 소스/드레인 전극과 화소전극 사이의 전면에 보호막이 더 구비되는 것을 특징으로 하는 폴리실리콘 TFT 어레이 기판.
- 제 1 항에 있어서,상기 게이트 전극과 소스/드레인 전극 사이의 전면에 층간절연막 및 보호막의 적층막이 더 구비되는 것을 특징으로 하는 폴리실리콘 TFT 어레이 기판.
- 제 4 항에 있어서,상기 화소전극에 의해 상기 드레인 전극이 커버되고,상기 화소전극과 동일층에 추가형성되는 산화방지막에 의해 상기 데이터 배선 및 소스전극이 커버되는 것을 특징으로 하는 폴리실리콘 TFT 어레이 기판.
- 제 1 항에 있어서,상기 소스영역과 드레인 영역 사이의 채널층은 폴리실리콘인 것을 특징으로 하는 폴리실리콘 TFT 어레이 기판.
- 제 1 항에 있어서,상기 게이트 배선 하부의 소정부위의 반도체층은 비정질실리콘이고, 나머지 영역은 폴리실리콘인 것을 특징으로 하는 폴리실리콘 TFT 어레이 기판.
- 기판 상에 비정질 실리콘층을 형성하는 단계와,상기 비정질 실리콘층을 선택적으로 결정화하는 단계와,상기 선택적 결정화된 실리콘층 상에 게이트 절연막 및 금속층을 차례로 적층하는 단계와,상기 선택적 결정화된 실리콘층, 게이트 절연막 및 금속층을 일괄패터닝하여 게이트 배선 및 게이트 전극을 형성함과 동시에 상기 게이트 배선 및 게이트 전극 하부에 동일한 패턴의 반도체층을 형성하고 상기 반도체층으로부터 연장되어 상기 게이트 전극 좌우측에 각각 위치하는 소스/드레인 영역을 형성하는 단계와,상기 게이트 전극을 마스크로 하여 상기 소스/드레인 영역에 불순물을 주입하는 단계와,상기 게이트 전극을 포함한 전면에 절연막을 형성하는 단계와,상기 절연막 상에 상기 소스/드레인 영역에 콘택되는 소스/드레인 전극 및 상기 게이트 배선에 교차하여 서브-픽셀을 정의하는 데이터 배선을 형성하는 단계와,상기 드레인 전극에 콘택되는 화소전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 폴리실리콘 TFT 어레이 기판의 제조방법.
- 제 8 항에 있어서,상기 비정질 실리콘층을 선택적으로 결정화하는 단계에서, 고상결정화법(SPC 법 : Solid Phase Crystallization), 엑시머 레이저 어닐링법(ELA법 : Eximer Lazer Annealing), 순차적 수평결정화법(Sequential Lateral Solidification; SLS법) 중 어느 하나의 방법을 적용하는 것을 특징으로 하는 폴리실리콘 TFT 어레이 기판의 제조방법.
- 제 8 항에 있어서,상기 비정질 실리콘층을 선택적으로 결정화하는 단계에서,상기 게이트 전극 하부의 채널층을 포함한 소정 부위를 결정화하는 것을 특징으로 하는 폴리실리콘 TFT 어레이 기판의 제조방법.
- 제 8 항에 있어서,상기 비정질 실리콘층을 선택적으로 결정화하는 단계에서, 상기 게이트 배선 하부의 일부를 제외한 나머지 영역을 결정화하는 것을 특징으로 하는 폴리실리콘 TFT 어레이 기판의 제조방법.
- 제 8 항에 있어서,상기 게이트 전극을 포함한 전면에 절연막을 형성하는 단계에서,상기 게이트 전극을 포함한 전면에 층간절연막 및 보호막을 연속적으로 적층하는 것을 특징으로 하는 폴리실리콘 TFT 어레이 기판의 제조방법.
- 제 12 항에 있어서,상기 층간절연막 및 보호막을 적층한 이후, 활성화 공정 및 수소화 공정을 연속적으로 수행하는 것을 특징으로 하는 폴리실리콘 TFT 어레이 기판의 제조방법.
- 제 12 항에 있어서,상기 층간절연막을 형성한 이후, 활성화 공정을 수행하고,상기 보호막을 형성한 이후, 수소화 공정을 수행하는 것을 특징으로 하는 폴리실리콘 TFT 어레이 기판의 제조방법.
- 제 12 항에 있어서,상기 화소전극은 상기 드레인 전극이 완전히 커버되도록 형성하고,상기 화소전극과 동시에 추가 형성되는 산화방지막은 상기 데이터 배선 및 소스전극이 완전히 커버되도록 형성하는 것을 특징으로 하는 폴리실리콘 TFT 어레이 기판의 제조방법.
- 제 8 항에 있어서,상기 게이트 전극을 포함한 전면에 절연막을 형성하는 단계에서, 상기 게이트 전극을 포함한 전면에 층간절연막을 형성하고,상기 소스/드레인 전극을 형성하는 단계 이후, 상기 소스/드레인 전극을 포함한 전면에 보호막을 더 형성하는 것을 특징으로 하는 폴리실리콘 TFT 어레이 기 판의 제조방법.
- 제 16 항에 있어서,상기 화소전극은 상기 보호막에 형성된 콘택홀을 통해 상기 드레인 전극에 콘택시키는 것을 특징으로 하는 폴리실리콘 TFT 어레이 기판의 제조방법.
- 제 16 항에 있어서,상기 층간절연막을 형성한 이후, 활성화 공정을 수행하고,상기 보호막을 형성한 이후, 수소화 공정을 수행하는 것을 특징으로 하는 폴리실리콘 TFT 어레이 기판의 제조방법.
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