KR100777742B1 - 박막 트랜지스터, 및 박막 트랜지스터의 제조방법 - Google Patents
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Abstract
본 발명은 이온 도핑 공정에서 불량이 발생할 경우 재 작업이 가능하도록 하기 위하여, 기판 상에 제 1, 2 영역으로 이루어진 실리콘층을 형성하는 단계와, 상기 실리콘층을 포함한 전면에 절연막을 형성하는 단계와, 상기 실리콘층의 제 1 영역에 소스 및 드레인 영역을 형성하는 단계와, 상기 실리콘층의 제 1 영역 상에 게이트 전극을 형성하는 단계 및 상기 실리콘층의 제 1 영역의 소스 및 드레인 영역과 연결되도록, 상기 실리콘층의 제 1 영역 및 제 2 영역의 양단에 걸쳐서 소스 및 드레인 전극을 형성하는 단계를 포함하고, 상기 실리콘층의 제 1 영역에 소스 및 드레인 영역을 형성하는 단계에서 불량이 발생할 경우, 상기 실리콘층의 제 2 영역에 소스 및 드레인 영역을 형성하는 단계와, 상기 실리콘층의 제 2 영역 상에 게이트 전극을 형성하는 단계 및 상기 실리콘층의 제 2 영역의 소스 및 드레인 영역과 연결되도록, 상기 실리콘층의 제 1 영역 및 제 2 영역의 양단에 걸쳐서 소스 및 드레인 전극을 형성하는 단계를 더 포함하는 박막 트랜지스터의 제조 방법 및 이에 의해 제조된 박막 트랜지스터를 제공한다.
Description
도 1은 본 실시예에 따른 박막 트랜지스터의 제조방법의 흐름도이다.
도 2a 내지 도 6a는, 본 발명의 실시예에 따른 소스 및 드레인 영역을 형성하는 단계(S130)가 정상인 경우 진행되는 제조방법을 순차적으로 도시한 부분 확대 평면도들이다.
도 2b 내지 도 6b는 도 2a 내지 도 6a의 ⅡB-ⅡB선 내지 ⅥB-ⅥB 선을 따라 취한 단면도들이다.
도 7a 내지 도 9a는, 본 발명의 실시예에 따른 소스 및 드레인 영역을 형성하는 단계(S130)에서 불량이 발생한 경우 진행되는 제조방법을 순차적으로 도시한 부분 확대 평면도들이다.
도 7b 내지 도 9b는 도 7a 내지 도 9a의 ⅦB-ⅦB 선 내지 ⅨB-ⅨB 선을 따라 취한 단면도들이다.
< 도면의 주요 부분에 대한 부호의 설명 >
11: 실리콘층의 제 1 영역
11a: 실리콘층의 제 1 영역의 소스 영역
11b: 실리콘층의 제 1 영역의 채널 영역
11c: 실리콘층의 제 1 영역의 드레인 영역
12: 실리콘층의 제 2 영역
12a: 실리콘층의 제 2 영역의 소스 영역
12a: 실리콘층의 제 2 영역의 채널 영역
12a: 실리콘층의 제 2 영역의 드레인 영역
13, 13＇: 게이트 전극 14, 14＇: 콘택홀
15: 소스 전극 16: 드레인 전극
111: 기판 112: 버퍼층
113: 게이트 절연막 114,114＇: 포토레지스트
115: 층간 절연막
본 발명은 박막 트랜지스터 및 이의 제조방법에 관한 것으로서, 보다 상세하게는 이온 도핑 공정에서 불량이 발생할 경우 재 작업이 가능하도록 한 박막 트랜지스터 및 이의 제조방법에 관한 것이다.
액정 디스플레이 소자나 유기 발광 디스플레이 소자 또는 무기 발광 디스플레이 소자 등 평판 디스플레이 소자에 사용되는 박막 트랜지스터(Thin Film Transistor: TFT)는 각 픽셀의 동작을 제어하는 스위칭 소자 및 픽셀을 구동시키는 구동 소자로 사용된다.
이러한 박막 트랜지스터는 기판 상에 고농도의 불순물로 도핑된 소스 및 드레인 영역과, 이 소스 및 드레인 영역의 사이에 형성된 채널 영역을 갖는 반도체층을 가지며, 이 반도체층과 절연되어 상기 채널 영역에 대응되는 영역에 위치하는 게이트 전극과, 상기 소스 및 드레인 영역에 각각 접촉되는 소스 및 드레인 전극을 갖는데, 다음과 같은 공정에 의해 이루어진다.
먼저, 전면에 버퍼층이 형성된 기판의 버퍼층 상부에 비정질 실리콘(amorphous silicon: a-Si) 박막을 증착한 후, 이 비정질 실리콘을 엑시머 레이져 어닐링(Excimer Laser Annealing: ELA)법 등에 의해 다결정 실리콘(polycrystalline silicon: p-Si) 박막으로 결정화시킨다.
이와 같이 결정화된 다결정 실리콘 박막의 상부에 포토 레지스터를 도포한 후 소정의 반도체층 패턴을 가진 마스크를 이용해 노광시키고, 현상하여 소정 패턴의 반도체층을 형성한다. 이 반도체층 상에 실리콘 산화막 등의 절연 물질을 전면 증착한 후, 마스크 등을 이용하여 반도체층의 일정 영역에 불순물을 도핑한 소스 및 드레인 영역과, 이 소스 및 드레인 영역 사이에 형성된 채널 영역을 형성한다. 그리고, 이 반도체층 상에 금속막을 증착한 후, 이를 포토 레지스터를 이용한 포토 리소그라피법에 의해 소정의 패턴으로 패터닝하여 게이트 전극을 형성한다. 이 게이트 전극을 포함한 전면에 무기 절연막을 증착한 후, 소스 및 드레인 영역의 소정 부위가 노출되도록 콘택홀을 형성하여 소스 및 드레인 영역에 각각 접촉되는 소스 및 드레인 전극을 형성한다.
그런데, 상기와 같이 반도체층 상에 실리콘 산화막 등의 절연 물질을 전면 증착한 후, 마스크 등을 이용하여 반도체층에 불순물을 도핑하는 공정 과정에서는, 불순물을 도핑하는 이온 주입 설비에 이상이 발생하거나 작업자가 도핑할 불순물의 레시피(recipe)를 잘못 입력하는 경우가 발생할 때 도핑 작업의 재 작업이 불가능하였다. 따라서, 해당 기판은 불량 기판으로 처리되어 폐기 처분 될 수밖에 없으므로 원료의 손실이 불가피한 문제점이 있었다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 이온 도핑 공정에서 불량이 발생할 경우 재 작업이 가능하도록 한 박막 트랜지스터 및 이의 제조방법을 제공하는 것을 목적으로 한다.
상기와 같은 목적 및 그 밖의 여러 목적을 달성하기 위하여, 본 발명은 기판 상에 제 1, 2 영역으로 이루어진 실리콘층을 형성하는 단계와, 상기 실리콘층을 포함한 전면에 절연막을 형성하는 단계와, 상기 실리콘층의 제 1 영역에 소스 및 드레인 영역을 형성하는 단계와, 상기 실리콘층의 제 1 영역 상에 게이트 전극을 형성하는 단계 및 상기 실리콘층의 제 1 영역의 소스 및 드레인 영역과 연결되도록, 상기 실리콘층의 제 1 영역 및 제 2 영역의 양단에 걸쳐서 소스 및 드레인 전극을 형성하는 단계를 포함하고, 상기 실리콘층의 제 1 영역에 소스 및 드레인 영역을 형성하는 단계에서 불량이 발생할 경우, 상기 실리콘층의 제 2 영역에 소스 및 드레인 영역을 형성하는 단계와, 상기 실리콘층의 제 2 영역 상에 게이트 전극을 형성하는 단계 및 상기 실리콘층의 제 2 영역의 소스 및 드레인 영역과 연결되도록, 상기 실리콘층의 제 1 영역 및 제 2 영역의 양단에 걸쳐서 소스 및 드레인 전극을 형성하는 단계를 더 포함하는 박막 트랜지스터의 제조 방법을 제공한다.
이러한 본 발명의 다른 특징에 의하면, 상기 실리콘층의 제 1 영역에 소스 및 드레인 영역을 형성하는 단계는, 상기 절연막 상에 포토레지스트를 전면에 도포하는 단계와, 소정 패턴의 제 1 마스크를 이용하여 소정 패턴을 형성하는 단계와, 상기 형성된 소정 패턴에 의한 실리콘층의 제 1 영역의 양단에 이온을 주입하는 단계와, 상기 절연막 상에 잔존하는 포토레지스트를 제거하는 단계를 포함할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 실리콘층의 제 2 영역에 소스 및 드레인 영역을 형성하는 단계는, 상기 절연막 상에 포토레지스트를 전면에 도포하는 단계와, 소정 패턴의 제 2 마스크를 이용하여 소정 패턴을 형성하는 단계와, 상기 형성된 소정 패턴에 의한 실리콘층의 제 2 영역의 양단에 이온을 주입하는 단계와, 상기 절연막 상에 잔존하는 포토레지스트를 제거하는 단계를 포함할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 실리콘층의 제 1 영역에 소스 및 드레인 영역을 형성하는 단계와 상기 실리콘층의 제 2 영역에 소스 및 드레인 영역을 형성하는 단계의 사이에, 상기 실리콘층의 제 1 영역을 제거하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 기판 상에 제 1, 2 영역으로 이루어진 실리콘층을 형성하는 단계는, 상기 실리콘층의 제 1 영역과 제 2 영역 사이에 갭이 형성될 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 갭의 간격이 5㎛ 이상 20㎛ 이내로 형성할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 실리콘층을 형성하는 단계는, 상기 기판 상에 비정질 실리콘층을 형성하는 단계와, 상기 비정질 실리콘층을 결정화하는 단계로 이루어질 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 비정질 실리콘층을 형성하는 단계 이전에 버퍼층을 형성하는 단계를 더 포함할 수 있다.
상기와 같은 목적 및 그 밖의 여러 목적을 달성하기 위하여, 본 발명은 기판 상에 제 1, 2 영역으로 이루어지고, 상기 제 1 영역에 소스 및 드레인 영역이 형성된 실리콘층과, 상기 실리콘층을 포함한 전면에 형성된 절연막과, 상기 실리콘층의 제 1 영역의 절연막 상부에 형성된 게이트 전극과, 상기 실리콘층의 제 1 영역의 소스 및 드레인 영역과 연결되고, 상기 실리콘층의 제 1 영역 및 제 2 영역의 양단에 걸쳐 형성된 소스 및 드레인 전극을 구비한 박막 트랜지스터를 제공한다.
상기와 같은 목적 및 그 밖의 여러 목적을 달성하기 위하여, 본 발명은 기판 상에 제 1, 2 영역으로 이루어지고, 상기 제 1 영역 및 제 2 영역에 각각 소스 및 드레인 영역이 형성된 실리콘층과, 상기 실리콘층을 포함한 전면에 형성된 절연막과, 상기 실리콘층의 제 2 영역의 절연막 상부에 형성된 게이트 전극과, 상기 실리콘층의 제 2 영역의 소스 및 드레인 영역과 연결되고, 상기 실리콘층의 제 1 영역 및 제 2 영역의 양단에 걸쳐 형성된 소스 및 드레인 전극을 구비한 박막 트랜지스터를 제공한다.
이러한 본 발명의 다른 특징에 의하면, 상기 실리콘층의 제 1 영역과 제 2 영역 사이에 갭이 형성될 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 갭의 간격이 5㎛ 이상 20㎛ 이내일 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 실리콘층은 다결정 실리콘층으로 형성될 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 기판 상에 버퍼층이 더 구비될 수 있다.
이하, 첨부된 도면들에 도시된 본 발명의 바람직한 실시예들을 참조하여 본 발명을 보다 상세히 설명한다.
도 1 내지 도 6b를 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법이 도시되어 있다. 도 1은 본 실시예에 따른 박막 트랜지스터의 제조방법의 흐름도이고, 2a 내지 도 6a는, 본 실시예에 따른 소스 및 드레인 영역을 형성하는 단계(S130)가 정상인 경우 진행되는 제조방법을 순차적으로 도시한 부분 확대 평면도들이고, 2b 내지 도 6b는 도 2a 내지 도 6a의 ⅡB-ⅡB선 내지 ⅥB-ⅥB 선을 따라 취한 단면도들이다. 그리고, 7a 내지 도 9a는, 본 실시예에 따른 소스 및 드레인 영역을 형성하는 단계(S130)에서 불량이 발생한 경우 진행되는 제조방법을 순차적으로 도시한 부분 확대 평면도들이고, 도 7b 내지 도 9b는 도 7a 내지 도 9a의 ⅦB-ⅦB 선 내지 ⅨB-ⅨB 선을 따라 취한 단면도들이다.
먼저, 본 실시예에 따른 소스 및 드레인 영역을 형성하는 단계(S130)가 정상 인 경우 진행되는 제조방법(S100)에 의해 제조된 박막 트랜지스터의 구성 및 제조방법을 살펴본다. 도 6a 및 도 6b를 참조하면, 본 발명의 바람직한 일 실시예에 따라 제조된 박막 트랜지스터는 절연 기판(111) 상에 버퍼층(112)이 형성될 수 있고, 버퍼층(112) 상에 제 1 영역 및 제 2 영역의 실리콘층(11)(12)이 형성되며, 이 실리콘층(11)(12) 상에는 전면에 걸쳐 게이트 절연막(113)이 형성된다. 이때, 상기 실리콘층의 제 1영역(11)에는 그 길이 방향을 따라 중앙부에 채널 영역(11b)이 구비되어 있고, 채널 영역(11b)의 외측으로는 불순물이 도핑된 소스 영역(11a) 및 드레인 영역(11c)이 구비되어 있다. 또한, 실리콘층의 제 1 영역(11) 상의 게이트 절연막(113)의 상부에는 게이트 전극(13)이 형성되어 있는데, 이 게이트 전극(13)은 상기 실리콘층의 제 1영역의 채널 영역(11b)에 대응되는 부분에 형성되어 있다. 상기와 같은 게이트 전극(13)의 상부로는 층간 절연막(115)이 더 형성되고, 이 층간 절연막(115)에 컨택홀(14)이 형성되어 층간 절연막(115) 상부의 소스 전극(15) 및 드레인 전극(16)이 실리콘층의 제 1 영역의 소스 영역(11a) 및 드레인 영역(11c)에 접속된다.
이러한 구조의 박막 트랜지스터는 도 2a 및 2b에서 볼 수 있듯이, 글라스재의 기판(111) 상에, SiO2 등으로 이루어진 버퍼층(112)을 형성할 수 있다. 상기 버퍼층(112)은 하부 기판에서 발생하는 수분 또는 불순물의 확산을 방지하거나 결정화 시 열의 전달 속도를 조절함으로써 반도체의 결정화가 잘 이루어 질 수 있도록 하는 역할을 하며, PECVD법, APCVD법, LPCVD법, ERC법 등에 의해 증착될 수 있다.
상기 버퍼층(112)의 상부에는 반도체 박막인 실리콘층의 제 1 영역(11)과 제 2 영역(12)을 형성한다(S110). 상기와 같은 실리콘층(11)(12)은 비정질 실리콘을 증착한 뒤, RTA(Lapid Thermal Ammealing)공정, SPC법(Solid Phase Crystallzation), ELA법(Excimer Laser Annealing), MIC(Metal Induced Crystallization), MILC법(Metal Induced Lateral Crystallization) 또는 SLS법(Sequential Lateral Solidification) 중 어느 한 방법에 의해 다결정 실리콘으로 결정화시키고, 다결정 실리콘층을 소정의 패턴이 그려진 마스크를 이용하여 소정의 형상으로 패터닝 한다. 본 실시예에서, 실리콘층의 제 1 영역(11)과 제 2 영역(12)은 전체 실리콘층을 양분하도록 위치하며, 제 1 영역(11)과 제 2 영역(12) 사이에는 갭이 형성되어 있다. 이러한 갭의 간격은 5㎛ 이상 20㎛ 이하가 바람직한데, 이에 대한 설명은 후술한다.
도 3a 내지 도 4a, 및 도 3b 내지 도 4b, 도 4c를 참조하면, 다결정 실리콘층(11)(12) 상에 게이트 절연막(113)을 형성(S120)한 후, 이 게이트 절연막(113)의 전면에 걸쳐 포토 레지스터(114)를 도포한다. 이 포토레지스트(114)를 통상의 사진 식각(photolithography)공정을 이용하여 소정의 패턴으로 패터닝 하는데, 즉 소정의 패턴이 형성된 제 1 마스크를 이용하여 도포된 포토레지스트를 노광, 현상하여 베이킹한 후, 이를 소정 패턴에 따라 일괄 에칭하는 것이다. 이 때, 에칭은 습식 에칭 및 건식 에칭 모두 적용 가능하며, 건식 에칭을 적용할 경우 플라즈마 식각, 반응이온 식각(Reactive Ion Etching: RIE), 반응스퍼터 식각(Reactive Sputter Etching), 반응이온빔 밀링 등의 방법이 적용될 수 있다.
이와 같은 일괄 에칭에 따라 형성된 소정 패턴, 즉, 실리콘층의 제 1 영역(11)의 양단을 제외한 영역이 포토레지스트(114)에 의해 차폐된 상태에서, 실리콘층의 제 1 영역(11)의 양단에 대응하는 영역에 불순물을 주입한다(S130)(도 4b참조). 이 때, 불순물의 주입은 박막 트랜지스터의 사용 목적에 따라 N형 또는 P형으로 도핑한다. N형 박막 트랜지스터의 경우 PH3 가스를 이온화 시켜 도핑하며, P형 박막 트랜지스터의 경우에는 B2H6 가스를 이온화 시켜 도핑 한다. 그 결과, 실리콘층의 제 1 영역(11)의 양단에는 소스 및 드레인 영역(11a)(11c)이 형성되고, 이 소스 및 드레인 영역(11a)(11c)의 사이에는 채널 영역(11b)이 형성된다(도 4c 참조). 이러한 불순물을 주입하는 과정(S130)에서, 이온 주입 설비의 이상이나 작업자가 도핑 할 불순물의 레시피(recipe)를 잘못 입력하는 경우가 발생하지 않을 경우에는, 절연막(113) 상에 잔존하는 포토레지스터(114)를 모두 제거하고 게이트 전극(13)을 형성하는 다음 공정(S140)으로 진행한다.
도 5a 및 도 5b를 참조하면, 그 과정이 도면에 도시되지는 않았으나 상기 실리콘층의 제 1 영역 및 제 2 영역(11)(12)을 포함하는 전면에 게이트 절연막(113)을 형성한다. 이 게이트 절연막(113)은 SiNx 또는 SiOx 등의 무기 절연막을 PECVD법, APCVD법, LPCVD법, ERC법 등의 방법으로 증착할 수 있다. 이 게이트 절연막(113)을 증착한 후, MoW, Al/Cu 등의 저저항의 금속층을 증착하고, 이 금속층을 소정의 게이트 전극의 패턴을 새긴 마스크를 이용하여 통상의 사진식각 방법에 따라 패터닝 한다. 이러한 게이트 전극(13)은 실리콘층의 제 1 영역의 채널 영 역(11b)에 대응하는 게이트 절연막(113) 상에 형성된다(S140).
도 6a 및 도 6b를 참조하면, 그 과정이 도면에 도시되지는 않았으나 상기 게이트 전극(13)을 포함하는 전면에 층간 절연막(115)을 형성한다. 이 층간 절연막(115)은 SiNx 또는 SiOx 등의 무기 절연막을 PECVD법, APCVD법, LPCVD법, ERC법 등의 방법으로 증착할 수 있다. 상기 층간 절연막(115)과 게이트 절연막(113)을 선택적으로 제거하여 소스 영역(11a) 및 드레인 영역(11c)이 노출되는 콘택홀(14)을 형성한다.
그리고 상기 콘택홀(14)이 매립되도록 층간 절연막(115) 상에 저저항의 금속을 증착하고 사진식각 방법으로 패터닝하여 실리콘츠의 제 1 영역의 소스 영역(11a)에 연결되는 소스 전극(15) 및 드레인 영역(11c)에 연결되는 드레인 전극(16)을 형성한다(S150). 이러한 소스 및 드레인 전극(15)(16)은 알루미늄 또는 구리 등으로 된 단일 금속층으로 하거나 알루미늅 층상에 몰리브덴(Mo), 우라늅(W), 크롬(Cr), 백금(Pt) 등의 금속을 적층한 이중 금속층으로 형성할 수 있다.
상술한 바와 같은 방법(S100)으로 제조된 박막 트랜지스터는 실리콘층의 제 1 영역(11)에만 소스 및 드레인 영역(11a)(11b)과, 채널 영역(11b)이 형성된다. 따라서, 실리콘층의 제 2 영역(12)에 걸쳐 소스 및 드레인 전극(15)(16)이 형성되어 있더라도 제 2 영역(12)에서는 전계가 형성되지 않기 때문에 전류가 흐르지 않아 박막 트랜지스터의 작동은 제 1 영역을 통하여 일어난다.
다음으로, 본 실시예에 따른 소스 및 드레인 영역을 형성하는 단계(S130)에서 불량이 발생한 경우 진행되는 제조방법(S200)에 의해 제조된 박막 트랜지스터의 구성 및 제조방법을 살펴본다. 도 9a 및 도 9b를 참조하면, 본 발명의 바람직한 일 실시예에 따라 제조된 박막 트랜지스터는 절연 기판(111) 상에 버퍼층(112)이 형성될 수 있고, 버퍼층(112) 상에 제 1 영역 및 제 2 영역의 실리콘층(11)(12)이 형성되며, 이 실리콘층(11)(12) 상에는 전면에 걸쳐 게이트 절연막(113)이 형성된다. 이때, 상기 실리콘층의 제 2영역(12)에는 그 길이 방향을 따라 중앙부에 채널 영역(12b)이 구비되어 있고, 채널 영역(12b)의 외측으로는 불순물이 도핑된 소스 영역(12a) 및 드레인 영역(12c)이 구비되어 있다. 또한, 실리콘층의 제 2 영역(12) 상의 게이트 절연막(113)의 상부에는 게이트 전극(13')이 형성되어 있는데, 이 게이트 전극(13')은 상기 실리콘층의 제 2영역의 채널 영역(12b)에 대응되는 부분에 형성되어 있다. 상기와 같은 게이트 전극(13')의 상부로는 층간 절연막(115)이 더 형성되고, 이 층간 절연막(115)에 컨택홀(14')이 형성되어 층간 절연막(115) 상부의 소스 전극(15) 및 드레인 전극(16)이 실리콘층의 제 2 영역의 소스 영역(12a) 및 드레인 영역(12c)에 접속된다.
이러한 구조의 박막 트랜지스터는 도 2a 내지 도 4c 및 7a 내지 도 7c에서 볼 수 있듯이, 기판 상에 제 1, 2 영역으로 이루어진 실리콘층을 형성하는 단계(S110), 상기 실리콘층을 포함한 전면에 절연막을 형성하는 단계(S120), 및 상기 실리콘층의 제 1 영역에 소스 및 드레인 영역을 형성하는 단계(S130)를 경유한다. 즉, 상기 실리콘층의 제 1 영역에 소스 및 드레인 영역을 형성하는 단계(S130)에서, 불순물을 도핑하는 이온 주입 설비에 이상이 발생하거나 작업자가 도핑할 불순물의 레시피(recipe)를 잘못 입력하는 경우가 발생할 때, 작업자는 해당 기판을 불 량으로 처리하여 폐기하는 것이 아니라, 후술할 공정으로 재 작업을 하게 된다.
도 7a 및 도 7b, 도 7c를 참조하면, S130단계에서 절연막(113) 상에 잔존하는 포토레지스트(114)를 완전히 제거한 후, 이 게이트 절연막(113)의 전면에 걸쳐 포토레지스트(114＇)를 다시 도포한다. 이 포토레지스트(114＇)를 통상의 사진 식각(photolithography)공정을 이용하여 소정의 패턴으로 패터닝 하는데, 즉 소정의 패턴이 형성된 제 2 마스크를 이용하여 도포된 포토레지스트를 노광, 현상하여 베이킹한 후, 이를 소정 패턴에 따라 일괄 에칭하는 것이다. 이 때, 에칭은 습식 에칭 및 건식 에칭 모두 적용 가능하며, 건식 에칭을 적용할 경우 플라즈마 식각, 반응이온 식각(Reactive Ion Etching: RIE), 반응스퍼터 식각(Reactive Sputter Etching), 반응이온빔 밀링 등의 방법이 적용될 수 있다.
이와 같은 일괄 에칭에 따라 형성된 소정 패턴, 즉, 실리콘층의 제 2 영역(12)의 양단을 제외한 영역이 포토레지스트(114＇)에 의해 차폐된 상태에서, 실리콘층의 제 2 영역(12)의 양단에 대응하는 영역에 불순물을 주입한다(S230)(도 7b 참조). 이 때, 불순물의 주입은 박막 트랜지스터의 사용 목적에 따라 N형 또는 P형으로 도핑한다. N형 박막 트랜지스터의 경우 PH3 가스를 이온화 시켜 도핑하며, P형 박막 트랜지스터의 경우에는 B2H6 가스를 이온화 시켜 도핑 한다. 그 결과, 실리콘층의 제 2 영역(12)의 양단에는 소스 및 드레인 영역(12a)(12c)이 형성되고, 이 소스 및 드레인 영역(12a)(12c)의 사이에는 채널 영역(12b)이 형성된다(도 7c 참조). 즉, 1차적으로 불순물을 주입하는 과정(S130)에서 불량이 발생하더라도, 실리콘층 의 제 2 영역(12)에 또 한번의 소스 및 드레인 영역(12a)(12c)을 형성하는 재작업의 기회를 가짐으로써, 처음부터 다시 전(前) 공정을 진행해야 하는 불편과 원료를 재활용하지 못함으로써 발생하는 원가 상승의 문제를 해결할 수 있다. 한편, 상술한 불순물 주입이 완료되면, 절연막(113) 상에 잔존하는 포토레지스터(114＇)를 모두 제거하고 게이트 전극(13＇)을 형성하는 다음 공정(S240)으로 진행한다.
도 8a 및 도 8b를 참조하면, 그 과정이 도면에 도시되지는 않았으나 상기 실리콘층의 제 1 영역 및 제 2 영역(11)(12)을 포함하는 전면에 게이트 절연막(113)을 형성한다. 이 게이트 절연막(113)은 전술한 S100단계와 동일한 재료와 방법으로 증착한다. 다만, 금속층을 소정의 게이트 전극(13＇)의 패턴을 새긴 마스크를 이용하여 통상의 사진식각 방법에 따라 패터닝 할 때, 실리콘층의 제 1 영역(11)의 게이트 전극(13)을 형성하기 위하여 사용한 마스크와 다른, 새로운 마스크를 하나 더 준비하여야 한다. 이 게이트 전극(13＇)을 패터닝하기 위한 소정의 마스크에 의해 게이트 전극(13＇)은 실리콘층의 제 2 영역의 채널 영역(12b)에 대응하는 게이트 절연막(113) 상에 형성된다(S240).
도 9a 및 도 9b를 참조하면, 그 과정이 도면에 도시되지는 않았으나 상기 게이트 전극(13＇)을 포함하는 전면에 층간 절연막(115)을 형성한다. 상기 층간 절연막(115)과 게이트 절연막(113＇)을 선택적으로 제거하여 소스 영역(12a) 및 드레인 영역(12c)이 노출되는 콘택홀(14＇)을 형성한다. 그리고 상기 콘택홀(14＇)이 매립되도록 층간 절연막(115) 상에 저저항의 금속을 증착하고 사진식각 방법으로 패터닝하여 실리콘츠의 제 2 영역의 소스 영역(12a)에 연결되는 소스 전극(15) 및 드레 인 영역(12c)에 연결되는 드레인 전극(16)을 형성한다(S250).
상술한 바와 같은 방법(S200)으로 제조된 박막 트랜지스터는 실리콘층의 제 2 영역(12)에 게이트 전극(13＇)과, 소스 및 드레인 영역(12a)(12b)과, 채널 영역(12b)이 형성되어 있다. 따라서, 실리콘층의 제 1 영역(11)에 걸쳐 소스 및 드레인 전극(15)(16)이 형성되어 있더라도, 원칙적으로 제 1 영역(11)에서는 전계가 형성되지 않기 때문에 전류가 흐르지 않아 박막 트랜지스터의 작동은 제 2 영역을 통하여 일어난다. 그러나, S130 단계에서 불량으로 형성된 제 1 영역(11)에는 소스 및 드레인 영역(11a)(11b)과, 채널 영역(11b)이 여전히 형성되어 있으므로, 게이트 전극(13＇)에 인가되는 전압의 영향이 반대편의 제 1 영역의 소스 및 드레인 영역(11a)(11b)에 미칠 수가 있다. 이로 인해 유발된 박막 트랜지스터의 오작동을 방지하기 위하여, 실리콘층의 제 1 영역(11)과 제 2 영역(12) 사이에는 소정의 갭이 형성되도록 제조한다. 다만, 상기 갭의 간격이 너무 멀 경우에는 실리콘층이 픽셀 내에서 차지하는 면적이 증가하기 때문에, 바람직하게는, 상기 갭의 간격은 5㎛ 이상 20㎛ 이내가 되도록 형성한다.
한편, 상술한 바와 같이 실리콘층의 제 1 영역(11)과 제 2 영역(12) 사이에는 소정의 갭을 형성하는 대신에, 제 2 영역의 게이트 전극(13＇)에 인가되는 전압이 반대편의 제 1 영역에 미치는 영향을 본질적으로 차단하기 위하여, 실리콘층의 제 1 영역(11)에 소스 및 드레인 영역(11a)(11c)을 형성하는 단계(S130)와 실리콘층의 제 2 영역(12)에 소스 및 드레인 영역(12a)(12c)을 형성하는 단계(S230)의 사이에, 실리콘층의 제 1 영역(11)을 제거하는 단계를 더 포함할 수 있다. 이러한 제 거 방법에는 전술한 다양한 에칭법 등을 적용할 수 있다.
상술한 바와 같이, 본 실시예에 따른 박막 트랜지스터의 제조 방법(S200)은,제 2 영역(12)에서 소스 및 드레인 영역(12a)(12c)을 형성하는 공정(S230) 및 게이트 전극(13＇)을 형성하는 공정(S240)에서 각각 하나의 새로운 마스크를 투입하는 최소한의 공정 추가로써, 실리콘층의 제 1 영역(11)의 소스 및 드레인 영역(11a)(11c)을 형성하는 공정(S130)에서 오류가 발생하더라도 재 작업의 기회를 제공하기 때문에, 다시 전 공정으로 되돌아가 작업해야 하는 불편과, 불량으로 처리되어 폐기되는 기판의 수량을 줄이는 효과를 갖는 것이다.
상기한 바와 같이 이루어진 본 발명의 박막 트랜지스터 및 이의 제조 방법에 따르면, 다음과 같은 효과를 얻을 수 있다.
첫째, 반도체층에 불순물을 주입하는 공정에서 불량이 발생한 경우, 다시 이전 공정으로 되돌아가 작업할 필요 없이, 도핑 공정과 게이트 전극 형성 공정에 추가로 마스크를 투입하는 것으로 작업의 진행이 가능하므로, 공정 작업을 효율적으로 할 수 있다.
둘째, 반도체층에 불순물을 주입하는 공정에서 불량이 발생한 경우, 해당 기판을 폐기 처분하지 않고, 해당 기판에 재 작업을 수행할 수 있으므로, 원료의 낭비를 줄일 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균 등한 다른 실시예가 가능하다는 점을 이해 할 것이다. 따라서 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
Claims (14)
- 기판 상에 제 1, 2 영역으로 이루어진 실리콘층을 형성하는 단계;상기 실리콘층을 포함한 전면에 절연막을 형성하는 단계;상기 실리콘층의 제 1 영역에 소스 및 드레인 영역을 형성하는 단계;상기 실리콘층의 제 1 영역 상에 게이트 전극을 형성하는 단계; 및상기 실리콘층의 제 1 영역의 소스 및 드레인 영역과 연결되도록, 상기 실리콘층의 제 1 영역 및 제 2 영역의 양단에 걸쳐서 소스 및 드레인 전극을 형성하는 단계;를 포함하고,상기 실리콘층의 제 1 영역에 소스 및 드레인 영역을 형성하는 단계에서 불량이 발생할 경우,상기 실리콘층의 제 2 영역에 소스 및 드레인 영역을 형성하는 단계;상기 실리콘층의 제 2 영역 상에 게이트 전극을 형성하는 단계; 및상기 실리콘층의 제 2 영역의 소스 및 드레인 영역과 연결되도록, 상기 실리콘층의 제 1 영역 및 제 2 영역의 양단에 걸쳐서 소스 및 드레인 전극을 형성하는 단계;를 더 포함하는 박막 트랜지스터의 제조 방법.
- 제 1항에 있어서,상기 실리콘층의 제 1 영역에 소스 및 드레인 영역을 형성하는 단계는,상기 절연막 상에 포토레지스트를 전면에 도포하는 단계와,소정 패턴의 제 1 마스크를 이용하여 소정 패턴을 형성하는 단계와,상기 형성된 소정 패턴에 의한 실리콘층의 제 1 영역의 양단에 이온을 주입하는 단계와,상기 절연막 상에 잔존하는 포토레지스트를 제거하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
- 제 1항에 있어서,상기 실리콘층의 제 2 영역에 소스 및 드레인 영역을 형성하는 단계는,상기 절연막 상에 포토레지스트를 전면에 도포하는 단계와,소정 패턴의 제 2 마스크를 이용하여 소정 패턴을 형성하는 단계와,상기 형성된 소정 패턴에 의한 실리콘층의 제 2 영역의 양단에 이온을 주입하는 단계와,상기 절연막 상에 잔존하는 포토레지스트를 제거하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
- 제 1항에 있어서,상기 실리콘층의 제 1 영역에 소스 및 드레인 영역을 형성하는 단계와 상기 실리콘층의 제 2 영역에 소스 및 드레인 영역을 형성하는 단계의 사이에, 상기 실리콘층의 제 1 영역을 제거하는 단계를 더 포함하는 박막 트랜지스터의 제조 방법.
- 제 1항에 있어서,상기 기판 상에 제 1, 2 영역으로 이루어진 실리콘층을 형성하는 단계는, 상기 실리콘층의 제 1 영역과 제 2 영역 사이에 갭이 형성되는 단계인 박막 트랜지스터의 제조방법.
- 제 5항에 있어서,상기 갭의 간격이 5㎛ 이상 20㎛ 이내로 형성되는 박막 트랜지스터의 제조방법.
- 제 1항 내지 6항의 어느 한 항에 있어서,상기 실리콘층을 형성하는 단계는,상기 기판 상에 비정질 실리콘층을 형성하는 단계와,상기 비정질 실리콘층을 결정화하는 단계로 이루어지는 박막 트랜지스터의 제조 방법.
- 제 7항에 있어서,상기 비정질 실리콘층을 형성하는 단계 이전에 버퍼층을 형성하는 단계를 더 포함하는 박막 트랜지스터의 제조 방법.
- 기판 상에 제 1, 2 영역으로 이루어지고, 상기 제 1 영역에 소스 및 드레인 영역이 형성된 실리콘층;상기 실리콘층을 포함한 전면에 형성된 절연막;상기 실리콘층의 제 1 영역의 절연막 상부에 형성된 게이트 전극;상기 실리콘층의 제 1 영역의 소스 및 드레인 영역과 연결되고, 상기 실리콘층의 제 1 영역 및 제 2 영역의 양단에 걸쳐 형성된 소스 및 드레인 전극;을 구비한 박막 트랜지스터.
- 기판 상에 제 1, 2 영역으로 이루어지고, 상기 제 1 영역 및 제 2 영역에 각각 소스 및 드레인 영역이 형성된 실리콘층;상기 실리콘층을 포함한 전면에 형성된 절연막;상기 실리콘층의 제 2 영역의 절연막 상부에 형성된 게이트 전극;상기 실리콘층의 제 2 영역의 소스 및 드레인 영역과 연결되고, 상기 실리콘층의 제 1 영역 및 제 2 영역의 양단에 걸쳐 형성된 소스 및 드레인 전극;을 구비한 박막 트랜지스터.
- 제 9항 또는 10항에 있어서,상기 실리콘층의 제 1 영역과 제 2 영역 사이에 갭이 형성된 박막 트랜지스터.
- 제 11항에 있어서,상기 갭의 간격이 5㎛ 이상 20㎛ 이내인 박막 트랜지스터.
- 제 9항 또는 10항에 있어서,상기 실리콘층은 다결정 실리콘층으로 형성된 박막 트랜지스터.
- 제 9항 또는 10항에 있어서,상기 기판 상에 버퍼층이 더 구비된 박막 트랜지스터.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030025611A (ko) * | 2001-09-21 | 2003-03-29 | 엘지.필립스 엘시디 주식회사 | Ｌｄｄ구조의 ｃｍｏｓ 다결정 실리콘 박막트랜지스터의제조방법 |
| KR20040093792A (ko) * | 2003-04-30 | 2004-11-09 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터 및 그의 형성방법 |
| KR20050066079A (ko) * | 2003-12-26 | 2005-06-30 | 삼성전자주식회사 | 상보형 박막트랜지스터 형성방법과 이에 의한 상보형박막트랜지스터 |
-
2006
- 2006-08-03 KR KR1020060073256A patent/KR100777742B1/ko not_active IP Right Cessation
Patent Citations (3)
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