JP2005183408A - 電気光学装置、その駆動回路および電子機器 - Google Patents
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Abstract
【課題】 基板上に作り込まれて駆動回路を構成するトランジスタの静電破壊を簡易な構成によって抑制する。
【解決手段】 走査線駆動回路61を構成するシフトレジスタ611およびレベルシフタ613は、素子基板41上に設けられたポリシリコン層71を半導体層とするTFT素子7を有する。レベルシフタ613を構成する各TFT素子7は、複数のTFT素子7ごとに相互に離間して設けられたポリシリコン層71のチャネル領域711に絶縁層721を介して対向するゲート電極74を有する。各ポリシリコン層71のうちTFT素子7のゲート電極74と対向する領域の合計面積Sは3000μm2以下である。
【選択図】 図5
【解決手段】 走査線駆動回路61を構成するシフトレジスタ611およびレベルシフタ613は、素子基板41上に設けられたポリシリコン層71を半導体層とするTFT素子7を有する。レベルシフタ613を構成する各TFT素子7は、複数のTFT素子7ごとに相互に離間して設けられたポリシリコン層71のチャネル領域711に絶縁層721を介して対向するゲート電極74を有する。各ポリシリコン層71のうちTFT素子7のゲート電極74と対向する領域の合計面積Sは3000μm2以下である。
【選択図】 図5
Description
本発明は、液晶やOLED(Organic Light Emitting Diode)素子といった各種の電気光学素子を用いて画像を表示する技術に関する。
液晶装置などの電気光学装置は、絶縁性を有する基板の板面上に配列された複数の画素とこれらの画素に駆動信号を供給するための駆動回路とを備える。さらに、駆動回路を構成するトランジスタがSOI(Silicon On Insulator)技術によって基板の板面上に作り込まれた構成が提案されている。この種の電気光学装置はドライバ内臓型の電気光学装置と称され、駆動回路を含むICチップが基板上に実装された電気光学装置と比較して製造コストが低減されるといった種々の利点を有する。ドライバ内臓型の電気光学装置においては、駆動回路を構成する各トランジスタの半導体層としてポリシリコン層が採用される。
一方、表示画像の高精細化の要請に応えるためには、画素ピッチを狭小化するだけではなく、基板上に作り込まれた駆動回路の各トランジスタの間隔を狭小化することが必要となる。これをドライバ内臓型の電気光学装置において実現するための構成としては、ひとつのポリシリコン層と対向するように複数のゲート電極を設けることにより、各ポリシリコン層を複数のトランジスタにより共用する構成が考えられる。この構成によれば、トランジスタごとに相互に離間して多数のポリシリコンが形成された構成と比較して、各トランジスタの間隔を狭小化することが可能となる。
しかしながら、ポリシリコン層を複数のトランジスタにより共用する場合には、ひとつのポリシリコン層のうちゲート電極と重なり合う領域の面積の合計(すなわち「ポリシリコン層のうちひとつのゲート電極と重なり合う領域の面積」×「ひとつのポリシリコン層を共用するトランジスタの個数」)が、ひとつのトランジスタごとに独立してポリシリコン層を設けた構成と比較して大きくなる。本願発明者は、この合計面積(以下「ゲート被覆総面積」という)が大きいほどポリシリコン層とゲート電極とからなる容量が増大して電荷が蓄積され易くなり、この結果としてトランジスタの静電破壊の可能性が高まるという知見を得るに至った。本発明は、このような事情に鑑みてなされたものであり、その目的は、基板上に作り込まれて駆動回路を構成するトランジスタの静電破壊を簡易な構成によって抑制することにある。
この課題を解決するために、本発明は、ひとつのポリシリコン層におけるゲート被覆総面積を低減した構成を採用している。ここで、本願発明者による試験によれば、ひとつのポリシリコン層におけるゲート被覆総面積が3000μm2(平方マイクロメートル)を越えると、このポリシリコン層を共用する各トランジスタの静電破壊の可能性が増大するという結果が得られた。そこで、本発明に係る電気光学装置の第1の特徴は、複数の画素の各々を駆動するための駆動信号を基板の板面上に設けられた複数のトランジスタによって生成する駆動回路であって、複数のトランジスタの各々が、1以上のトランジスタごとに相互に離間して設けられたポリシリコン層のチャネル領域に絶縁層を介して対向するゲート電極を有し、各ポリシリコン層のうち1以上のトランジスタのゲート電極と対向する領域の合計面積が3000μm2以下である駆動回路を具備することにある。この構成によれば、ひとつのポリシリコン層におけるゲート被覆総面積が3000μm2以下とされているから、このポリシリコン層を半導体層とする1以上のトランジスタが静電破壊される可能性を低減することができる。
なお、本発明における駆動回路は、駆動信号(走査信号やデータ信号)の供給により画素を駆動する回路であり、より具体的には、行方向に配列された画素が共通に接続された各走査線に対して走査信号を順次に供給する走査線駆動回路や、列方向に配列された画素が共通に接続された各データ線に対して表示画像の内容に応じたデータ信号を供給するデータ線駆動回路を含む。ここで、走査線駆動回路から出力される走査信号の電圧振幅は、データ線駆動回路から出力されるデータ信号の電圧振幅よりも大きいのが一般的である。このため、走査線駆動回路を構成する各トランジスタが静電破壊される可能性はデータ線駆動回路を構成する各トランジスタが静電破壊される可能性よりも高いと言える。したがって、本発明の第1の特徴は、電気光学装置のうち特に走査線駆動回路に対して特に好適に採用される。
ひとつのポリシリコン層のゲート被覆総面積を低減するための構成としては、ひとつのポリシリコン層に設けられるトランジスタの個数(すなわちひとつのポリシリコン層に対向するゲート電極の個数)を減少させた構成や、ポリシリコン層とひとつのゲート電極とが重なり合う領域の面積を減少させた構成が考えられる。また、より確実に各トランジスタの静電破壊を防止するためには、絶縁層の膜厚を50nm(ナノメートル)以上かつ100nm以下とし、さらには絶縁層の誘電率を4以下とすることが望ましい。
駆動回路を構成する各トランジスタが静電破壊する可能性は、回路内部の電位差が大きい回路ほど増大する傾向にある。したがって、駆動回路を構成する各回路のうち処理対象とする信号の電圧振幅(信号レベルの高低差)が大きい回路ほど、各トランジスタの静電破壊の可能性は大きい。一方、画素を駆動するための駆動信号の電圧振幅(以下「駆動レベル」という)、すなわち最大レベルと最小レベルとの差異は、論理レベルの信号の高低差よりも大きいのが一般的である。したがって、駆動回路を構成する各回路のなかでも駆動レベルの信号を処理対象とする回路は、特にひとつのポリシリコン層におけるゲート被覆総面積を低減する必要性が高いと言える。電気光学装置のうち駆動レベルの信号を処理する回路としては、論理レベルの信号に基づいて駆動信号を生成して各画素に出力するレベルシフト回路がある。そこで、本発明の望ましい態様においては、レベルシフト回路に含まれるひとつのポリシリコン層におけるゲート被覆総面積が3000μm2以下とされる。また、このレベルシフト回路の具体的な構成として、各画素に対して駆動信号を出力するm(mは2以上の自然数)個の単位回路が画素の配列方向に沿って配列された構成が採用され得る。この構成においては、レベルシフト回路に含まれる各ポリシリコン層が、m個の単位回路を2以上m/2以下に区分したブロックごとに相互に離間して設けられることが望ましい。すなわち、第1に、m個の単位回路を2以上のブロックに区分したとき、ひとつのポリシリコン層が各ブロックのトランジスタにおいて共用されることが望ましい。例えば、m個の単位回路を2つのブロックに区分したときには、m個の単位回路に対して2個のポリシリコン層が設けられ、各ポリシリコン層がm/2個の単位回路に含まれる各トランジスタによって共用される。第2に、m個の単位回路をm/2以上のブロックに区分したとき、ひとつのポリシリコン層が各ブロックのトランジスタにおいて共用されることが望ましい。例えば、m個の単位回路をm/2のブロックに区分したときには、m個の単位回路に対してm/2個のポリシリコン層が設けられ、各ポリシリコン層が2個の単位回路に含まれる各トランジスタによって共用される。
一方、複数の画素に対して順次に駆動信号を供給する駆動回路としては、シフトレジスタ回路とレベルシフト回路とを含む回路が採用され得る。このうちシフトレジスタ回路は、特定のパルス信号をクロック信号に従って順次にシフトして出力する回路であり、レベルシフト回路は、シフトレジスタ回路からの出力信号よりも電圧振幅が大きい信号(より具体的には駆動レベルの信号)を生成して駆動信号として各画素に出力する回路である。シフトレジスタ回路やレベルシフト回路のスイッチング素子には基板上に作り込まれたトランジスタが採用され得る。ここで、シフトレジスタ回路が処理するパルス信号やクロック信号)は論理レベルの信号であるため電圧振幅が小さいのに対し、レベルシフト回路が処理する駆動信号は駆動レベルであるから電圧振幅が大きい。したがって、シフトレジスタ回路とレベルシフト回路とを比較すると、レベルシフト回路のほうがトランジスタの静電破壊の可能性が高いと言える。そこで、本発明に係る電気光学装置の第2の特徴は、レベルシフト回路に含まれる各ポリシリコン層のうち1以上のトランジスタのゲートと対向する領域の合計面積を、シフトレジスタ回路に含まれる各ポリシリコン層のうち1以上のトランジスタのゲートと対向する領域の合計面積よりも小さくしたことにある。この構成によれば、レベルシフト回路におけるトランジスタの静電破壊が有効に防止される一方、シフトレジスタ回路におけるゲート被覆総面積は動作の信頼性が確保されるように適宜に選定され得る。なお、上記第1の特徴について上述したように、第2の特徴に係る電気光学装置においても、レベルシフト回路に含まれる各ポリシリコン層におけるゲート被覆総面積を3000μm2以下とすることが望ましい。
上述した第1または第2の特徴に係る電気光学装置は、電子機器の表示装置として利用され得る。上述したように本発明に係る電気光学装置によれば駆動回路を構成するトランジスタの静電破壊を抑制することができるから、これを搭載した電子機器においては信頼性の向上が実現される。
本発明は、以上に説明した第1または第2の特徴を有する駆動回路としても特定され得る。すなわち、第1の特徴を有する駆動回路は、電気光学装置が備える複数の画素の各々を駆動するための駆動信号を基板の板面上に設けられた複数のトランジスタによって生成する回路であって、複数のトランジスタの各々が、1以上のトランジスタごとに相互に離間して設けられたポリシリコン層のチャネル領域に絶縁層を介して対向するゲート電極を有し、各ポリシリコン層のうち1以上のトランジスタのゲート電極と対向する領域の合計面積が3000μm2以下とされている。一方、第2の特徴を有する駆動回路は、電気光学装置が備える複数の画素の各々を駆動するための駆動信号を生成する回路であって、基板の板面上に設けられた複数のトランジスタによりパルス信号をクロック信号に従って順次にシフトして出力するシフトレジスタ回路と、シフトレジスタ回路からの出力信号よりも電圧振幅が大きい信号を基板の板面上に設けられた複数のトランジスタにより生成して駆動信号として各画素に出力するレベルシフト回路とを具備し、シフトレジスタ回路およびレベルシフト回路に含まれる各トランジスタは、1以上のトランジスタごとに相互に離間して設けられたポリシリコン層のチャネル領域に絶縁層を介して対向するゲート電極を有し、レベルシフト回路に含まれる各ポリシリコン層のうち1以上のトランジスタのゲート電極と対向する領域の合計面積は、シフトレジスタ回路に含まれる各ポリシリコン層のうち1以上のトランジスタのゲート電極と対向する領域の合計面積よりも小さい。これらの駆動回路によっても、本発明に係る電気光学装置と同様の理由により、基板上に作り込まれて駆動回路を構成するトランジスタの静電破壊が簡易な構成によって抑制される。
<A:第1実施形態>
まず、電気光学物質として液晶を用いた液晶装置に本発明を適用した形態について説明する。この液晶装置は、面状に配列された複数の画素によって種々の画像を表示する手段であり、図1に示される素子基板41と図示しない対向基板との間に封止された液晶を有する。対向基板のうち液晶に対向する板面上には対向電極が設けられている。この対向電極には略一定のコモン電位が印加される。
まず、電気光学物質として液晶を用いた液晶装置に本発明を適用した形態について説明する。この液晶装置は、面状に配列された複数の画素によって種々の画像を表示する手段であり、図1に示される素子基板41と図示しない対向基板との間に封止された液晶を有する。対向基板のうち液晶に対向する板面上には対向電極が設けられている。この対向電極には略一定のコモン電位が印加される。
一方、素子基板41のうち液晶と対向する板面上には、X方向に延在するm(mは2以上の自然数)本の走査線411と、Y方向に延在するn(nは2以上の自然数)本のデータ線412とが設けられている。さらに、図1に示されるように、複数の走査線411と複数のデータ線412との各交差には画素電極413が設けられている。各画素電極413は液晶を挟んで対向電極に対向する略矩形状の電極であり、走査線411とデータ線412との交差に配置された薄膜トランジスタ(以下では「画素制御用TFT素子」という)414のドレインに対して電気的に接続されている。各画素制御用TFT素子414は、ゲートが走査線411に接続される一方、ソースがデータ線412に接続されている。したがって、画素電極413と対向電極と両電極に挟まれた液晶とによって構成される画素は、X方向およびY方向にわたって表示領域100a内にマトリクス状に配列する。
これらの画素の各々は走査線駆動回路61およびデータ線駆動回路62によって駆動される。このうち走査線駆動回路61は、m本の走査線411の各々を順次に選択する回路である。より具体的には、走査線駆動回路61は、図1に示されるようにシフトレジスタ611とレベルシフタ613とを有する。このうちシフトレジスタ611は、図2に示されるように、各垂直走査期間(1V)の最初に供給される転送開始パルスDYを1水平走査期間(1H)に相当する周期のクロック信号YCLKに従って順次にシフトすることにより転送信号S1、S2、…、Smとして出力する回路である。各転送信号Si(iは1からmまでの自然数)は論理レベルの信号である。すなわち、図3に示されるように、各転送信号Siは、Hレベルのときに電圧VSHとなり、Lレベルのときに電圧VSL(電源の低位側電位GNDに一致する)となる。一方、図1に示されるレベルシフタ613は、シフトレジスタ611から出力された転送信号S1、S2、…、Smのレベルを駆動レベルに変換することにより走査信号G1、G2、…、Gmとして出力する回路である。したがって、図2に示されるように、m本の走査線411の各々に供給される走査信号G1、G2、…、Gmは、水平走査期間ごとに順番にHレベル(アクティブレベル)となる。各走査線411に供給される走査信号Gi(iは1からmまでの自然数)がアクティブレベルに遷移すると、その走査線411に接続された1行分の画素制御用TFT素子414が一斉にオン状態となる。図3に示されるように、各走査信号Giは、Hレベルのときに画素制御用TFT素子414をオン状態に変化させ得る電圧VGHとなり、Lレベルのときに電圧VGL(電源の低位側電位GNDに一致する)となる。同図に示されるように、走査信号Giの電圧振幅(すなわちHレベルの電圧VGHとLレベルの電圧VGLとの電位差)ΔGは、転送信号Siの電圧振幅(すなわちHレベルの電圧VSHとLレベルの電圧VSLとの電位差)ΔSよりも大きい。
一方、図1に示されるデータ線駆動回路62は、表示画像に応じた電圧のデータ信号を各データ線412から画素電極413に供給する回路である。より具体的には、データ線駆動回路62は、1水平走査期間において1行分の画素制御用TFT素子414がオン状態となっている期間内に、上位装置から供給される1行分の画素の画像信号を順次にデータ線412にサンプリングする。このデータ線駆動回路62は、各水平走査期間の最初に供給されるパルス信号をクロック信号に従ってシフトするシフトレジスタと、このシフトレジスタからの出力信号に応じて画像信号をサンプリングするサンプリング回路とを有する(図1においてはともに図示略)。
本実施形態に係る液晶装置100は、走査線駆動回路61およびデータ線駆動回路62を構成するトランジスタ(以下では「TFT素子」という)が素子基板41の板面上に直接的に作り込まれたドライバ内蔵型の液晶装置100である。これらのTFT素子は半導体層としてポリシリコン層を有する。この種の液晶装置100に用いられる駆動回路のうち処理対象となる信号の電圧振幅が比較的に大きい回路にあっては各TFT素子の静電破壊が特に問題となる。上述したように、本実施形態においてはレベルシフタ613から出力される走査信号Giのレベルの高低差(電圧振幅)ΔGが転送信号Siなどの他の信号と比較して特に大きい。このため、本実施形態においては、レベルシフタ613のTFT素子を構成する各ポリシリコン層のゲート被覆総面積が低減された構成を採用している。このレベルシフタ613の具体的な構成について詳述すると以下の通りである。
図1に示されるように、レベルシフタ613は、走査線411の総本数に相当するm段の単位回路UがY方向に配列された構成を有する。図1の上方から数えて第i段目の単位回路Uは、シフトレジスタ611から出力された転送信号Siのレベルを駆動レベルに昇圧した走査信号Giを出力する回路であり、図4に示される構成を有する。なお、図4においては第i段目の単位回路Uの構成が例示されているが、その他の単位回路Uも同様の構成である。
この図に示されるように、単位回路Uは、pチャネル型の2つのTFT素子7p1および7p2と、nチャネル型の2つのTFT素子7n1および7n2とを有する。これらのTFT素子7p1、7p2、7n1および7n2は、半導体層としてポリシリコン層71を用いたMOSトランジスタである。このうちTFT素子7p1および7n1は相互に直列に接続されたうえで電源の高位側電位VGHと低位側電位VGLとの間に介挿されている。同様に、TFT素子7p2および7n2は相互に直列に接続されたうえで高位側電位VGHと低位側電位VGLとの間に介挿されている。TFT素子7n1のゲートは、シフトレジスタ611から出力された転送信号Siが供給される入力端In1に接続されている。一方、TFT素子7n2のゲートは、転送信号Siをレベル反転した信号が供給される入力端In2に接続されている。また、TFT素子7p1のゲートは、TFT素子7p2と7n2との接点を経由して、走査信号Giが出力される出力端Out2に接続されている。同様に、TFT素子7p2のゲートは、TFT素子7p1と7n1との接点を経由して、走査信号Giをレベル反転した信号が出力される出力端Out1に接続されている。この構成のもと、入力端In1に供給される転送信号SiがLレベル(電圧VSL)であれば、TFT素子7n2は、そのゲートが転送信号Siの反転レベルであるHレベルとなってオン状態となり、この結果として出力端Out2に出力される走査信号SiはLレベル(電圧VGL)となる。一方、i行目の走査線411が選択される水平走査期間が到来して入力端In1に供給される転送信号SiがHレベル(電圧VSH)に遷移すると、TFT素子7n1がオン状態になる結果として出力端Out1がLレベルとなり、この出力端Out1に接続されたTFT素子7p2がオン状態となるから、出力端Out2に出力される走査信号SiはHレベル(電圧VGH)となる。
次に、図5を参照して、レベルシフタ613を構成する各TFT素子7(TFT素子7p1、7p2、7n1および7n2)の具体的な構造を説明する。図5のうち下方の断面図は、その上方にある平面図におけるV−V線からみた断面図である。ただし、図5の平面図においては、断面図に示される要素のうちポリシリコン層71とゲート電極74とソース・ドレイン電極75との位置関係のみが図示されている。
図5の中央にある縦方向の一点鎖線は単位回路U同士の境界を示している。すなわち、図5においては、ひとつの単位回路Uに含まれる2つのTFT素子7と、これに隣接する単位回路Uに含まれる2つのTFT素子7とが図示されている。同図に示されるように、各単位回路Uに含まれる複数のTFT素子7はY方向に配列されている。各TFT素子7は、ポリシリコン層71のチャネル領域711に絶縁層721を介して対向するゲート電極74を有する。このうちポリシリコン層71は、素子基板41の板面上に形成された膜体であり、例えば、素子基板41の板面上に形成されたアモルファスシリコン層をレーザアニールにより結晶化することによって形成される。なお、実際には、素子基板41の板面を覆うSiO2などの薄膜の表面上にポリシリコン層71が設けられるが、図5においてはその図示が省略されている。
ポリシリコン層71は単位回路Uごとに相互に離間して設けられている。図5においては、各単位回路UのTFT素子7を構成するポリシリコン層71同士が間隔Dだけ離間して独立に設けられた構成が例示されている。一方、各ポリシリコン層71は、ひとつの単位回路Uを構成する4つのTFT素子7の半導体層として共用される。すなわち、ポリシリコン層71には、TFT素子7ごとにチャネル領域711が形成されるとともに、そのチャネル領域711を挟むようにLDD(Lightly Dope Drain)領域712とソース・ドレイン領域713とが形成されている。なお、相互に隣り合うTFT素子7においてはソース・ドレイン領域713が共用されている。以上のように複数のTFT素子7がひとつのポリシリコン層71を共用する構成によれば、各TFT素子7ごとに独立してポリシリコン層71を設けた場合と比較して各TFT素子7のピッチを低減することができる。
絶縁層721は、ポリシリコン層71が設けられた素子基板41の全面を覆うように設けられた絶縁性の膜体である。この絶縁層721は、誘電率が4以下である絶縁性材料によって50nm以上100nm以下の膜厚に形成される。ゲート電極74は、この絶縁層721を挟んでポリシリコン層71のチャネル領域711に対向するように形成される。各ゲート電極74は、Y方向に延在するポリシリコン層71と直行するようにX方向に延在する。ゲート電極74が設けられた絶縁層721の表面は層間絶縁膜723によって覆われている。層間絶縁膜723および絶縁層721のうちポリシリコン層71のソース・ドレイン領域713と重なる領域には両層を貫通するようにコンタクトホール727が設けられている。ソース・ドレイン電極75は、層間絶縁膜723の表面上に設けられるとともにコンタクトホール727を介してポリシリコン層71のソース・ドレイン領域713と電気的に導通する。したがって、素子基板41の板面に垂直な方向からみると、ソース・ドレイン電極75は、X方向に延在するゲート電極74の両側に当該ゲート電極74を挟むように設けられることとなる。ソース・ドレイン電極75が形成された層間絶縁膜723の表面は保護層76によって覆われている。この保護層76はTFT素子7を保護するための膜体である。
次に、図6は、ひとつのTFT素子7の構造を拡大して示す平面図および断面図である。同図の平面図においては、ポリシリコン層71のうち絶縁層721を挟んでゲート電極74と対向する領域(以下「ゲート被覆領域」という)Auに他の部分よりも密なハッチングが施されている。本実施形態においては、ひとつのポリシリコン層71におけるゲート被覆領域Auの合計面積(ゲート被覆総面積)Sが3000μm2以下となるようにゲート電極74やポリシリコン層71の形状および寸法が選定されている。ここで、ゲート被覆領域Auのうちポリシリコン層71の幅方向(X方向)の長さを「W」とし、ポリシリコン層71の長手方向(Y方向)の長さを「L」とすれば、ひとつのゲート被覆領域Auの面積Suは「W×L」で表される。そして、ひとつのポリシリコン層71を共用するTFT素子7の個数を「k」とすれば(本実施形態ではk=4)、ゲート被覆総面積Sは「Su×k」すなわち「W×L×k」にて表される。このゲート被覆総面積Sが3000μm2以下となるようにゲート電極74やポリシリコン層71の形状および寸法が選定されているのである。
本願発明者による試験によれば、ひとつのポリシリコン層71におけるゲート被覆総面積Sが3000μm2を超えると、そのポリシリコン層71を共用する各TFT素子7が静電破壊され易くなる傾向があるという結果が得られた。本実施形態のようにゲート被覆総面積Sを3000μm2以下とすれば各TFT素子7の静電破壊を有効に抑えることができる。しかも、ゲート被覆総面積Sを適宜に選定すれば足り、TFT素子7の静電破壊を防止するための要素を別個に設ける必要はないから、極めて簡素な構成によってTFT素子7の静電破壊が抑えられるという利点がある。
<B:第2実施形態>
次に、本発明の第2実施形態に係る液晶装置100の構成を説明する。上記第1実施形態においては各ポリシリコン層71におけるゲート被覆総面積Sを3000μm2に抑えた構成を例示したが、本実施形態においてはこれに加えて、レベルシフタ613の各TFT素子7を構成するポリシリコン層71のゲート被覆総面積Sがシフトレジスタ611の各TFT素子7を構成するポリシリコン層71のゲート被覆総面積Ssよりも小さくなるように、各TFT素子7のゲート電極74やポリシリコン層71の形状や寸法が選定されている。なお、本実施形態に係る構成要素のうち上記第1実施形態と共通する要素については、同一の符号を付してその説明を適宜に省略する。
次に、本発明の第2実施形態に係る液晶装置100の構成を説明する。上記第1実施形態においては各ポリシリコン層71におけるゲート被覆総面積Sを3000μm2に抑えた構成を例示したが、本実施形態においてはこれに加えて、レベルシフタ613の各TFT素子7を構成するポリシリコン層71のゲート被覆総面積Sがシフトレジスタ611の各TFT素子7を構成するポリシリコン層71のゲート被覆総面積Ssよりも小さくなるように、各TFT素子7のゲート電極74やポリシリコン層71の形状や寸法が選定されている。なお、本実施形態に係る構成要素のうち上記第1実施形態と共通する要素については、同一の符号を付してその説明を適宜に省略する。
図7は、本実施形態に係る液晶装置100のうちレベルシフタ613を構成する各TFT素子7とシフトレジスタ611を構成する各TFT素子7とを対比して示す平面図および断面図である。同図のうち下方にある断面図は、その上方にある平面図におけるVII−VII線からみた断面図である。なお、図5においてはレベルシフタ613に含まれる各ポリシリコン層71が4個のTFT素子7に共用される構成を例示したが、図7においては説明の便宜上、このポリシリコン層71が2個のTFT素子7によって共用される構成が図示されている。
同図に示されるように、シフトレジスタ611の各TFT素子7はレベルシフタ613に含まれる各TFT素子7と共通の工程にて形成されて同様の構成を有する。すなわち、シフトレジスタ611の各TFT素子7は、ポリシリコン層71のチャネル領域711に絶縁層721を介して対向するゲート電極74と、ゲート電極74を覆う層間絶縁膜723と絶縁層721とに設けられたコンタクトホール727を介してポリシリコン層71のソース・ドレイン領域713と電気的に導通するソース・ドレイン電極75とを有する。加えて、ひとつのゲート被覆領域Au(ポリシリコン層71のうちひとつのゲート電極74と対向する領域)の面積Suは、シフトレジスタ611とレベルシフタ613とで略同一である。その一方、ポリシリコン層71に対向するゲート電極74の個数は、シフトレジスタ611とレベルシフタ613とで異なっている。さらに詳述すると、図7に示されるように、レベルシフタ613のひとつのポリシリコン層71には2個のTFT素子7のゲート電極74が対向するのに対し、シフトレジスタ611のひとつのポリシリコン層71には4個のTFT素子7のゲート電極74が対向する構成となっている。したがって、レベルシフタ613における各ポリシリコン層71のゲート被覆総面積Sは、シフトレジスタ611における各ポリシリコン層71のゲート被覆総面積Ss(=「ゲート被覆領域Auの面積Su」×「ひとつのポリシリコン層71を共用するTFT素子7の個数」)よりも小さくなる。
図4に示したように、レベルシフタ613の内部には電源の高位側電位VGHと低位側電位VGLとを供給するための配線が引き廻されており、回路内部の電位差が比較的大きい。これに対し、図3に示されるようにシフトレジスタ611は駆動レベルよりも電圧振幅の小さい論理レベルの信号のみを処理対象としているから、その内部の電位差はレベルシフタ613よりも小さくなる。ここで、処理対象とする信号の電圧振幅が大きい回路ほど各TFT素子7の静電破壊の可能性は高まる傾向にある。したがって、レベルシフタ613のポリシリコン層71をレベルシフタ613と同じ個数のTFT素子7にて共用する構成とすれば、ゲート被覆総面積Sが増大して各TFT素子7の静電破壊が頻発しかねない。本実施形態においては、レベルシフタ613のポリシリコン層71に対向するゲート電極74の個数(すなわちTFT素子7の個数)がシフトレジスタ611よりも少ないから、レベルシフタ613のポリシリコン層71におけるゲート被覆総面積Sはシフトレジスタ611のポリシリコン層71におけるゲート被覆総面積Ssよりも低減される。したがって、レベルシフタ613を構成する各TFT素子7の静電破壊が有効に抑えられる。しかも、本実施形態においてはレベルシフタ613のポリシリコン層71におけるゲート被覆総面積Sが上記第1実施形態と同様に3000μm2以下とされているから、より確実に各TFT素子7の静電破壊を抑えることができる。その一方、シフトレジスタ611のポリシリコン層71は複数のTFT素子7によって共用されるから、ポリシリコン層71がTFT素子7ごとに相互に離間して設けられた構成と比較して、各TFT素子7のピッチを抑えて回路の配置スペースを低減することができる。
<C:変形例>
上記各実施形態に対しては種々の変形が加えられ得る。具体的な変形の態様を挙げれば以下の通りである。
上記各実施形態に対しては種々の変形が加えられ得る。具体的な変形の態様を挙げれば以下の通りである。
(1)上記各実施形態においては、ひとつのポリシリコン層71を複数のTFT素子7により共用する構成(すなわちひとつのポリシリコン層71に複数のゲート電極74が対向する構成)を例示したが、TFT素子7ごとにポリシリコン層71が独立して設けられた構成も採用され得る。また、上記第1実施形態においては、ひとつの単位回路Uを構成する4つのTFT素子7ごとに独立したポリシリコン層71を形成した構成を例示したが、ひとつのポリシリコン層71を共用するTFT素子7の個数は任意である。例えば、m個の単位回路Uを2以上m/2以下に区分したブロックごとに、各ポリシリコン層71が相互に離間して設けられた構成が採用され得る。
(2)上記第2実施形態においては、ひとつのポリシリコン層71を共用するTFT素子7の個数を選定することによってレベルシフタ613のゲート被覆総面積Sをシフトレジスタ611のゲート被覆総面積Ssよりも小さくする構成を例示したが、この構成に代えて、またはこの構成とともに、ポリシリコン層71とひとつのゲート電極74とが対向する領域(すなわちゲート被覆領域Au)の面積Suをレベルシフタ613とシフトレジスタ611とで異ならせてもよい。例えば、ひとつのポリシリコン層71を共用するTFT素子7の個数がシフトレジスタ611とレベルシフタ613とで同一であるとしても、レベルシフタ613の各ゲート被覆領域Auの面積Suをシフトレジスタ611における各ゲート被覆領域Auの面積Suよりも小さくすれば、レベルシフタ613のゲート被覆総面積Sをシフトレジスタ611のゲート被覆総面積Ssよりも小さくすることができるから上記第1実施形態と同様の効果が得られる。
(3)上記各実施形態においては、走査線駆動回路61を構成するレベルシフタ613のゲート被覆総面積Sを低減する構成を例示したが、この低減の対象となる回路は走査線駆動回路61のレベルシフタ613に限られない。例えば、走査線駆動回路61のシフトレジスタ611を構成するゲート被覆総面積Ssを3000μm2以下としてもよいし、データ線駆動回路62の各回路(例えばシフトレジスタやサンプリング回路など)を構成するTFT素子7について上記各実施形態と同様の条件を適用してもよい。
(4)本発明は液晶以外の電気光学物質を用いた電気光学装置にも適用され得る。例えば、有機EL(ElectroLuminescent)や発光ポリマーなどの有機発光ダイオード(OLED)素子を電気光学物質として用いた表示装置、ヘリウムやネオンなどの高圧ガスを電気光学物質として用いたプラズマディスプレイパネル、蛍光体を電気光学物質として用いたフィールドエミッションディスプレイ、着色された液体と当該液体に分散された白色の粒子とを含むマイクロカプセルを電気光学物質として用いた電気泳動表示装置、極性が相違する領域ごとに異なる色に塗り分けられたツイストボールを電気光学物質として用いたツイストボールディスプレイ、あるいは、黒色トナーを電気光学物質として用いたトナーディスプレイなど各種の電気光学装置に本発明は適用され得る。このように、本発明に係る電気光学装置とは、電流や電圧などの電気的エネルギを透過率や輝度といった光学的作用に変換する電気光学物質を用いた装置(典型的には画像を表示する装置)を意味する。
<D:電子機器>
次に、本発明に係る電気光学装置を表示部として備える電子機器について説明する。図8は、上記各実施形態に係る液晶装置100を有する携帯電話機の構成を示す斜視図である。この図に示されるように、携帯電話機1100は、利用者により操作される複数の操作ボタン1102、他の端末装置から受信した音声を出力する受話口1104、および他の端末装置に送信される音声を入力する送話口1106のほかに、各種の画像を表示する液晶装置100を有する。
次に、本発明に係る電気光学装置を表示部として備える電子機器について説明する。図8は、上記各実施形態に係る液晶装置100を有する携帯電話機の構成を示す斜視図である。この図に示されるように、携帯電話機1100は、利用者により操作される複数の操作ボタン1102、他の端末装置から受信した音声を出力する受話口1104、および他の端末装置に送信される音声を入力する送話口1106のほかに、各種の画像を表示する液晶装置100を有する。
なお、本発明に係る電気光学装置が利用され得る電子機器としては、図8に示される携帯電話機のほかにも、ノート型のパーソナルコンピュータや、液晶テレビ、ビューファインダ型(またはモニタ直視型)のビデオレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、POS端末、タッチパネルを備えた機器等などが挙げられる。
100……液晶装置、100a……表示領域、41……素子基板、411……走査線、412……データ線、413……画素電極、414……画素制御用TFT素子、61……走査線駆動回路、62……データ線駆動回路、611……シフトレジスタ、613……レベルシフタ、7(7n1、7n2、7p1、7p2)……TFT素子、71……ポリシリコン層、721……絶縁層、74……ゲート電極、723……層間絶縁膜、727……コンタクトホール、75……ソース・ドレイン電極、76……保護層、711……チャネル領域、712……LDD領域、713……ソース・ドレイン領域、U……単位回路、Au……ゲート被覆領域。
Claims (8)
- 板面上に複数の画素が配列された基板と、
前記複数の画素の各々を駆動するための駆動信号を前記基板の板面上に設けられた複数のトランジスタによって生成する駆動回路であって、前記複数のトランジスタの各々が、1以上のトランジスタごとに相互に離間して設けられたポリシリコン層のチャネル領域に絶縁層を介して対向するゲート電極を有し、各ポリシリコン層のうち前記1以上のトランジスタのゲート電極と対向する領域の合計面積が3000μm2以下である駆動回路と
を具備する電気光学装置。 - 前記駆動回路は、入力信号よりも電圧振幅が大きい信号を前記複数のトランジスタにより生成して前記駆動信号として前記各画素に出力するレベルシフト回路を含む
請求項1に記載の電気光学装置。 - 前記レベルシフト回路は、前記各画素の配列方向に配列されて各々が前記駆動信号を出力するm個(nは2以上の自然数)の単位回路を含み、当該レベルシフト回路に含まれる各ポリシリコン層は、前記m個の単位回路を2以上m/2以下に区分したブロックごとに相互に離間して設けられている
請求項2に記載の電気光学装置。 - 板面上に複数の画素が配列された基板と、
前記基板の板面上に設けられた複数のトランジスタによりパルス信号をクロック信号に従って順次にシフトして出力するシフトレジスタ回路と、
前記シフトレジスタ回路からの出力信号よりも電圧振幅が大きい信号を基板の板面上に設けられた複数のトランジスタにより生成して前記駆動信号として前記各画素に出力するレベルシフト回路とを具備し、
前記シフトレジスタ回路および前記レベルシフト回路に含まれる各トランジスタは、1以上のトランジスタごとに相互に離間して設けられたポリシリコン層のチャネル領域に絶縁層を介して対向するゲート電極を有し、
前記レベルシフト回路に含まれる各ポリシリコン層のうち前記1以上のトランジスタのゲート電極と対向する領域の合計面積は、前記シフトレジスタ回路に含まれる各ポリシリコン層のうち前記1以上のトランジスタのゲート電極と対向する領域の合計面積よりも小さい
電気光学装置。 - 前記レベルシフト回路に含まれる各ポリシリコン層のうち前記1以上のトランジスタのゲート電極と対向する領域の合計面積は3000μm2以下である
請求項4に記載の電気光学装置。 - 請求項1から5のいずれかに記載の電気光学装置を表示装置として備える電子機器。
- 電気光学装置が備える複数の画素の各々を駆動するための駆動信号を基板の板面上に設けられた複数のトランジスタによって生成する回路であって、
前記複数のトランジスタの各々が、1以上のトランジスタごとに相互に離間して設けられたポリシリコン層のチャネル領域に絶縁層を介して対向するゲート電極を有し、
各ポリシリコン層のうち前記1以上のトランジスタのゲート電極と対向する領域の合計面積が3000μm2以下である
電気光学装置の駆動回路。 - 電気光学装置が備える複数の画素の各々を駆動するための駆動信号を生成する回路であって、
基板の板面上に設けられた複数のトランジスタによりパルス信号をクロック信号に従って順次にシフトして出力するシフトレジスタ回路と、
前記シフトレジスタ回路からの出力信号よりも電圧振幅が大きい信号を基板の板面上に設けられた複数のトランジスタにより生成して前記駆動信号として前記各画素に出力するレベルシフト回路とを具備し、
前記シフトレジスタ回路および前記レベルシフト回路に含まれる各トランジスタは、1以上のトランジスタごとに相互に離間して設けられたポリシリコン層のチャネル領域に絶縁層を介して対向するゲート電極を有し、
前記レベルシフト回路に含まれる各ポリシリコン層のうち前記1以上のトランジスタのゲート電極と対向する領域の合計面積は、前記シフトレジスタ回路に含まれる各ポリシリコン層のうち前記1以上のトランジスタのゲート電極と対向する領域の合計面積よりも小さい
電気光学装置の駆動回路。
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