JP2001235764A - 薄膜トランジスタ基板及びそれを用いた液晶表示パネル - Google Patents

Abstract

(57)【要約】 【課題】本発明は、薄膜トランジスタを集積した薄膜ト
ランジスタ基板及びこれを用いた液晶表示パネルに関
し、簡易な構成で駆動回路のレイアウト面積を小さくで
き、表示エリア以外のいわゆる額縁の面積を小さくでき
るようにする。 【解決手段】複数のゲート線Ｇと複数のデータ線Ｄとが
それぞれ交差する画素位置に配置される複数の画素トラ
ンジスタ２と、複数のゲート線Ｇと複数のデータ線Ｄと
を介して複数の画素トランジスタを駆動する駆動回路の
うち少なくとも複数のデータ線Ｄへの信号供給を制御す
る複数のアナログスイッチ７を含む一部の回路とが形成
される薄膜トランジスタ基板において、複数の画素トラ
ンジスタ２と複数のアナログスイッチ７とは、互いに異
なる導電型の薄膜トランジスタで構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、薄膜トランジスタ
（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：以下、
ＴＦＴという）を集積した薄膜トランジスタ基板（以
下、ＴＦＴ基板という）及びそれを用いた液晶表示パネ
ルに関する。

【０００２】ＴＦＴ基板は、パッシブ型に比べて高画質
なアクティブマトリクス型の液晶表示パネルの表示制御
用として用いられている。液晶表示パネルは、ノートパ
ソコンや液晶モニタを初めとして種々の表示装置に応用
されているが、これら応用製品側からは装置の小型化、
コンパクト化の要求があり、表示エリア外周囲のいわゆ
る額縁の面積をできるだけ小さくする必要が生じてい
る。

【０００３】

【従来の技術】図４を用いて従来のＴＦＴ基板及び液晶
表示パネルの概略構成について説明する。図４は、ＴＦ
Ｔ基板及び液晶表示パネルを基板面方向から見た模式図
である。図４において、透明ガラス基板であるＴＦＴ基
板１上の図中横方向に複数のゲート走査線Ｇが形成さ
れ、ゲート走査線Ｇに直交して複数のデータ線Ｄが形成
されている。複数のゲート走査線Ｇ及びデータ線Ｄの交
差領域に画素が形成される。画素には透明電極材を用い
た画素電極が形成されている。ゲート走査線Ｇとデータ
線Ｄとの交差近傍には画素のスイッチング素子として機
能する画素ＴＦＴ１０が形成されている。

【０００４】画素ＴＦＴ１０のゲート電極はゲート走査
線Ｇに接続され、ドレイン電極はデータ線Ｄに接続さ
れ、ソース電極は液晶容量３を形成する一方の電極であ
る画素電極に接続されている。液晶容量３を形成する他
方の電極には図示しない対向基板に設けられた共通電極
が用いられる。ＴＦＴ基板１及びこれと対向配置される
対向基板、及びこれらの基板間に封止された液晶層とで
液晶表示パネルが構成される。

【０００５】また、ＴＦＴ基板１周囲の額縁領域には、
ゲート走査線Ｇを駆動するゲートドライバ４及びデータ
線Ｄにデータ信号を書き込むデータドライバ５の少なく
とも一部の回路が周辺回路一体化技術により実装されて
いる。ＴＦＴ基板１上に構成されたゲートドライバ４及
びデータドライバ５の構成回路にも複数のＴＦＴが形成
されている。なお、画素ＴＦＴ１０と、ゲートドライバ
４及びデータドライバ５の一部の回路で用いられるＴＦ
Ｔとをガラス基板上に一体的に形成するには、非晶質シ
リコン（アモルファスシリコン）よりもオン電流の大き
い、たとえば多結晶シリコン等の材料をＴＦＴの動作半
導体層に用いることが望ましい。

【０００６】ゲートドライバ４は、ゲート走査線Ｇを１
本ずつ順次選択するシフトレジスタを有し、選択したゲ
ート走査線Ｇに接続された１行分の画素ＴＦＴ１０を一
斉にオン状態にさせるゲート選択信号を出力するように
なっている。

【０００７】データドライバ５は、シフトレジスタやデ
コーダ等により外部から供給される映像データ信号を加
工し、タイミング信号を発生するデータ変換・タイミン
グ発生部６と、データ変換・タイミング発生部６の制御
下にデータ線Ｄへのデータ信号供給をオン・オフするア
ナログスイッチ１１とを備えている。アナログスイッチ
１１は、通常、データ変換・タイミング発生部６やゲー
トドライバ４と同様に、いわゆる相補型(Ｃ−ＭＯＳ）
ＴＦＴで構成される。

【０００８】したがって、１つの画素ＴＦＴ１０とアナ
ログスイッチ１１の部分は、具体的には、例えば図５に
示すような等価回路で示される。図５において、アナロ
グスイッチ１１は、Ｎ型ＴＦＴとＰ型ＴＦＴとを並列接
続したＣ−ＭＯＳ型ＴＦＴで構成される。

【０００９】このＣ−ＭＯＳ型ＴＦＴには、共通接続さ
れるドレイン電極にデータ変換・タイミング発生部６か
らデータ信号が印加され、共通接続されるソース電極は
データ線Ｄと接続され、入力端である２つのゲート電極
にはデータ変換・タイミング発生部６のタイミング信号
発生回路５ｂからタイミング信号１２、１３がそれぞれ
印加される。

【００１０】タイミング信号発生回路５ｂは、出力回路
として、正極性のタイミング信号１２を出力するバッフ
ァ１４と、負極性のタイミング信号１３を出力するイン
バータ１５及びバッファ１６とを備えている。

【００１１】画素ＴＦＴ１０は、１画素の面積の制約や
ゲート走査線Ｄが通常１本であること等により、Ｎ型ま
たはＰ型のいずれか一方の導電型のＴＦＴで構成される
ことが多い。図５では、画素ＴＦＴ１０の導電型がＮ型
である場合を例示している。

【００１２】画素ＴＦＴ１０のゲート電極には、ゲート
ドライバ４がゲート走査線Ｇに送り出す正極性のゲート
選択信号１７が印加され、ドレイン電極にはデータドラ
イバ５からデータ信号が印加され、ソース電極には液晶
容量（Ｃ_LC）３が主な負荷として接続される。

【００１３】以上の構成において、ＴＦＴ基板１では、
複数のアナログスイッチ１１のうち、データ変換・タイ
ミング発生部６からのタイミング信号（１２、１３）に
より指定されたアナログスイッチ１１がある一定時間だ
け閉じて、データ変換・タイミング発生部６からのデー
タ信号を対応するデータ線Ｄに書き込む。そして、その
対応するデータ線Ｄとデータドライバ４により選択され
たゲート走査線Ｇとの交差位置近傍の画素ＴＦＴ１０が
データを液晶容量（Ｃ_LC）３に書き込む。こうすること
により、ＴＦＴ基板１を用いた液晶表示パネルで所定の
画像表示が行われる。

【００１４】次に、図６及び図７を用いて異なる導電型
のＴＦＴでの画素データの書き込み動作について説明す
る。図６は、Ｎ型ＴＦＴの動作を説明するタイムチャー
トである。図７は、Ｐ型ＴＦＴの動作を説明するタイム
チャートである。液晶画素に書き込む電圧（データ信号
の電圧）は、ＴＦＴ基板１と対向して液晶を狭持する対
向基板の共通電極電位に対して、図６及び図７に示すよ
うに、１表示フレーム毎にデータ極性を反転させるよう
にしている。これにより、液晶に長時間に亘って片極性
の電圧が印加されないようにして、液晶分子の分極によ
るいわゆる焼き付き現象を防止している。

【００１５】図６に示すように、アナログスイッチ１１
や画素ＴＦＴ１０がＮ型である場合には、対向電位に対
してデータ信号が負となる負フレームのとき、ＴＦＴに
かかるゲートソース間電圧Ｖｇｓが正フレームのときよ
りも大きくなるため、一般的なＭＯＳ型トランジスタの
式（１）によりオン電流を大きくすることができる。こ
のため、負フレームの場合に液晶容量３の負荷に対する
データ書き込み時間を短くすることができる。

【００１６】 Ｉｄｓ＝(Ｗ／Ｌ)×μ×Ｃ×（（Ｖｇｓ−Ｖｔ）×Ｖｄｓ−Ｖｄｓ²／２） ・・・・・・（１）

【００１７】但し、式（１）において、Ｗはチャネル
幅、Ｌはチャネル長、μは移動度、Ｃはゲート絶縁膜容
量、Ｖｔはしきい値である。

【００１８】一方、図７に示すように、アナログスイッ
チ１１や画素ＴＦＴ１０がＰ型ＴＦＴの場合には、正フ
レームのときにゲートソース間電圧Ｖｇｓが大きくな
り、オン電流も大きくなる。このため、正フレームの場
合に液晶容量３の負荷に対するデータ書き込み時間を短
くすることができる。

【００１９】つまり、従来のＴＦＴ基板１における画素
ＴＦＴ１０の導電型は、図６または図７に示すＮ型又は
Ｐ型であるから、画素へのデータ書き込み時間は正フレ
ームと負フレームとで異なることになる。しかしなが
ら、アナログスイッチ１１はＣ−ＭＯＳ型ＴＦＴである
から、データ線Ｄへの書き込みは正フレームのときも負
フレームのときも同等の時間で行える。したがって、画
素ＴＦＴが例えばＮ型の場合、全体のデータ書き込み時
間は正フレームに比べて負フレームがやや短くなるが、
ほぼ同等の時間とみなすことができる。

【００２０】

【発明が解決しようとする課題】ところが、従来のＴＦ
Ｔ基板のようにアナログスイッチ１１にＣ−ＭＯＳ型の
ＴＦＴを使用すると次のような問題が生じる。すなわ
ち、アナログスイッチ１１をＮ型とＰ型の両方で構成す
ると、図５に示すように、Ｎ型とＰ型とで別々のタイミ
ング信号１２、１３が必要となり、その配線スペース
が、アナログスイッチ１１の数だけ必要となる。例え
ば、ＳＶＧＡのカラー表示では、８００×３（Ｒ、Ｇ、
Ｂ）＝２４００個のアナログスイッチ１１が必要である
ので、額縁領域にかなり広いスペースが必要となる。

【００２１】また、アナログスイッチ１１は、大きな負
荷であるデータ線Ｄに速やかにデータ書き込みを行わな
ければならないため、大きなオン電流が得られるＴＦ
Ｔ、つまり、Ｗ／Ｌが大きいＴＦＴであることが必要で
ある。ところが、チャネル長Ｌを小さくするのには限界
があるので、結局ＴＦＴサイズが大きくなる。そのた
め、アナログスイッチ１１用のＴＦＴは、データドライ
バ５中で最もサイズの大きい方に属する。

【００２２】アナログスイッチ１１にタイミング信号を
供給するタイミング信号発生回路５ｂは、通常、１〜数
１００個のアナログスイッチ１１を同じタイミングでオ
ン状態にさせる能力が要求される。つまり、タイミング
信号発生回路５ｂは、同じタイミングでオン状態にさせ
る個数分のアナログスイッチ１１が持つ大きなゲート容
量に速やかにタイミング信号を書き込まなければならな
い。そのため、タイミング信号発生回路５ｂの出力バッ
ファ１４、１６には、Ｗ／Ｌの大きなＴＦＴが使われ
る。この出力バッファ１４、１６もＮ型用とＰ型用とで
別々に必要である。

【００２３】このように、Ｎ型とＰ型の両方の導電型を
用いるアナログスイッチ１１は、タイミング信号の供給
線や出力バッファが２系統必要なため、データドライバ
５のレイアウト面積を大きくしてしまい、表示エリア以
外の額縁の面積を小さくするという要求に反する結果と
なっている。

【００２４】これを解決する方法として例えば図８に示
すように、アナログスイッチ１１に１個のＴＦＴを用い
て画素ＴＦＴ１０と同じ導電型で構成することが考えら
れる。図８では、アナログスイッチ１１も画素ＴＦＴ１
０も共にＮ型の導電型である場合を例示している。

【００２５】この場合には、アナログスイッチ１１は１
個のＴＦＴで構成しているので、タイミング発生回路は
１系統のタイミング信号１８を発生すればよく、データ
ドライバ５のレイアウト面積の縮小が可能である。

【００２６】ところが、図６を用いて説明したようにＮ
型ＴＦＴの場合は、負フレームではデータ書き込み時間
を十分短くできるが、正フレームでは逆にデータ書き込
み時間が長くなってしまう。したがってこの場合には、
正フレームでのデータ書き込み時間が十分短くなるよう
にアナログスイッチ１１や画素ＴＦＴ１０のサイズ等を
設計しなければならないという面倒な問題が生じる。

【００２７】本発明の目的は、アナログスイッチや画素
薄膜トランジスタのサイズ等の再設計を必要とせずに簡
易な構成で駆動回路のレイアウト面積を小さくできる薄
膜トランジスタ基板、及び、それを用いることにより表
示エリア以外のいわゆる額縁の面積を小さくできる液晶
表示パネルを提供することを目的とする。

【００２８】

【課題を解決するための手段】上記目的は、データ線と
ゲート線とで画定される画素毎に形成されて前記データ
線及び前記ゲート線に接続される画素用薄膜トランジス
タと、前記画素用薄膜トランジスタを駆動する駆動回路
の少なくとも一部の回路と、前記一部の回路内に形成さ
れて前記データ線への信号供給を制御するアナログスイ
ッチ用薄膜トランジスタとを有する薄膜トランジスタ基
板において、前記画素用薄膜トランジスタと前記アナロ
グスイッチ用薄膜トランジスタとは、互いに異なる導電
型であることを特徴とする薄膜トランジスタ基板によっ
て達成される。上記本発明の構成によれば、データ書き
込み時間を短くしつつ一導電型のアナログスイッチを用
いることができるので、駆動回路のレイアウト面積を小
さくすることができる。

【００２９】また上記目的は、画素毎に薄膜トランジス
タが形成された薄膜トランジスタ基板と、前記薄膜トラ
ンジスタ基板と対向配置される対向基板と、前記薄膜ト
ランジスタ基板と前記対向基板との間に封止された液晶
層とを有する液晶表示パネルにおいて、前記薄膜トラン
ジスタ基板は、上記本発明の薄膜トランジスタ基板であ
ることを特徴とする液晶表示パネルによって達成され
る。この構成によれば、表示領域外周囲の額縁領域の面
積を減らすことができる。

【００３０】

【発明の実施の形態】本発明の一実施の形態による薄膜
トランジスタ基板及びそれを用いた液晶表示パネルを図
１乃至図３を用いて説明する。なお、本実施の形態によ
る薄膜トランジスタ基板及びそれを用いた液晶表示パネ
ルにおいて、図４乃至図８を用いて説明した従来の薄膜
トランジスタ基板及びそれを用いた液晶表示パネルと同
一の機能作用を奏する構成要素については同一の符号を
付してその説明は省略する。

【００３１】まず、図１を用いて本実施の形態によるＴ
ＦＴ基板及び液晶表示パネルの概略構成について説明す
る。図１は、ＴＦＴ基板及び液晶表示パネルを基板面方
向から見た模式図である。本実施の形態による薄膜トラ
ンジスタ基板は、画素ＴＦＴ２及びアナログスイッチ７
の導電型が互いに異なっている点に特徴を有している。
図１に示す例では、画素ＴＦＴ２はＮ型の導電型であ
り、アナログスイッチ７はＰ型の導電型である。

【００３２】詳細な説明及び図示は省略するが、データ
ドライバ５は複数のブロックに分割されており、各ブロ
ックに複数のデータ線Ｄを振り分けて、各ブロック毎に
設けた出力バッファ８から１ブロック内の複数のアナロ
グスイッチ７を同時にオン／オフさせるブロック線順次
駆動をするようになっている。

【００３３】図２は、本実施の形態におけるアナログス
イッチ７の領域の等価回路を示している。図３は、本実
施の形態における画素ＴＦＴ２及びその近傍等価回路を
示している。図２において、タイミング信号発生回路５
ａの出力バッファ８は、アナログスイッチ７がＰ型ＴＦ
Ｔで構成されているので、負極性のタイミング信号９を
アナログスイッチ７のゲート電極に出力するようになっ
ている。アナログスイッチ７のドレイン電極にはデータ
信号が印加され、ソース電極にはデータ線Ｄが接続され
ている。なお、図２においてデータ線Ｄは容量Ｃｄと抵
抗Ｒｄからなる負荷として示している。

【００３４】また、図３において、画素ＴＦＴ２は、従
来例と同様にＮ型ＴＦＴであり、画素ＴＦＴ２のゲート
電極にはゲート選択信号１７が印加され、ドレイン電極
にはデータ信号が印加される。また、画素ＴＦＴ２のソ
ース電極には液晶容量（Ｃ_LC）３が主な負荷として接続
されている。

【００３５】次に、本実施の形態におけるアナログスイ
ッチ７と画素ＴＦＴ２とによるデータ書き込み動作を、
Ｃ−ＭＯＳ型のアナログスイッチ１１を用いる従来例
（図５参照）と対比しつつ説明する。なお、比較を簡単
にするため、本実施の形態と従来例の双方とも画素ＴＦ
Ｔの導電型はＮ型とする。また、アナログスイッチ１１
がＣ−ＭＯＳ型である従来例では、同一のゲートソース
間電圧ＶｇｓであればＮ型とＰ型のＴＦＴのオン電流は
ほぼ等しく、アナログスイッチがＰ型のみの本発明の半
分であるものとする。

【００３６】まず、本実施の形態においてアナログスイ
ッチ７はＰ型であるから、アナログスイッチ７によるデ
ータ書き込み時間は図７で説明したように負フレーム時
に比べて正フレーム時の方が短くなる。一方、画素ＴＦ
Ｔ２はＮ型であるから、画素ＴＦＴ２によるデータ書き
込み時間は図６で説明したように正フレーム時に比べて
負フレーム時の方が短くなる。

【００３７】つまり、本実施の形態ではアナログスイッ
チ７と画素ＴＦＴ２とは、互いに異なる導電型であるの
で、アナログスイッチ７と画素ＴＦＴ２とによるデータ
書き込みにおいて、負フレーム時はアナログスイッチ７
のデータ書き込みの遅さを画素ＴＦＴ２が補うように動
作する。逆に正フレーム時は画素ＴＦＴ２のデータ書き
込みの遅さをアナログスイッチ７が補うように動作す
る。その結果、正フレーム時と負フレーム時とでほぼ同
じような書き込み時間となる。

【００３８】これに対して従来例のようにアナログスイ
ッチがＣ−ＭＯＳ型の場合には、アナログスイッチ１１
によるデータ書き込みは、正・負フレームとも同じ書き
込み時間であり、本実施例の場合の正・負フレームのほ
ぼ中間の値となる。また、画素ＴＦＴ１０はＮ型である
から、アナログスイッチ１１と画素ＴＦＴ１０とによる
データ書き込み時間は、正フレーム時に比べて負フレー
ム時がやや短くなるが、これもほぼ同じ時間とみなせ
る。

【００３９】このように本実施の形態では、アナログス
イッチ７と画素ＴＦＴ２とによるデータ書き込み時間
を、正フレーム時と負フレーム時とでほぼ同じ時間とな
るようにできる。そして、上記比較から理解できるよう
に、少なくともアナログスイッチがＣ−ＭＯＳ型の場合
と同等のデータ書き込み特性が得られる。なお、ここで
得られるデータ書き込み時間は、アナログスイッチがＮ
型のみでかつ画素ＴＦＴもＮ型の場合の正フレーム時の
データ書き込み時間よりも短くなることは言うまでもな
い。

【００４０】このように本実施の形態によれば、単一の
導電型のアナログスイッチを用いることができるので、
タイミング信号９及びタイミング信号の出力バッファ８
は１系統となり、データドライバ５のレイアウト面積を
小さくすることができる。また、タイミング信号線と他
の配線との交差が減り、データドライバ５内の部品点数
も減らせるため、信頼性の向上及び歩留まりの向上を図
ることができる。これにより、本実施の形態のＴＦＴ基
板１と図示しない対向基板との間に液晶層を介在させた
液晶表示パネルでは、表示領域外周囲の額縁領域の面積
を小さくすることができる。

【００４１】本発明は、上記実施の形態に限らず種々の
変形が可能である。例えば、上記実施の形態で用いる画
素ＴＦＴには十分低いオフリーク電流が要求されるの
で、相対的にオフリーク電流を低くできるＮ型を用いて
いる。しかしながら、Ｐ型ＴＦＴでもオフリークに対す
る要求を満たせる場合は、Ｐ型ＴＦＴを画素ＴＦＴに用
い、Ｎ型ＴＦＴをアナログスイッチに用いるようにする
ことももちろん可能である。なお、データドライバ５の
アナログスイッチ７以外の部分とゲートドライバ４は、
通常のＣ−ＭＯＳで構成するので製造上の工程増加等は
生じない。

【００４２】さらに、本実施の形態では、ガラス基板で
あるＴＦＴ基板１上にゲートドライバ４とデータドライ
バ５の少なくとも一部回路を一体化構成する場合で説明
したが、本発明はこれに限定されるものではない。少な
くともデータドライバ５のアナログスイッチ７が画素Ｔ
ＦＴ２と同一工程で製造されていればよく、他の回路例
えばタイミング発生回路等はＴＡＢ実装によるドライバ
回路に形成されていてもよい。あるいは、ＴＦＴ基板上
に全ての周辺回路を一体的に形成するものであってもよ
い。また上記実施の形態は、ＴＦＴの動作半導体層とし
て多結晶シリコンを用いているが、これに限らず例えば
非晶質シリコンを動作半導体層に用いてももちろんよ
い。

【００４３】以上説明した実施形態に基づき、本発明は
以下のようにまとめられる。第１の発明として、データ
線とゲート線とで画定される画素毎に形成されて前記デ
ータ線及び前記ゲート線に接続される画素用薄膜トラン
ジスタと、前記画素用薄膜トランジスタを駆動する駆動
回路の少なくとも一部の回路と、前記一部の回路内に形
成されて前記データ線への信号供給を制御するアナログ
スイッチ用薄膜トランジスタとを有する薄膜トランジス
タ基板において、前記画素用薄膜トランジスタと前記ア
ナログスイッチ用薄膜トランジスタとは、互いに異なる
導電型であることを特徴とする薄膜トランジスタ基板。

【００４４】第２の発明として、上記第１の発明の薄膜
トランジスタ基板において、前記一部の回路における前
記アナログスイッチ以外の回路要素は、相補型トランジ
スタにより構成されることを特徴とする薄膜トランジス
タ基板。この構成にすることにより、本発明に関連しな
い領域の回路は従来と同様のＣ−ＭＯＳ型ＴＦＴを用い
るため、これらの製造に関し従来と同様の製造工程を用
いることができ工程増加を抑えることができる。

【００４５】第３の発明として、上記第１または第２に
記載の薄膜トランジスタ基板において、前記画素用薄膜
トランジスタは、Ｎ型の導電型を有していることを特徴
とする薄膜トランジスタ基板。本発明の構成によれば、
オフリーク電流の少ない画素トランジスタを得ることが
できる。

【００４６】第４の発明として、上記第１乃至第３のい
ずれかの薄膜トランジスタ基板において、前記画素用薄
膜トランジスタと前記アナログスイッチ用薄膜トランジ
スタの動作半導体層は、多結晶シリコンで形成されてい
ることを特徴とする薄膜トランジスタ基板。こうするこ
とにより、低温ポリシリコン成膜技術を用いて、オン電
流の大きなＴＦＴを備えた周辺回路一体型ＴＦＴ基板を
製造することができる。

【００４７】第５の発明として、画素毎に薄膜トランジ
スタが形成された薄膜トランジスタ基板と、前記薄膜ト
ランジスタ基板と対向配置される対向基板と、前記薄膜
トランジスタ基板と前記対向基板との間に封止された液
晶層とを有する液晶表示パネルにおいて、前記薄膜トラ
ンジスタ基板は、上記第１乃至第４のいずれかの薄膜ト
ランジスタ基板であることを特徴とする液晶表示パネ
ル。

【００４８】

【発明の効果】以上の通り、本発明によれば、アナログ
スイッチと画素ＴＦＴを互いに異なる導電型で構成する
ので、一体化構成する駆動回路のレイアウト面積を減少
させることができる。したがって、本発明の薄膜トラン
ジスタ基板を用いて構成される液晶表示パネルでは、表
示エリア以外の額縁部分の面積を減少させることができ
る。

【図面の簡単な説明】

【図１】本発明の一実施の形態による薄膜トランジスタ
基板及び液晶表示パネルの概略構成を示す図である。

【図２】図１中に示されたアナログスイッチの等価回路
を示す図である。

【図３】図１中に示された画素ＴＦＴの等価回路を示す
図である。

【図４】従来の薄膜トランジスタ基板の概略構成図であ
る。

【図５】図４中に示された画素ＴＦＴとアナログスイッ
チの等価回路を示す図である。

【図６】Ｎ型ＴＦＴの動作を説明するタイムチャートで
ある。

【図７】Ｐ型ＴＦＴの動作を説明するタイムチャートで
ある。

【図８】画素ＴＦＴとアナログスイッチが共にＮ型ＴＦ
Ｔである場合の等価回路を示す図である。

【符号の説明】

１ ガラス基板 ２、１０ 画素薄膜トランジスタ（画素ＴＦＴ） ３ 液晶容量 ４ ゲートドライバ ５ データドライバ ５ａ、５ｂ タイミング信号発生回路 ６ データ変換・タイミング発生部 ７、１１ アナログスイッチ ８、１４、１６ 出力バッファ ９、１２、１３、１８ タイミング信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】データ線とゲート線とで画定される画素毎
   に形成されて前記データ線及び前記ゲート線に接続され
   る画素用薄膜トランジスタと、前記画素用薄膜トランジ
   スタを駆動する駆動回路の少なくとも一部の回路と、前
   記一部の回路内に形成されて前記データ線への信号供給
   を制御するアナログスイッチ用薄膜トランジスタとを有
   する薄膜トランジスタ基板において、 前記画素用薄膜トランジスタと前記アナログスイッチ用
   薄膜トランジスタとは、互いに異なる導電型であること
   を特徴とする薄膜トランジスタ基板。
2. 【請求項２】画素毎に薄膜トランジスタが形成された薄
   膜トランジスタ基板と、前記薄膜トランジスタ基板と対
   向配置される対向基板と、前記薄膜トランジスタ基板と
   前記対向基板との間に封止された液晶層とを有する液晶
   表示パネルにおいて、 前記薄膜トランジスタ基板は、請求項１記載の薄膜トラ
   ンジスタ基板であることを特徴とする液晶表示パネル。