JP3555622B2 - アクティブマトリクス液晶表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリクス液晶表示装置やアクティブマトリクス液晶表示装置を登載した機器に利用でき、アクティブマトリクス基板のスイッチング素子を改良し、良好な表示特性を有する画素の構造を示すものである。
【０００２】
【従来の技術】
有力な平面ディスプレイであるアクティブマトリクス型の液晶表示体が大量生産され始めている。平面ディスプレイは、空間占有スペースが小さく、軽量であることから、携帯コンピューターの表示装置や産業用機械の表示部などに使用されている。将来は、画面の大型化や高精細化が進み、家庭用のテレビジョンの応用が期待される。
【０００３】
図２２は従来のアクティブマトリクス液晶表示装置の回路図である。つまり、信号線駆動回路部に接続された信号線Ｘｍ−１、Ｘｍ．．．と共通電位ＶＣＯＭの共通電位間にはｎ型薄膜トランジスタ（ＴＦＴ）ＮＭＯＳと液晶容量ＣＬＣが直列に接続され、この液晶容量ＣＬＣには補助容量ＣＳが並列に接続される。このＮＭＯＳのゲート端子は走査線Ｙｎ−１、Ｙｎ．．．に接続され、この走査線Ｙｎ−１、Ｙｎ．．．は走査線駆動回路部に接続される。前記ＮＭＯＳ、液晶容量ＣＬＣ及び補助容量ＣＳは信号線Ｘｍ−１、Ｘｍ．．．走査線Ｙｎ−１、Ｙｎ．．．に対してマトリクス状に配線されて表示駆動素子マトリクス回路部を構成する。走査線Ｙｎ−１、Ｙｎ．．．にパルス電圧ＶＧを供給することにより、ＮＭＯＳをオンし、信号線Ｘｍ−１、Ｘｍ．．．に供給されている信号電圧ＶＤをＮＭＯＳを介して液晶容量ＣＬＣ及び補助容量ＣＳに蓄積している。この場合、信号線Ｘｍ−１、Ｘｍ．．．に供給されている信号電圧ＶＤはＮＭＯＳのしきい電圧ＶＴＨ分だけ電圧降下した形で液晶容量ＣＬＣ及び補助容量ＣＳに蓄積されることになる。
【０００４】
この従来の方法では、ｎ型薄膜トランジスタＮＭＯＳのしきい電圧ＶＴＨが高いため、液晶容量ＣＬＣ及び補助容量ＣＳに蓄積される信号電圧ＶＤ電圧降下が大きくなる欠点があった。又、多階調駆動になった場合、信号電圧ＶＤが階調分だけ種類があり、ｎ型薄膜トランジスタＮＭＯＳのしきい電圧ＶＴＨによる電圧降下も、信号電圧ＶＤによってばらついてしまい、所望の電圧を液晶容量ＣＬＣ及び補助容量ＣＳに蓄積することが難しくなる欠点があった。更に、ｎ型薄膜トランジスタＮＭＯＳのしきい電圧ＶＴＨによる電圧降下を低く抑えるためには、ｎ型薄膜トランジスタＮＭＯＳのゲート端子に例えば約２０Ｖ程度の高い走査電圧ＶＧを印加しなければならず、消費電力が増加する欠点があった。
【０００５】
この問題を解決する手段として特開平５−２８９１０７が挙げられる。この第２の従来例では図２３に示すようにそれぞれのゲート端子が走査線に接続されたＰＭＯＳとＮＭＯＳによるＣＭＯＳトランスミッションゲートＴＧと液晶容量ＣＬＣを信号線と共通電源の間に直列に接続し、低い走査電圧で信号電圧の電圧降下を小さくできるため、消費電力を少なくでき、かつ高い駆動周波数での複数種類の信号電圧を精度良く液晶容量ＣＬＣに蓄積することを目的としていた。
【０００６】
【発明が解決しようとする課題】
しかし、この従来例では次のような問題点が発生していた。
【０００７】
まず第１に、効率よくＣＭＯＳトランスミッションゲートが動作するためには、ＮＭＯＳ用とＰＭＯＳ用の走査線の信号のタイミングが一致する必要がある。ところが、特開平５−２８９１０７の例では、アクティブマトリクス液晶表示体の画面サイズが大きくなるとＰＭＯＳとＮＭＯＳの走査線の信号のパルスのタイミングのずれは生ずるなどの問題がある。
【０００８】
アクティブマトリクス液晶表示体の従来の回路を示す図２３では、画素のスイッチングにＮＭＯＳを利用し、信号線Ｘｍと走査線Ｙｎのタイミングは図２４の様であった。このような構造のアクティブマトリクス液晶表示体では、液晶容量ＣＬＣの充電が終了して、ゲート電圧がオフ状態となったとき、液晶容量ＣＬＣはゲートとドレインの寄生容量ＣＧＤを介して、ゲート線と容量結合し、その充電電圧から△Ｖだけ電圧降下することが知られている。画素のスイッチングトランジスタがＮＭＯＳあるいはＰＭＯＳのいずれか一方だけで構成されているときには、この電圧降下△Ｖは、
△Ｖ＝ＣＧＤＶＧ／（ＣＬＣ＋ＣＧＤ） ．．．（１）で記述される。ここで、ＶＧとはゲート電圧のオン電圧からオフ電圧への変動幅である。例えば、セルフアラインを使用しないで作成したＴＦＴでは、寄生容量ＣＧＤが著しく大きいので、△Ｖも大きくなり、これを克服するために図２３に示すように画素容量ＣＬＣに並列に保持容量ＣＳを形成し、見かけ上、画素容量を大きくしていた。しかしながら、このような措置は問題を根本的に解決する手段にはならない。なぜならば、保持容量の形成のために有効画素領域を犠牲にすることになり、コントラストの低下の問題を新たに発生することになったからである。
【０００９】
この電圧降下△Ｖの解決のために、特開平５−２８９１０７ではＮＭＯＳとＰＭＯＳを並列に接続したＣＭＯＳトランスミッションゲートで画素のスイッチングを行っている。ところが、この例では、ＮＭＯＳとＰＭＯＳのそれぞれのゲート端子に入るゲート信号のパルスのタイミングにずれが発生する問題がある。
【００１０】
例えば、ＣＭＯＳトランスミッションゲートＴＧのＰＭＯＳのゲート端子に入力するパルス信号ＶＧＰＭＯＳとＮＭＯＳのゲート端子に入力するパルス信号ＶＧＮＭＯＳの入力するタイミングが△△ＴＯＮ異なると、著しく歪んだデータが信号線Ｘｍから液晶容量に画素に書き込まれることになる。
【００１１】
そこで、ＣＭＯＳトランスミッションゲートのＮＭＯＳとＰＭＯＳに入力するタイミングを一致する必要がある。
【００１２】
第２に、特開平５−２８９１０７の従来例は一列の画素に走査線が２本と保持容量線の合計３本の配線が存在し、開口率を減少する要因となっていた。
【００１３】
第３として従来にない効率的なＣＭＯＳトランスミッションゲートを画素のスイッチングに利用する方策を本発明は開示する。従来例では、図２５に示すようにＣＭＯＳトランスミッションゲートのＰＭＯＳに印加するパルスの高さＶＧＰＴＦＴとＮＭＯＳのゲート端子に印加するパルスの高さＶＧＮＴＦＴが、｜ＶＧＰＴＦＴ｜＝｜ＶＧＮＴＦＴ｜の関係であるときに利用されていたが、薄膜トランジスタの製造方法によっては、ＰＭＯＳとＮＭＯＳの移動度が必ずしも同じになるとは限らなかった。
【００１４】
正孔と電子のシリコン膜中の移動度の違いから、ＣＭＯＳトランスミッションゲートを構成しているＰＭＯＳとＮＭＯＳは、同じ幾科学的形状で、同じ電気的特性が普通得られない。ゲート電圧がオン状態のＰＭＯＳの電気的特性がＮＭＯＳより劣り、この一つの解決策としてＰＭＯＳのチャンネル幅をＮＭＯＳより大きくする方策が考えられるが、この方策は開口率の減少を招くので好ましくない。
【００１５】
さらに、従来例ではＣＭＯＳトランスミッションゲートを画素のスイッチングに利用することは記述されていたものの、走査線に信号を供給する走査線側駆動回路については何等の記述もなかったため実用化に至っていなかった。
【００１６】
本発明は、以上のような問題の解決手段や新規技術を開示するものである。
【００１７】
【課題を解決するための手段】
本発明は、画素のスイッチがＮ型薄膜トランジスタとＰ型薄膜トランジスタによるトランスミッションゲートにより構成されてなり、前記トランスミッションゲートのゲート端子に走査信号を供給する走査線の走査線側駆動回路を備え、
前記走査線側駆動回路と前記トランスミッションゲートとの間にパルス補正回路を設け、前記トランスミッションゲートのＰ型薄膜トランジスタのゲート端子に入力される走査信号と、前記トランスミッションゲートのＮ型薄膜トランジスタのゲート端子に入力される走査信号とを前記パルス補正回路で補正することによりタイミングを一致させて、前記トランスミッションゲートを駆動することを特徴とする。
【００２０】
第１の問題点および第３の問題点を解決する手段として、画素のスイッチがＮ型薄膜トランジスタとＰ型薄膜トランジスタによるトランスミッションゲートにより構成されてなり、前記トランスミッションゲートのゲート端子に走査信号を供給する走査線の走査線側駆動回路を備え、前記走査線側駆動回路と前記トランスミッションゲートとの間にパルス補正回路を設け、前記トランスミッションゲートのＰ型薄膜トランジスタのゲート端子に入力される走査信号と、前記トランスミッションゲートのＮ型薄膜トランジスタのゲート端子に入力される走査信号とを前記パルス補正回路で補正することによりタイミングを一致させて、前記トランスミッションゲートを駆動することを特徴とする。パルス補正回路によってパルス形状をシャープにし、前記トランスミッションゲートに入力されるパルスのタイミングを極めて良好に一致させることができる。
【００２１】
さらに、ＣＭＯＳトランスミッションゲートの製造方法は、画素を駆動するＣＭＯＳ回路とほとんど一致するため、周辺駆動回路と画素領域を同一基板上に同一のプロセスで製造することが、アクティブマトリクス基板の製造コストの低減、や高精細化、高品質表示、高密度化に非常に有利な方法である。
【００２２】
【実施例】
まず、第１の問題点の第１の解決手段を図面を参照しながら次に述べる。
【００２３】
信号線Ｘｍと、走査線Ｙｎがマトリクス状に交差して、図１に示すように信号線Ｘｍと走査線Ｙｎのそれぞれの交点にＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳトランスミッションゲートＴＧが一つ配置され、このＣＭＯＳトランスミッションゲートＴＧのＮＭＯＳのゲート端子はＹｎ行の走査線Ｙｎに接続している。一方ＣＭＯＳトランスミッションゲートのＰＭＯＳのゲート端子は、図１に示したようにＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳインバータの出力端子に接続している。さらに、このＣＭＯＳインバータのゲート入力端子はＹｎ行の走査線Ｙｎに接続している。
【００２４】
さらに、ＣＭＯＳトランスミッションゲートＴＧのソースあるいはドレイン端子の一方は信号線Ｘｍに接続し、残る他方のドレインあるいはソース端子は液晶容量ＣＬＣの端子に接続している。また、液晶容量ＣＬＣに並列して保持容量ＣＳが接続しており、この保持容量ＣＳの一方の端子はＣＭＯＳトランスミッションゲートＴＧと液晶容量ＣＬＣの共通の端子に接続し、また保持容量ＣＬＣの他方の端子は、説明の対称としている画素と列方向に於いて前段の走査線Ｙｎ−１に接続している。
【００２５】
さらに、基準電位線ＶＳＳと基準電位より高電位の電源線ＶＤＤが走査線Ｙｎに平行に配線されている。このＶＳＳはＣＭＯＳインバータのＮＭＯＳのドレイン電極端子に接続され、通常ＶＳＳの電位は接地電位（０Ｖ）である。一方ＶＤＤはＣＭＯＳインバータのＰＭＯＳのソース電極端子に接続され、走査線Ｙｎに供給される電位ＶＧと同じ電位をとる。
【００２６】
また走査線Ｙｎはアクティブマトリクス表示領域周辺に構成されている走査側駆動回路に接続され、信号線Ｘｍは信号側駆動回路に接続されている。
【００２７】
そこで、図２ａに示すように走査線Ｙｎ−１、Ｙｎ．．．にハイレベルの走査電圧ＶＧを供給すると、図２ｂに示すようにＣＭＯＳトランスミッションゲートのＮＭＯＳのゲート端子にはＶＧの信号が入力し、一方、図２ｃに示すように各画素毎に接続されたＣＭＯＳインバータによって走査線信号の反転信号がＣＭＯＳトランスミッションゲートＴＧのＰＭＯＳに供給される。この結果、ＣＭＯＳトランスミッションゲートＴＧがオン状態となり、信号線Ｘｍに供給されている信号電圧ＶＤを液晶容量ＣＬＣとＣＳに蓄積されることになる。この場合、ＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳトランスミッションゲートＴＧは、ＰＭＯＳおよびＮＭＯＳの両方がオン状態になるので、画素のスイッチがＰＭＯＳだけ、あるいはＮＭＯＳだけで構成されているものよりも、低いゲート電圧でも液晶容量ＣＬＣと保持容量に十分の電荷を蓄積できる結果、ＶＧとＶＤの電位を低くすることができるので、消費電力を低く抑えることができる。
【００２８】
また、特開平５−２８９１０７と違い、ＣＭＯＳトランスミッションゲートＴＧのＰＭＯＳとＮＭＯＳのゲート端子に入力する走査線信号のパルスのタイミングを非常に良好に一致させる工夫をしているので、ＣＭＯＳトランスミッションゲートＴＧの利点を十分生かしている。ＣＭＯＳ回路を構成できる薄膜トランジスタの移動度は、１０〜２００ｃｍ２Ｖ−１ｓｅｃ−１であるが、典型的な値は約１００ｃｍ２Ｖ−１ｓｅｃ−１である。チャンネル長４μｍ、チャンネル幅４μｍ、比誘電率４．２の酸化珪素膜でできたゲート絶縁膜６０ｎｍの薄膜トランジスタは、ゲート電圧ＶＧ＝ドレイン電圧ＶＤ＝１２Ｖに於いて２５０μＡの電流が流れる。走査線数１１２５本、信号線数１２９４本のアクティブマトリクス基板に於ける動作でＣＭＯＳトランスミッションゲートのオン状態の時間約１５μｓに比較して、このＣＭＯＳインバータの遅延時間は約５ｎｓであり、わずか０．０３％の時間であるのでアクティブマトリクス基板の動作には全く問題ない。ＣＭＯＳトランスミッションゲートを使った従来の方法では、ＰＭＯＳとＮＭＯＳのゲート端子に入力するパルスの誤差が、０．１〜１％もあったため、必要のない信号線の情報を液晶容量ＣＬＣと保持容量に書き込む欠点があったが、本発明の方法により著しくこの問題点を改善することができた。
【００２９】
まず、第１の問題点の第２の解決手段を図面を参照しながら次に述べる。
【００３０】
信号線列Ｘｍと、走査線行Ｙｎがマトリクス状に交差して、図３に示すように信号線Ｘｍと走査線Ｙｎのそれぞれの交点にＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳトランスミッションゲートＴＧが一つ配置され、このＣＭＯＳトランスミッションゲートＴＧのＰＭＯＳのゲート端子はＹｎ行の走査線Ｙｎに接続している。一方ＣＭＯＳトランスミッションゲートＴＧのＮＭＯＳのゲート端子は、図３に示したようにＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳインバータの出力端子に接続している。さらに、このＣＭＯＳインバータのゲート入力端子はＹｎ行の走査線Ｙｎに接続している。
【００３１】
さらに、ＣＭＯＳトランスミッションゲートＴＧのソースあるいはドレイン端子の一方は信号線Ｘｍに接続し、残る他方のドレインあるいはソース端子は液晶容量ＣＬＣの端子に接続している。また、液晶容量ＣＬＣに並列して保持容量ＣＳが接続しており、この保持容量ＣＳの一方の端子はＣＭＯＳトランスミッションゲートと液晶容量ＣＬＣの共通の端子に接続し、また保持容量ＣＳの他方の端子は、説明の対称としている画素と列方向に於いて前段のゲート端子に接続している。
【００３２】
さらに、基準電位線ＶＳＳと基準電位より高電位の電源線ＶＤＤが走査線Ｙｎに平行に配線されている。このＶＳＳはＣＭＯＳインバータのＮＭＯＳのドレイン電極端子に接続され、通常ＶＳＳの電位は接地電位（０Ｖ）である。一方ＶＤＤはＣＭＯＳインバータのＰＭＯＳのソース電極端子に接続され、走査線Ｙｎに供給される電位ＶＧと同じ電位をとる。
【００３３】
また走査線Ｙｎはアクティブマトリクス表示領域周辺に構成されている走査側駆動回路に接続され、信号線Ｘｍは信号側駆動回路に接続されている。
【００３４】
そこで、図４ａに示すように走査線Ｙｎ−１、Ｙｎ．．．にローレベルの走査信号０Ｖを供給すると、図４ｃに示すようにＣＭＯＳトランスミッションゲートＴＧのＰＭＯＳのゲート端子にはＶＧの信号が入力し、一方、図４ｂに示すように各画素毎に接続されたＣＭＯＳインバータによって走査線信号の反転信号がＣＭＯＳトランスミッションゲートＴＧのＮＭＯＳに供給される。この結果、ＣＭＯＳトランスミッションゲートＴＧがオン状態となり、信号線Ｘｍに供給されている信号電圧ＶＤを液晶容量ＣＬＣとＣＳに蓄積されることになる。この場合、ＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳトランスミッションゲートＴＧは、ＰＭＯＳおよびＮＭＯＳの両方がオン状態になるので、画素のスイッチがＰＭＯＳだけ、あるいはＮＭＯＳだけで構成されているものよりも、低いゲート電圧でも液晶容量ＣＬＣと保持容量ＣＳに十分の電荷を蓄積可能なので、ＶＧとＶＤの電位を低くすることができるので、消費電力を低く抑えることができる。
【００３５】
また、特開平５−２８９１０７と違い、ＣＭＯＳトランスミッションゲートＴＧのＰＭＯＳとＮＭＯＳのゲート端子に入力する走査線信号のパルスのタイミングを非常に良好に一致させる工夫をしているので、ＣＭＯＳトランスミッションゲートの利点を十分生かしている。ＣＭＯＳ回路を構成できる薄膜トランジスタの移動度は、１０〜２００ｃｍ２Ｖ−１ｓｅｃ−１であるが、典型的な値は約１００ｃｍ２Ｖ−１ｓｅｃ−１である。チャンネル長４μｍ、チャンネル幅４μｍ、比誘電率４．２の酸化珪素膜でできたゲート絶縁膜６０ｎｍの薄膜トランジスタは、ゲート電圧ＶＧ＝ドレイン電圧ＶＤ＝１２Ｖに於いて２５０μＡの電流が流れる。走査線数１１２５本、信号線数１２９４本のアクティブマトリクス基板に於ける動作でＣＭＯＳトランスミッションゲートのオン状態の時間約１５μｓに比較して、このＣＭＯＳインバータの遅延時間は約５ｎｓであり、わずか０．０３％の時間であるのでアクティブマトリクス基板の動作には全く問題ない。ＣＭＯＳトランスミッションゲートを使った従来の方法では、ＰＭＯＳとＮＭＯＳのゲート端子に入力するパルスの誤差が、０．１〜１％もあったため、必要のない信号線の情報を液晶容量ＣＬＣと保持容量に書き込む欠点があったが、本発明の方法により著しくこの問題点を改善することができた。
【００３６】
まず、第１の問題点の第３の解決手段を図面を参照しながら次に述べる。
【００３７】
信号線Ｘｍと、走査線Ｙｎがマトリクス状に交差して、図５に示すように信号線Ｘｍと走査線Ｙｎのそれぞれの交点にＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳトランスミッションゲートＴＧが一つ配置され、このＣＭＯＳトランスミッションゲートＴＧのＮＭＯＳのゲート端子はＹｎ行の走査線Ｙｎに接続している。一方ＣＭＯＳトランスミッションゲートＴＧのＰＭＯＳのゲート端子は、図５に示したようにＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳインバータの出力端子に接続している。さらに、このＣＭＯＳインバータのゲート入力端子はＹｎ行の走査線Ｙｎに接続している。
【００３８】
さらに、ＣＭＯＳトランスミッションゲートＴＧのソースあるいはドレイン端子の一方は信号線Ｘｍに接続し、残る他方のドレインあるいはソース端子は液晶容量ＣＬＣの端子に接続している。また、液晶容量ＣＬＣに並列して保持容量ＣＳが接続しており、この保持容量ＣＳの一方の端子はＣＭＯＳトランスミッションゲートＴＧと液晶容量ＣＬＣの共通の端子に接続し、また保持容量ＣＳの他方の端子は保持容量線Ｓｎに接続している。
【００３９】
さらに、保持容量線Ｓｎは走査線Ｙｎに平行に配線されている。この保持容量線ＳｎはＣＭＯＳインバータのＮＭＯＳのドレイン電極端子に接続されている。保持容量線Ｓｎの電位は接地電位０Ｖに設定する。また、液晶容量ＣＬＣのＣＭＯＳトランスミッションゲートＴＧに接続されていない側の端子であるアクティブマトリクス液晶表示体の対向基板の電極の電位ＶＣＯＭは、図２４に示す信号線Ｘｍのビデオ信号の最大振幅の中心から、式（１）の△Ｖの電圧分低い電位に設定している。例えば、ビデオ信号の最大電位が１１Ｖで最小電位が１Ｖであるとビデオ信号の中心電位は６Ｖになり、式（１）で表される△Ｖが１Ｖであれば、対向基板の電極電位ＶＣＯＭは５Ｖに設定される。
【００４０】
一方ＶＤＤはＣＭＯＳインバータのＰＭＯＳのソース電極端子に接続され、走査線Ｙｎに供給される電位ＶＧと同じ電位をとる。
【００４１】
また走査線Ｙｎはアクティブマトリクス表示領域周辺に構成されている走査側駆動回路に接続され、信号線Ｘｍは信号側駆動回路に接続されている。
【００４２】
そこで、図２ａに示すように走査線Ｙｎ−１、Ｙｎ．．．にハイレベルの走査電圧ＶＧを供給すると、図２ｂに示すようにＣＭＯＳトランスミッションゲートＴＧのＮＭＯＳのゲート端子にはＶＧの信号が入力し、一方、図２ｃに示すように各画素毎に接続されたＣＭＯＳインバータによって走査線信号の反転信号がＣＭＯＳトランスミッションゲートＴＧのＰＭＯＳに供給される。この結果、ＣＭＯＳトランスミッションゲートＴＧがオン状態となり、信号線Ｘｍに供給されている信号電圧ＶＤを液晶容量ＣＬＣとＣＳに蓄積されることになる。この場合、ＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳトランスミッションゲートＴＧは、ＰＭＯＳおよびＮＭＯＳの両方がオン状態になるので、画素のスイッチがＰＭＯＳだけ、あるいはＮＭＯＳだけで構成されているものよりも、低いゲート電圧でも液晶容量ＣＬＣと保持容量ＣＳに十分の電荷を蓄積可能なので、ＶＧとＶＤの電位を低くすることができるので、消費電力を低く抑えることができる。
【００４３】
また、特開平５−２８９１０７と違い、ＣＭＯＳトランスミッションゲートＴＧのＰＭＯＳとＮＭＯＳのゲート端子に入力する走査線信号のパルスのタイミングを非常に良好に一致させる工夫をしているので、ＣＭＯＳトランスミッションゲートの利点を十分生かしている。ＣＭＯＳ回路を構成できる薄膜トランジスタの移動度は、１０〜２００ｃｍ２Ｖ−１ｓｅｃ−１であるが、典型的な値は約１００ｃｍ２Ｖ−１ｓｅｃ−１である。チャンネル長４μｍ、チャンネル幅４μｍ、比誘電率４．２の酸化珪素膜でできたゲート絶縁膜６０ｎｍの薄膜トランジスタは、ゲート電圧ＶＧ＝ドレイン電圧ＶＤ＝１２Ｖに於いて２５０μＡの電流が流れる。走査線数１１２５本、信号線数１２９４本のアクティブマトリクス基板に於ける動作でＣＭＯＳトランスミッションゲートのオン状態の時間約１５μｓに比較して、このＣＭＯＳインバータの遅延時間は約５ｎｓであり、わずか０．０３％の時間であるのでアクティブマトリクス基板の動作には全く問題ない。ＣＭＯＳトランスミッションゲートを使った従来の方法では、ＰＭＯＳとＮＭＯＳのゲート端子に入力するパルスの誤差が、０．１〜１％もあったため、必要のない信号線の情報を液晶容量ＣＬＣと保持容量ＣＳに書き込む欠点があったが、本発明の方法により著しくこの問題点を改善することができた。
【００４４】
まず、第１の問題点の第４の解決手段を図面を参照しながら次に述べる。
【００４５】
信号線Ｘｍと、走査線Ｙｎがマトリクス状に交差して、図６に示すように信号線Ｘｍと走査線Ｙｎのそれぞれの交点にＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳトランスミッションゲートＴＧが一つ配置され、このＣＭＯＳトランスミッションゲートＴＧのＰＭＯＳのゲート端子はＹｎ行の走査線Ｙｎに接続している。一方ＣＭＯＳトランスミッションゲートＴＧのＮＭＯＳのゲート端子は、図６に示したようにＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳインバータの出力端子に接続している。さらに、このＣＭＯＳインバータのゲート入力端子はＹｎ行の走査線Ｙｎに接続している。
【００４６】
さらに、ＣＭＯＳトランスミッションゲートＴＧのソースあるいはドレイン端子の一方は信号線Ｘｍに接続し、残る他方のドレインあるいはソース端子は液晶容量ＣＬＣの端子に接続している。また、液晶容量ＣＬＣに並列して保持容量ＣＳが接続しており、この保持容量ＣＳの一方の端子はＣＭＯＳトランスミッションゲートＴＧと液晶容量ＣＬＣの共通の端子に接続し、また保持容量ＣＳの他方の端子は保持容量線Ｓｎに接続している。
【００４７】
さらに、保持容量線Ｓｎは走査線Ｙｎに平行に配線されている。この保持容量線ＳｎはＣＭＯＳインバータのＮＭＯＳのドレイン電極端子に接続されている。保持容量線Ｓｎの電位は接地電位０Ｖに設定する。また、液晶容量ＣＬＣのトランスミッションゲートＴＧに接続されていない側の端子であるアクティブマトリクス液晶表示体の対向基板の電極の電位ＶＣＯＭは、図２４に示す信号線Ｘｍのビデオ信号の最大振幅の中心から、式（１）の△Ｖの電圧分低い電位に設定している。例えば、ビデオ信号の最大電位が１１Ｖで最小電位が１Ｖであるとビデオ信号の中心電位は６Ｖになり、式（１）で表される△Ｖが１Ｖであれば、対向基板の電極電位ＶＣＯＭは５Ｖに設定される。
【００４８】
一方ＶＤＤはＣＭＯＳインバータのＰＭＯＳのソース電極端子に接続され、走査線Ｙｎに供給されるハイレベル電位ＶＧと同じ電位をとる。
【００４９】
また走査線Ｙｎはアクティブマトリクス表示領域周辺に構成されている走査側駆動回路に接続され、信号線Ｘｍは信号側駆動回路に接続されている。
【００５０】
そこで、図４ａに示すように走査線Ｙｎ−１、Ｙｎ．．．にローレベルのパルス０Ｖを供給すると、図４ｃに示すようにＣＭＯＳトランスミッションゲートＴＧのＮＭＯＳのゲート端子にはＶＧの信号が入力し、一方、図４ｂに示すように各画素毎に接続されたＣＭＯＳインバータによって走査線信号の反転信号がＣＭＯＳトランスミッションゲートＴＧのＮＭＯＳに供給される。この結果、ＣＭＯＳトランスミッションゲートＴＧがオン状態となり、信号線Ｘｍに供給されている信号電圧ＶＤを液晶容量ＣＬＣとＣＳに蓄積されることになる。この場合、ＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳトランスミッションゲートＴＧは、ＰＭＯＳおよびＮＭＯＳの両方がオン状態になるので、画素のスイッチがＰＭＯＳだけ、あるいはＮＭＯＳだけで構成より低いゲート電圧とビデオ信号で液晶容量ＣＬＣと保持容量ＣＳに十分の電荷を蓄積可能なので、従来に比べて格段に消費電力を低く抑えることができる。
【００５１】
また、特開平５−２８９１０７と違い、ＣＭＯＳトランスミッションゲートＴＧのＰＭＯＳとＮＭＯＳのゲート端子に入力する走査線信号のパルスのタイミングを非常に良好に一致させる工夫をしているので、ＣＭＯＳトランスミッションゲートＴＧの利点を十分生かしている。ＣＭＯＳ回路を構成できる薄膜トランジスタの移動度は、１０〜２００ｃｍ２Ｖ−１ｓｅｃ−１であるが、典型的な値は約１００ｃｍ２Ｖ−１ｓｅｃ−１である。チャンネル長４μｍ、チャンネル幅４μｍ、比誘電率４．２の酸化珪素膜でできたゲート絶縁膜６０ｎｍの薄膜トランジスタは、ゲート電圧ＶＧ＝ドレイン電圧ＶＤ＝１２Ｖに於いて２５０μＡの電流が流れる。走査線数１１２５本、信号線数１２９４本のアクティブマトリクス基板に於ける動作でＣＭＯＳトランスミッションゲートのオン状態の時間約１５μｓに比較して、このＣＭＯＳインバータの遅延時間は約５ｎｓであり、わずか０．０３％の時間であるのでアクティブマトリクス基板の動作には全く問題ない。ＣＭＯＳトランスミッションゲートを使った従来の方法では、ＰＭＯＳとＮＭＯＳのゲート端子に入力するパルスの誤差が、０．１〜１％もあったため、必要のない信号線の情報を液晶容量ＣＬＣと保持容量に書き込む欠点があったが、本発明の方法により著しくこの問題点を改善することができた。
【００５２】
まず、第１の問題点の第５の解決手段を図面を参照しながら次に述べる。
【００５３】
信号線［Ｘｍ］列と、走査線Ｙｎがマトリクス状に交差して、図７に示すように信号線Ｘｍと走査線Ｙｎのそれぞれの交点にＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳトランスミッションゲートＴＧが一つ配置され、このＣＭＯＳトランスミッションゲートＴＧのＮＭＯＳのゲート端子はＹｎ行の走査線Ｙｎに接続している。一方ＣＭＯＳトランスミッションゲートＴＧのＰＭＯＳのゲート端子は、図７に示したようにＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳインバータの出力端子に接続している。さらに、このＣＭＯＳインバータのゲート入力端子はＹｎ行の走査線Ｙｎに接続している。
【００５４】
さらに、ＣＭＯＳトランスミッションゲートＴＧのソースあるいはドレイン端子の一方は信号線Ｘｍに接続し、残る他方のドレインあるいはソース端子は液晶容量ＣＬＣの端子に接続している。また、液晶容量ＣＬＣに並列して保持容量ＣＳが接続しており、この保持容量ＣＳの一方の端子はＣＭＯＳトランスミッションゲートＴＧと液晶容量ＣＬＣの共通の端子に接続し、また保持容量ＣＳの他方の端子は走査線Ｙｎの隣の走査線Ｙｎ−１に接続している。
【００５５】
また、液晶容量ＣＬＣのＣＭＯＳトランスミッションゲートＴＧに接続されていない側の端子であるアクティブマトリクス液晶表示体の対向基板の電極の電位ＶＣＯＭは、図２４に示す信号線Ｘｍのビデオ信号の最大振幅の中心の電位ＶＣから、式（１）の△Ｖの電圧分低い電位に設定している。例えば、ビデオ信号の最大電位が１１Ｖで最小電位が１Ｖであるとビデオ信号の中心電位ＶＣは６Ｖになり、式（１）で表される△Ｖが１Ｖであれば、対向基板の電極電位ＶＣＯＭは５Ｖに設定される。
【００５６】
一方ＶＤＤはＣＭＯＳインバータのＰＭＯＳのソース電極端子に接続され、走査線Ｙｎに供給される電位ＶＧと同じ電位をとる。
【００５７】
また走査線Ｙｎはアクティブマトリクス表示領域周辺に構成されている走査側駆動回路に接続され、信号線Ｘｍは信号側駆動回路に接続されている。
【００５８】
そこで、図２ａに示すように走査線Ｙｎ−１、Ｙｎ．．．にハイレベルの走査電圧ＶＧを供給すると、図２ｂに示すようにＣＭＯＳトランスミッションゲートＴＧのＮＭＯＳのゲート端子にはＶＧの信号が入力し、一方、図２ｃに示すように各画素毎に接続されたＣＭＯＳインバータによって走査線信号の反転信号がＣＭＯＳトランスミッションゲートＴＧのＰＭＯＳに供給される。図８に示すようにＹｎ−１の走査線ＹｎにパルスＶＧが印加されたとき、図７に示すＹｎ行のＣＭＯＳインバータのＮＭＯＳのドレイン電位はＶＧになるが、ＮＭＯＳのゲート端子の電位もＶＧであるので、Ｙｎ行のＣＭＯＳインバータの動作は走査線Ｙｎ−１の電位に影響されない。次に走査線ＹｎにパルスＶＧを印加すると、ＣＭＯＳトランスミッションゲートＴＧがオン状態となり、信号線Ｘｍに供給されている信号電圧ＶＤを液晶容量ＣＬＣとＣＳに蓄積されることになる。この場合、ＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳトランスミッションゲートＴＧは、ＰＭＯＳおよびＮＭＯＳの両方がオン状態になるので、画素のスイッチがＰＭＯＳだけ、あるいはＮＭＯＳだけで構成より低いゲート電圧とビデオ信号で液晶容量ＣＬＣと保持容量ＣＳに十分の電荷を蓄積可能なので、従来に比べて格段に消費電力を低く抑えることができる。
【００５９】
また、特開平５−２８９１０７と違い、ＣＭＯＳトランスミッションゲートのＰＭＯＳとＮＭＯＳのゲート端子に入力する走査線信号のパルスのタイミングを非常に良好に一致させる工夫をしているので、ＣＭＯＳトランスミッションゲートの利点を十分生かしている。ＣＭＯＳ回路を構成できる薄膜トランジスタの移動度は、１０〜２００ｃｍ２Ｖ−１ｓｅｃ−１であるが、典型的な値は約１００ｃｍ２Ｖ−１ｓｅｃ−１である。チャンネル長４μｍ、チャンネル幅４μｍ、比誘電率４．２の酸化珪素膜でできたゲート絶縁膜６０ｎｍの薄膜トランジスタは、ゲート電圧ＶＧ＝ドレイン電圧ＶＤ＝１２Ｖに於いて２５０μＡの電流が流れる。走査線数１１２５本、信号線数１２９４本のアクティブマトリクス基板に於ける動作でＣＭＯＳトランスミッションゲートのオン状態の時間約１５μｓに比較して、このＣＭＯＳインバータの遅延時間は約５ｎｓであり、わずか０．０３％の時間であるのでアクティブマトリクス基板の動作には全く問題ない。ＣＭＯＳトランスミッションゲートを使った従来の方法では、ＰＭＯＳとＮＭＯＳのゲート端子に入力するパルスの誤差が、０．１〜１％もあったため、必要のない信号線の情報を液晶容量ＣＬＣと保持容量ＣＳに書き込む欠点があったが、本発明の方法により著しくこの問題点を改善することができた。
【００６０】
まず、第１の問題点の第６の解決手段を図面を参照しながら次に述べる。
【００６１】
信号線Ｘｍと、走査線Ｙｎがマトリクス状に交差して、図９に示すように信号線Ｘｍと走査線Ｙｎのそれぞれの交点にＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳトランスミッションゲートＴＧが一つ配置され、このＣＭＯＳトランスミッションゲートＴＧのＰＭＯＳのゲート端子はＹｎ行の走査線Ｙｎに接続している。一方ＣＭＯＳトランスミッションゲートＴＧのＮＭＯＳのゲート端子は、図９に示したようにＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳインバータの出力端子に接続している。さらに、このＣＭＯＳインバータのゲート入力端子はＹｎ行の走査線Ｙｎに接続している。また、このＣＭＯＳインバータのＮＭＯＳのソース電極端子は基準電位線ＶＳＳに接続され、ＰＭＯＳのドレイン電極端子は走査線Ｙｎ−１に接続されている。
【００６２】
さらに、ＣＭＯＳトランスミッションゲートＴＧのソースあるいはドレイン端子の一方は信号線Ｘｍに接続し、残る他方のドレインあるいはソース端子は液晶容量ＣＬＣの端子に接続している。また、液晶容量ＣＬＣに並列して保持容量ＣＳが接続しており、この保持容量ＣＳの一方の端子はＣＭＯＳトランスミッションゲートＴＧと液晶容量ＣＬＣの共通の端子に接続し、また保持容量ＣＳの他方の端子は走査線Ｙｎの隣の走査線Ｙｎ−１に接続している。
【００６３】
また、液晶容量ＣＬＣのＣＭＯＳトランスミッションゲートＴＧに接続されていない側の端子であるアクティブマトリクス液晶表示体の対向基板の電極の電位ＶＣＯＭは、図２４に示す信号線Ｘｍのビデオ信号の最大振幅の中心の電位ＶＣから、式（１）の△Ｖの電圧分低い電位に設定している。例えば、ビデオ信号の最大電位が１１Ｖで最小電位が１Ｖであるとビデオ信号の中心電位ＶＣは６Ｖになり、式（１）で表される△Ｖが１Ｖであれば、対向基板の電極電位ＶＣＯＭは５Ｖに設定される。
【００６４】
また走査線Ｙｎはアクティブマトリクス表示領域周辺に構成されている走査側駆動回路に接続され、信号線Ｘｍは信号側駆動回路に接続されている。
【００６５】
そこで、図４ａに示すように走査線Ｙｎ−１、Ｙｎ…にローレベルの走査電圧０Ｖを供給すると、図４ｃに示すようにＣＭＯＳトランスミッションゲートＴＧのＰＭＯＳのゲート端子には基準電位（通常０Ｖ）のパルス信号が入力し、一方、図４ｂに示すように各画素毎に接続されたＣＭＯＳインバータによって走査線信号の反転信号がＣＭＯＳトランスミッションゲートのＮＭＯＳに供給される。
図１０に示すようにＹｎ−１の走査線にパルス０Ｖが印加されたとき、図１０に示すＹｎ行に接続したＣＭＯＳインバータのＰＭＯＳのドレイン電位は０Ｖになるが、ＰＭＯＳのゲート端子の電位もＶGであるので、Ｙｎ行のＣＭＯＳインバータの動作は走査線Ｙｎ−１の電位に影響されない。次に、走査線Ｙｎにローレベルのパルス０Ｖが印加され、ＣＭＯＳトランスミッションゲートＴＧがオン状態となり、信号線Ｘｍに供給されている信号電圧ＶDを液晶容量ＣLCとＣSに蓄積されることになる。この場合、ＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳトランスミッションゲートＴＧは、ＰＭＯＳおよびＮＭＯＳの両方がオン状態になるので、画素のスイッチがＰＭＯＳだけ、あるいはＮＭＯＳだけで構成より低いゲート電圧とビデオ信号で液晶容量ＣLCと保持容量ＣSに十分の電荷を蓄積可能なので、従来に比べて格段に消費電力を低く抑えることができる。
【００６６】
また、特開平５−２８９１０７と違い、ＣＭＯＳトランスミッションゲートのＰＭＯＳとＮＭＯＳのゲート端子に入力する走査線信号のパルスのタイミングを非常に良好に一致させる工夫をしているので、ＣＭＯＳトランスミッションゲートの利点を十分生かしている。ＣＭＯＳ回路を構成できる薄膜トランジスタの移動度は、１０〜２００ｃｍ２Ｖ−１ｓｅｃ−１であるが、典型的な値は約１００ｃｍ２Ｖ−１ｓｅｃ−１である。チャンネル長４μｍ、チャンネル幅４μｍ、比誘電率４．２の酸化珪素膜でできたゲート絶縁膜６０ｎｍの薄膜トランジスタは、ゲート電圧ＶＧ＝ドレイン電圧ＶＤ＝１２Ｖに於いて２５０μＡの電流が流れる。走査線数１１２５本、信号線数１２９４本のアクティブマトリクス基板に於ける動作でＣＭＯＳトランスミッションゲートのオン状態の時間約１５μｓに比較して、このＣＭＯＳインバータの遅延時間は約５ｎｓであり、わずか０．０３％の時間であるのでアクティブマトリクス基板の動作には全く問題ない。ＣＭＯＳトランスミッションゲートを使った従来の方法では、ＰＭＯＳとＮＭＯＳのゲート端子に入力するパルスの誤差が、０．１〜１％もあったため、必要のない信号線の情報を液晶容量ＣＬＣと保持容量ＣＳに書き込む欠点があったが、本発明の方法により著しくこの問題点を改善することができた。
【００６７】
まず、第２の問題点の第１の解決手段を図面を参照しながら次に述べる。
【００６８】
信号線Ｘｍと、走査線Ｙｎがマトリクス状に交差して、図１１に示すように信号線Ｘｍと走査線Ｙｎのそれぞれの交点にＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳトランスミッションゲートＴＧが一つ配置され、このＣＭＯＳトランスミッションゲートＴＧのＮＭＯＳのゲート端子はＹｎ行の走査線Ｙｎに接続している。一方ＣＭＯＳトランスミッションゲートＴＧのＰＭＯＳのゲート端子は、図１１に示したように走査線￣Ｙｎに接続されている。
【００６９】
さらに、ＣＭＯＳトランスミッションゲートＴＧのソースあるいはドレイン端子の一方は信号線Ｘｍに接続し、残る他方のドレインあるいはソース端子は液晶容量ＣＬＣの端子に接続している。また、液晶容量ＣＬＣに並列して保持容量ＣＳが接続しており、この保持容量ＣＳの一方の端子はＣＭＯＳトランスミッションゲートＴＧと液晶容量ＣＬＣの共通の端子に接続し、また保持容量ＣＳの他方の端子は隣の画素の走査線Ｙｎ−１に接続している。
【００７０】
また、液晶容量ＣＬＣのＣＭＯＳトランスミッションゲートＴＧに接続されていない側の端子であるアクティブマトリクス液晶表示体の対向基板の電極の電位ＶＣＯＭは、図２４に示す信号線Ｘｍのビデオ信号の最大振幅の中心から、式（１）の△Ｖの電圧分低い電位に設定している。例えば、ビデオ信号の最大電位が１１Ｖで最小電位が１Ｖであるとビデオ信号の中心電位は６Ｖになり、式（１）で表される△Ｖが１Ｖであれば、対向基板の電極電位ＶＣＯＭは５Ｖに設定される。
【００７１】
また走査線Ｙｎはアクティブマトリクス表示領域周辺に構成されている走査側駆動回路に接続され、信号線Ｘｍは信号側駆動回路に接続されている。
【００７２】
そこで、図１２ａに示すように走査線Ｙｎ−１、Ｙｎ．．．にハイレベルのパルス電圧ＶＧを供給するとＣＭＯＳトランスミッションゲートＴＧのＮＭＯＳのゲート端子にはＶＧの信号が入力する。一方、図１２ｂに示すように走査線￣Ｙｎ−１、￣Ｙｎ．．．にローレベルのパルス電圧０Ｖを供給するとＣＭＯＳトランスミッションゲートＴＧのＰＭＯＳのゲート端子には０Ｖの信号が入力する。この結果、ＣＭＯＳトランスミッションゲートＴＧがオン状態となり、信号線Ｘｍに供給されている信号電圧ＶＤを液晶容量ＣＬＣとＣＳに蓄積されることになる。この場合、ＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳトランスミッションゲートＴＧは、ＰＭＯＳおよびＮＭＯＳの両方がオン状態になるので、画素のスイッチがＰＭＯＳだけ、あるいはＮＭＯＳだけで構成されているものよりも、低いゲート電圧でも液晶容量ＣＬＣと保持容量ＣＳに十分の電荷を蓄積可能なので、ＶＧとＶＤの電位を低くすることができるので、消費電力を低く抑えることができる。
【００７３】
また、従来の特開平５−２８９１０７の走査線方向の配線数が一画素あたり３本である一方、本発明は２本と少ないので、有効な画素領域が格段に大きくなった。
【００７４】
次に、第２の問題点の第２の解決手段を図面を参照しながら次に述べる。
【００７５】
信号線Ｘｍ列と、走査線Ｙｎがマトリクス状に交差して、図１３に示すように信号線Ｘｍと走査線Ｙｎのそれぞれの交点にＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳトランスミッションゲートＴＧが一つ配置され、このＣＭＯＳトランスミッションゲートＴＧのＮＭＯＳのゲート端子はＹｎ行の走査線Ｙｎに接続している。一方ＣＭＯＳトランスミッションゲートＴＧのＰＭＯＳのゲート端子は、図１３に示したように走査線Ｙｎと平行に配線された保持容量線Ｓｎに接続されている。
【００７６】
さらに、ＣＭＯＳトランスミッションゲートＴＧのソースあるいはドレイン端子の一方は信号線Ｘｍに接続し、残る他方のドレインあるいはソース端子は液晶容量ＣＬＣの端子に接続している。また、液晶容量ＣＬＣに並列して保持容量ＣＳが接続しており、この保持容量ＣＳの一方の端子はＣＭＯＳトランスミッションゲートとＴＧ液晶容量ＣＬＣの共通の端子に接続し、また保持容量ＣＳの他方の端子は保持容量線Ｓｎに接続している。
【００７７】
また、液晶容量ＣＬＣのＣＭＯＳトランスミッションゲートＴＧに接続されていない側の端子であるアクティブマトリクス液晶表示体の対向基板の電極の電位ＶＣＯＭは、図２４に示す信号線Ｘｍのビデオ信号の最大振幅の中心から、式（１）の△Ｖの電圧分低い電位に設定している。例えば、ビデオ信号の最大電位が１１Ｖで最小電位が１Ｖであるとビデオ信号の中心電位は６Ｖになり、式（１）で表される△Ｖが１Ｖであれば、対向基板の電極電位ＶＣＯＭは５Ｖに設定される。
【００７８】
また走査線Ｙｎはアクティブマトリクス表示領域周辺に構成されている走査側駆動回路に接続され、信号線Ｘｍは信号側駆動回路に接続されている。
【００７９】
そこで、図１４ａに示すように走査線Ｙｎ−１、Ｙｎ．．．にハイレベルのパルス電圧ＶＧを供給するとＣＭＯＳトランスミッションゲートＴＧのＮＭＯＳのゲート端子にはＶＧの信号が入力する。一方、図１４ｂに示すように保持容量線Ｓｎにローレベルのパルス電圧０Ｖを供給するとＣＭＯＳトランスミッションゲートＴＧのＰＭＯＳのゲート端子には０Ｖの信号が入力する。この結果、ＣＭＯＳトランスミッションゲートＴＧがオン状態となり、信号線Ｘｍに供給されている信号電圧ＶＤを液晶容量ＣＬＣとＣＳに蓄積されることになる。この場合、ＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳトランスミッションゲートＴＧは、ＰＭＯＳおよびＮＭＯＳの両方がオン状態になるので、画素のスイッチがＰＭＯＳだけ、あるいはＮＭＯＳだけで構成されているものよりも、低いゲート電圧でも液晶容量ＣＬＣと保持容量ＣＳに十分の電荷を蓄積可能なので、ＶＧとＶＤの電位を低くすることができるので、消費電力を低く抑えることができる。
【００８０】
また、従来の特開平５−２８９１０７の走査線方向の配線数が一画素あたり３本である一方、本発明は２本と少ないので、有効な画素領域が格段に大きくなった。
【００８１】
次に、第２の問題点の第３の解決手段を図面を参照しながら次に述べる。
【００８２】
信号線Ｘｍと、走査線Ｙｎがマトリクス状に交差して、図１５に示すように信号線Ｘｍと走査線Ｙｎのそれぞれの交点にＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳトランスミッションゲートＴＧが一つ配置され、このＣＭＯＳトランスミッションゲートＴＧのＰＭＯＳのゲート端子はＹｎ行の走査線Ｙｎに接続している。一方ＣＭＯＳトランスミッションゲートＴＧのＮＭＯＳのゲート端子は、図１５に示したように走査線Ｙｎと平行に配線された保持容量線Ｓｎに接続されている。
【００８３】
さらに、ＣＭＯＳトランスミッションゲートＴＧのソースあるいはドレイン端子の一方は信号線Ｘｍに接続し、残る他方のドレインあるいはソース端子は液晶容量ＣＬＣの端子に接続している。また、液晶容量ＣＬＣに並列して保持容量ＣＳが接続しており、この保持容量ＣＳの一方の端子はＣＭＯＳトランスミッションゲートＴＧと液晶容量ＣＬＣの共通の端子に接続し、また保持容量ＣＳの他方の端子は保持容量線Ｓｎに接続している。
【００８４】
また、液晶容量ＣＬＣのＣＭＯＳトランスミッションゲートＴＧに接続されていない側の端子であるアクティブマトリクス液晶表示体の対向基板の電極の電位ＶＣＯＭは、図２４に示す信号線Ｘｍのビデオ信号の最大振幅の中心から、式（１）の△Ｖの電圧分低い電位に設定している。例えば、ビデオ信号の最大電位が１１Ｖで最小電位が１Ｖであるとビデオ信号の中心電位は６Ｖになり、式（１）で表される△Ｖが１Ｖであれば、対向基板の電極電位ＶＣＯＭは５Ｖに設定される。
【００８５】
また走査線Ｙｎはアクティブマトリクス表示領域周辺に構成されている走査側駆動回路に接続され、信号線Ｘｍは信号側駆動回路に接続されている。
【００８６】
そこで、図１６ａに示すように走査線Ｙｎ−１、Ｙｎ．．．にローレベルのパルス電圧０Ｖを供給するとＣＭＯＳトランスミッションゲートＴＧのＰＭＯＳのゲート端子には０Ｖの信号が入力する。一方、図１６ｂに示すように保持容量線Ｓｎにハイレベルのパルス電圧ＶＧを供給するとＣＭＯＳトランスミッションゲートＴＧのＮＭＯＳのゲート端子にはＶＧの信号が入力する。この結果、ＣＭＯＳトランスミッションゲートＴＧがオン状態となり、信号線Ｘｍに供給されている信号電圧ＶＤを液晶容量ＣＬＣとＣＳに蓄積されることになる。この場合、ＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳトランスミッションゲートＴＧは、ＰＭＯＳおよびＮＭＯＳの両方がオン状態になるので、画素のスイッチがＰＭＯＳだけ、あるいはＮＭＯＳだけで構成されているものよりも、低いゲート電圧でも液晶容量ＣＬＣと保持容量ＣＳに十分の電荷を蓄積可能なので、ＶＧとＶＤの電位を低くすることができるので、消費電力を低く抑えることができる。
【００８７】
また、従来の特開平５−２８９１０７の走査線方向の配線数が一画素あたり３本である一方、本発明は２本と少ないので、有効な画素領域が格段に大きくなった。
【００８８】
次に、第３の課題の解決策を次に述べる
従来の特開平５−２８９１０７では、画素電極のスイッチングにＣＭＯＳトランスミッションゲートを利用し、消費電力の減少などの利点を記述しているものの、ＣＭＯＳトランスミッションゲートのゲート端子への走査線Ｙｎからの信号の具体的な供給方法についての説明がほとんどなかった。
【００８９】
図１７の図面を参照しながら本発明の画素のスイッチングにＣＭＯＳトランスミッションゲートを利用した場合の、走査線信号のパルスの供給の仕方と、走査線側駆動回路の構成を説明する。
【００９０】
信号線Ｘｍと、走査線Ｙｎがマトリクス状に交差して、図１７に示すように信号線Ｘｍと走査線Ｙｎのそれぞれの交点にＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳトランスミッションゲートＴＧが一つ配置され、このＣＭＯＳトランスミッションゲートＴＧのＮＭＯＳのゲート端子はＹｎ行の走査線Ｙｎに接続している。一方ＣＭＯＳトランスミッションゲートＴＧのＰＭＯＳのゲート端子は、走査線￣Ｙｎに接続されている。
【００９１】
さらに、ＣＭＯＳトランスミッションゲートＴＧのソースあるいはドレイン端子の一方は信号線Ｘｍに接続し、残る他方のドレインあるいはソース端子は液晶容量ＣＬＣの端子に接続している。また、液晶容量ＣＬＣに並列して保持容量ＣＳが接続しており、この保持容量ＣＳの一方の端子はＣＭＯＳトランスミッションゲートＴＧと液晶容量ＣＬＣの共通の端子に接続し、また保持容量ＣＳの他方の端子は、保持容量線Ｓｎに接続されている。
【００９２】
また、液晶容量ＣＬＣのＣＭＯＳトランスミッションゲートＴＧに接続されていない側の端子であるアクティブマトリクス液晶表示体の対向基板の電極の電位ＶＣＯＭは、図２４に示す信号線Ｘｍのビデオ信号の最大振幅の中心から、式（１）の△Ｖの電圧分低い電位に設定している。例えば、ビデオ信号の最大電位が１１Ｖで最小電位が１Ｖであるとビデオ信号の中心電位は６Ｖになり、式（１）で表される△Ｖが１Ｖであれば、対向基板の電極電位ＶＣＯＭは５Ｖに設定される。
【００９３】
保持容量線の電位ＶＣと対向基板の電極電位ＶＣＯＭが同じならば、回路図では図１７の様に、液晶容量ＣＬＣと保持容量の端子は共通になる。
【００９４】
また走査線Ｙｎはアクティブマトリクス表示領域周辺に構成されている走査側駆動回路に接続され、信号線Ｘｍは信号側駆動回路に接続されている。
【００９５】
走査線側駆動回路は、走査線Ｙｎ専用の駆動回路ＮＹＤＲと、走査線￣Ｙｎ専用の駆動回路ＰＹＤＲに分かれている。図１８に示すように駆動回路ＰＹＤＲから出力する走査線Ｙｎのパルスの大きさ｜ＶＧ１｜は、駆動回路ＮＹＤＲから出力するパルスの大きさ｜ＶＧ２｜より大きくするところに、この発明の主旨がある。理由は次の通りである。
【００９６】
画素の有効エリアを確保するために、ＣＭＯＳトランスミッションゲートの占有面積を小さくする必要がある。ＰＭＯＳとＮＭＯＳのチャンネル長とチャンネル幅を同じにすると、無駄なレイアウトがなくなる。薄膜トランジスタの活性層がシリコン膜である場合、ＮＭＯＳのキャリヤである電子の方がＰＭＯＳのキャリアの正孔より移動度が大きいため、通常作成される薄膜トランジスタは幾科学的なサイズと、印加するゲート電圧の絶対値とドレイン電圧が同じならばＮＭＯＳの方がＰＭＯＳより大きな電流が得られる。同じ幾科学的形状で、同じドレイン電流を得るためには、ＮＭＯＳよりＰＭＯＳのゲート端子に印加される走査線Ｙｎのパルス信号の絶対値を大きくすればよい。
【００９７】
また、走査線Ｙｎと走査線￣Ｙｎの駆動回路を専用に設けたことにより、駆動回路の配線のレイアウトが非常に簡単になり、ＣＭＯＳトランスミッションゲートを画素のスイッチング素子に採用しながら高精細な駆動回路内蔵のアクティブマトリクス基板を容易に製造することが可能になった。
【００９８】
さらに、上記走査線Ｙｎと走査線￣Ｙｎの駆動回路を専用に設けたときの、さらなる改善例を図面を参照しながら次に述べる。
【００９９】
信号線Ｘｍと、走査線Ｙｎがマトリクス状に交差して、図１９に示すように信号線Ｘｍと走査線Ｙｎのそれぞれの交点にＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳトランスミッションゲートＴＧが一つ配置され、このＣＭＯＳトランスミッションゲートＴＧのＮＭＯＳのゲート端子は走査線Ｙｎに接続している。一方ＣＭＯＳトランスミッションゲートＴＧのＰＭＯＳのゲート端子は走査線￣Ｙｎに接続している。
【０１００】
さらに、ＣＭＯＳトランスミッションゲートＴＧのソースあるいはドレイン端子の一方は信号線Ｘｍに接続し、残る他方のドレインあるいはソース端子は液晶容量ＣＬＣの端子に接続している。また、液晶容量ＣＬＣに並列して保持容量ＣＳが接続しており、この保持容量ＣＬＣの一方の端子はＣＭＯＳトランスミッションゲートＴＧと液晶容量ＣＬＣの共通の端子に接続し、また保持容量ＣＳの他方の端子は保持容量線Ｓｎに接続している。
【０１０１】
また、液晶容量ＣＬＣのＣＭＯＳトランスミッションゲートＴＧに接続されていない側の端子であるアクティブマトリクス液晶表示体の対向基板の電極の電位ＶＣＯＭは、図２４に示す信号線Ｘｍのビデオ信号の最大振幅の中心の電位ＶＣから、式（１）の△Ｖの電圧分低い電位に設定している。例えば、ビデオ信号の最大電位が１１Ｖで最小電位が１Ｖであるとビデオ信号の中心電位ＶＣは６Ｖになり、式（１）で表される△Ｖが１Ｖであれば、対向基板の電極電位ＶＣＯＭは５Ｖに設定される。
【０１０２】
保持容量線Ｓｎの電位と対抗基板の電極電位ＶＣＯＭが同じであっても良い。
【０１０３】
また、保持容量ＣＳの端子を保持容量線の代わりに走査線Ｙｎ−１に接続しても良い。
【０１０４】
また走査線Ｙｎはアクティブマトリクス表示領域周辺に構成されている走査側駆動回路に接続され、信号線Ｘｍは信号側駆動回路に接続されている。
【０１０５】
そこで、図１２ａに示すように走査線Ｙｎ−１、Ｙｎ．．．にハイレベルのパルス電圧ＶＧを供給すると、ＣＭＯＳトランスミッションゲートのＮＭＯＳのゲート端子にはＶＧのパルス信号が入力し、一方、図１２ｂに示すようにＮＭＯＳのゲート端子に入力する信号の反転した信号がＣＭＯＳトランスミッションゲートのＰＭＯＳに供給される。
【０１０６】
走査線側駆動回路を走査線Ｙｎと走査線￣Ｙｎ用にそれぞれ専用に設置すると、駆動回路の高密度化、つまり画素の高精細化が実現できる。ところが、第１の問題を解決する第１から第６の実施例で述べたようにＣＭＯＳトランスミッションゲートに入力するＰＭＯＳとＮＭＯＳに入力するパルスのタイミングが一致する必要がある。走査線Ｙｎ用の走査線側駆動回路と走査￣Ｙｎ−１用の走査線側駆動回路から、第ｎ行の走査線Ｙｎに出力するパルスのタイミングが必ずしも一致するとは限らない。
【０１０７】
そこで、図１９に示すようにＹｎ用走査線側駆動回路ＮＹＤＲからの走査線Ｙｎと￣Ｙｎ用走査線側駆動回路ＰＹＤＲからの走査線￣Ｙｎの間に相補パルス回路ＰＣＣを設置する。例えば図２０に示すような回路構成にする。
【０１０８】
走査線Ｙｎのパルス信号が図２１ａであり走査線￣Ｙｎのパルス信号が図２１ｂであって、パルスのタイミングのずれがＴＤあっても、相補パルス回路ＰＣＣで処理する事により、図２１ｃと図２１ｄに示すように走査線Ｙｎと走査線￣Ｙｎのパルスのタイミングはきわめて良好に一致できた。この結果、画素のスイッチング素子であるＣＭＯＳトランスミッションゲートＴＧが良好に動作するので、コントラストが高い鮮明な表示のアクティブマトリクス液晶表示体を製造できた。
【０１０９】
なお、以上の実施例で透明基板上にアクティブマトリクス液晶表示体を構成するときには、薄膜トランジスタでＰＭＯＳとＮＭＯＳを構成することもできる。
【０１１０】
【発明の効果】
以上の発明の様に、ＣＭＯＳトランスミッションゲートを画素のスイッチング素子に使い、しかもＣＭＯＳトランスミッションゲートのＰＭＯＳとＮＭＯＳのゲート端子に入力するパルスのタイミングを、ＣＭＯＳインバータを利用して一致する事によって、消費電力を低減する事ができると同時に、きわめて鮮明な画像のアクティブマトリクス液晶表示体を製造する事ができた。
【０１１１】
また、ＣＭＯＳトランスミッションゲートのＰＭＯＳあるいはＮＭＯＳのゲート端子に入力する走査線を保持容量線と共有する事により、ＣＭＯＳトランスミッションゲートを採用しながらも配線数を従来より減少できた事から、消費電流を減少することが出来るとともに、画素の有効エリアを増加する事ができて、コントラストが高く鮮明で明るい表示が可能になった。
【０１１２】
また、ＣＭＯＳトランスミッションゲートのＰＭＯＳのゲート端子入力用の走査線用とＮＭＯＳのゲート端子入力用の走査線用にそれぞれ専用の走査線側駆動回路を設置する事によって、ＰＭＯＳのＮＭＯＳのゲート端子に入力するパルスの大きさを自在に変えられるので、ＰＭＯＳとＮＭＯＳの電気的特性に応じてそれぞれの駆動回路の電源電圧を変更することにより、ＣＭＯＳトランスミッションゲートのＰＭＯＳとＮＭＯＳに流れるドレイン電流をコントロールすることによって有効にＣＭＯＳトランスミッションゲートの機能を発揮することが出来る。この結果、消費電流を減少することが出来るとともに、コントラストが高く鮮明な表示が可能になった。
【０１１３】
また、ＣＭＯＳトランスミッションゲートのＰＭＯＳのゲート端子入力用の走査線用とＮＭＯＳのゲート端子入力用の走査線用にそれぞれ専用の走査線側駆動回路を設置した場合、ＰＭＯＳの走査線信号とＮＭＯＳの走査線信号をパルス補正回路でパルス信号のタイミングをきわめて良好に一致することが出来るので、消費電力を低減する事ができると同時に、きわめて鮮明な画像のアクティブマトリクス液晶表示体を製造する事ができた。
【図面の簡単な説明】
【図１】本発明のアクティブマトリクス液晶表示装置の回路図。
【図２】本発明のアクティブマトリクス液晶表示装置の信号図。
【図３】本発明のアクティブマトリクス液晶表示装置の回路図。
【図４】本発明のアクティブマトリクス液晶表示装置の信号図。
【図５】本発明のアクティブマトリクス液晶表示装置の回路図。
【図６】本発明のアクティブマトリクス液晶表示装置の回路図。
【図７】本発明のアクティブマトリクス液晶表示装置の回路図。
【図８】本発明のアクティブマトリクス液晶表示装置の信号図。
【図９】本発明のアクティブマトリクス液晶表示装置の回路図。
【図１０】本発明のアクティブマトリクス液晶表示装置の信号図。
【図１１】本発明のアクティブマトリクス液晶表示装置の回路図。
【図１２】本発明のアクティブマトリクス液晶表示装置の信号図。
【図１３】本発明のアクティブマトリクス液晶表示装置の回路図。
【図１４】本発明のアクティブマトリクス液晶表示装置の信号図。
【図１５】本発明のアクティブマトリクス液晶表示装置の回路図。
【図１６】本発明のアクティブマトリクス液晶表示装置の信号図。
【図１７】本発明のアクティブマトリクス液晶表示装置の回路図。
【図１８】本発明のアクティブマトリクス液晶表示装置の信号図。
【図１９】本発明のアクティブマトリクス液晶表示装置の回路図。
【図２０】本発明のアクティブマトリクス液晶表示装置の回路図。
【図２１】本発明のアクティブマトリクス液晶表示装置の信号図。
【図２２】従来のアクティブマトリクス液晶表示装置の回路図。
【図２３】従来のアクティブマトリクス液晶表示装置の回路図。
【図２４】従来のアクティブマトリクス液晶表示装置の信号図。
【図２５】従来のアクティブマトリクス液晶表示装置の信号図。
【符号の説明】
ＣＬＣ ．．．液晶容量
ＣＳ ．．．保持容量
ＩＮＶ ．．．ＣＭＯＳインバータ
ＮＭＯＳ ．．．ｎ型ＭＯＳトランジスタ、ｎ型薄膜トランジスタ
ＮＹＤＲ ．．．ＮＭＯＳのゲート信号に入力する信号を発生する走査線側駆動
回路ＰＣＣ ．．．相補パルス回路
ＰＭＯＳ ．．．ｐ型ＭＯＳトランジスタ、ｐ型薄膜トランジスタ
ＰＹＤＲ ．．．ＰＭＯＳのゲート信号に入力する信号を発生する走査線側駆動
回路ＶＤ ．．．信号線の電位
ＶＤＤ ．．．ハイレベルの電源電圧
△ＶＬＱＤ ．．．液晶にかかる電圧
ＶＣＯＭ ．．．対向基板電位
ＶＧ ．．．走査線のパルスのハイレベル電位
ＶＰＥＬ ．．．画素電位
ＶＳＳ ．．．基準電源
Ｓｎ ．．．保持容量線
ＴＧ ．．．ＣＭＯＳトランスミッションゲート
△ＴＯＮ ．．．走査線パルス信号の時間幅
Ｘｍ ．．．ｍ列の信号線
Ｘｍ−１ ．．．ｍ−１列の信号線
Ｙｎ ．．．ｎ行の走査線
Ｙｎ−１ ．．．ｎ−１行の走査線
￣Ｙｎ ．．．ＰＭＯＳのゲート端子に入力する信号を供給するｎ行の走査線
￣Ｙｎ−１．．．ＰＭＯＳのゲート端子に入力する信号を供給するｎ−１行の走査線
【発明の属する技術分野】
本発明は、アクティブマトリクス液晶表示装置やアクティブマトリクス液晶表示装置を登載した機器に利用でき、アクティブマトリクス基板のスイッチング素子を改良し、良好な表示特性を有する画素の構造を示すものである。
【０００２】
【従来の技術】
有力な平面ディスプレイであるアクティブマトリクス型の液晶表示体が大量生産され始めている。平面ディスプレイは、空間占有スペースが小さく、軽量であることから、携帯コンピューターの表示装置や産業用機械の表示部などに使用されている。将来は、画面の大型化や高精細化が進み、家庭用のテレビジョンの応用が期待される。
【０００３】
図２２は従来のアクティブマトリクス液晶表示装置の回路図である。つまり、信号線駆動回路部に接続された信号線Ｘｍ−１、Ｘｍ．．．と共通電位ＶＣＯＭの共通電位間にはｎ型薄膜トランジスタ（ＴＦＴ）ＮＭＯＳと液晶容量ＣＬＣが直列に接続され、この液晶容量ＣＬＣには補助容量ＣＳが並列に接続される。このＮＭＯＳのゲート端子は走査線Ｙｎ−１、Ｙｎ．．．に接続され、この走査線Ｙｎ−１、Ｙｎ．．．は走査線駆動回路部に接続される。前記ＮＭＯＳ、液晶容量ＣＬＣ及び補助容量ＣＳは信号線Ｘｍ−１、Ｘｍ．．．走査線Ｙｎ−１、Ｙｎ．．．に対してマトリクス状に配線されて表示駆動素子マトリクス回路部を構成する。走査線Ｙｎ−１、Ｙｎ．．．にパルス電圧ＶＧを供給することにより、ＮＭＯＳをオンし、信号線Ｘｍ−１、Ｘｍ．．．に供給されている信号電圧ＶＤをＮＭＯＳを介して液晶容量ＣＬＣ及び補助容量ＣＳに蓄積している。この場合、信号線Ｘｍ−１、Ｘｍ．．．に供給されている信号電圧ＶＤはＮＭＯＳのしきい電圧ＶＴＨ分だけ電圧降下した形で液晶容量ＣＬＣ及び補助容量ＣＳに蓄積されることになる。
【０００４】
この従来の方法では、ｎ型薄膜トランジスタＮＭＯＳのしきい電圧ＶＴＨが高いため、液晶容量ＣＬＣ及び補助容量ＣＳに蓄積される信号電圧ＶＤ電圧降下が大きくなる欠点があった。又、多階調駆動になった場合、信号電圧ＶＤが階調分だけ種類があり、ｎ型薄膜トランジスタＮＭＯＳのしきい電圧ＶＴＨによる電圧降下も、信号電圧ＶＤによってばらついてしまい、所望の電圧を液晶容量ＣＬＣ及び補助容量ＣＳに蓄積することが難しくなる欠点があった。更に、ｎ型薄膜トランジスタＮＭＯＳのしきい電圧ＶＴＨによる電圧降下を低く抑えるためには、ｎ型薄膜トランジスタＮＭＯＳのゲート端子に例えば約２０Ｖ程度の高い走査電圧ＶＧを印加しなければならず、消費電力が増加する欠点があった。
【０００５】
この問題を解決する手段として特開平５−２８９１０７が挙げられる。この第２の従来例では図２３に示すようにそれぞれのゲート端子が走査線に接続されたＰＭＯＳとＮＭＯＳによるＣＭＯＳトランスミッションゲートＴＧと液晶容量ＣＬＣを信号線と共通電源の間に直列に接続し、低い走査電圧で信号電圧の電圧降下を小さくできるため、消費電力を少なくでき、かつ高い駆動周波数での複数種類の信号電圧を精度良く液晶容量ＣＬＣに蓄積することを目的としていた。
【０００６】
【発明が解決しようとする課題】
しかし、この従来例では次のような問題点が発生していた。
【０００７】
まず第１に、効率よくＣＭＯＳトランスミッションゲートが動作するためには、ＮＭＯＳ用とＰＭＯＳ用の走査線の信号のタイミングが一致する必要がある。ところが、特開平５−２８９１０７の例では、アクティブマトリクス液晶表示体の画面サイズが大きくなるとＰＭＯＳとＮＭＯＳの走査線の信号のパルスのタイミングのずれは生ずるなどの問題がある。
【０００８】
アクティブマトリクス液晶表示体の従来の回路を示す図２３では、画素のスイッチングにＮＭＯＳを利用し、信号線Ｘｍと走査線Ｙｎのタイミングは図２４の様であった。このような構造のアクティブマトリクス液晶表示体では、液晶容量ＣＬＣの充電が終了して、ゲート電圧がオフ状態となったとき、液晶容量ＣＬＣはゲートとドレインの寄生容量ＣＧＤを介して、ゲート線と容量結合し、その充電電圧から△Ｖだけ電圧降下することが知られている。画素のスイッチングトランジスタがＮＭＯＳあるいはＰＭＯＳのいずれか一方だけで構成されているときには、この電圧降下△Ｖは、
△Ｖ＝ＣＧＤＶＧ／（ＣＬＣ＋ＣＧＤ） ．．．（１）で記述される。ここで、ＶＧとはゲート電圧のオン電圧からオフ電圧への変動幅である。例えば、セルフアラインを使用しないで作成したＴＦＴでは、寄生容量ＣＧＤが著しく大きいので、△Ｖも大きくなり、これを克服するために図２３に示すように画素容量ＣＬＣに並列に保持容量ＣＳを形成し、見かけ上、画素容量を大きくしていた。しかしながら、このような措置は問題を根本的に解決する手段にはならない。なぜならば、保持容量の形成のために有効画素領域を犠牲にすることになり、コントラストの低下の問題を新たに発生することになったからである。
【０００９】
この電圧降下△Ｖの解決のために、特開平５−２８９１０７ではＮＭＯＳとＰＭＯＳを並列に接続したＣＭＯＳトランスミッションゲートで画素のスイッチングを行っている。ところが、この例では、ＮＭＯＳとＰＭＯＳのそれぞれのゲート端子に入るゲート信号のパルスのタイミングにずれが発生する問題がある。
【００１０】
例えば、ＣＭＯＳトランスミッションゲートＴＧのＰＭＯＳのゲート端子に入力するパルス信号ＶＧＰＭＯＳとＮＭＯＳのゲート端子に入力するパルス信号ＶＧＮＭＯＳの入力するタイミングが△△ＴＯＮ異なると、著しく歪んだデータが信号線Ｘｍから液晶容量に画素に書き込まれることになる。
【００１１】
そこで、ＣＭＯＳトランスミッションゲートのＮＭＯＳとＰＭＯＳに入力するタイミングを一致する必要がある。
【００１２】
第２に、特開平５−２８９１０７の従来例は一列の画素に走査線が２本と保持容量線の合計３本の配線が存在し、開口率を減少する要因となっていた。
【００１３】
第３として従来にない効率的なＣＭＯＳトランスミッションゲートを画素のスイッチングに利用する方策を本発明は開示する。従来例では、図２５に示すようにＣＭＯＳトランスミッションゲートのＰＭＯＳに印加するパルスの高さＶＧＰＴＦＴとＮＭＯＳのゲート端子に印加するパルスの高さＶＧＮＴＦＴが、｜ＶＧＰＴＦＴ｜＝｜ＶＧＮＴＦＴ｜の関係であるときに利用されていたが、薄膜トランジスタの製造方法によっては、ＰＭＯＳとＮＭＯＳの移動度が必ずしも同じになるとは限らなかった。
【００１４】
正孔と電子のシリコン膜中の移動度の違いから、ＣＭＯＳトランスミッションゲートを構成しているＰＭＯＳとＮＭＯＳは、同じ幾科学的形状で、同じ電気的特性が普通得られない。ゲート電圧がオン状態のＰＭＯＳの電気的特性がＮＭＯＳより劣り、この一つの解決策としてＰＭＯＳのチャンネル幅をＮＭＯＳより大きくする方策が考えられるが、この方策は開口率の減少を招くので好ましくない。
【００１５】
さらに、従来例ではＣＭＯＳトランスミッションゲートを画素のスイッチングに利用することは記述されていたものの、走査線に信号を供給する走査線側駆動回路については何等の記述もなかったため実用化に至っていなかった。
【００１６】
本発明は、以上のような問題の解決手段や新規技術を開示するものである。
【００１７】
【課題を解決するための手段】
本発明は、画素のスイッチがＮ型薄膜トランジスタとＰ型薄膜トランジスタによるトランスミッションゲートにより構成されてなり、前記トランスミッションゲートのゲート端子に走査信号を供給する走査線の走査線側駆動回路を備え、
前記走査線側駆動回路と前記トランスミッションゲートとの間にパルス補正回路を設け、前記トランスミッションゲートのＰ型薄膜トランジスタのゲート端子に入力される走査信号と、前記トランスミッションゲートのＮ型薄膜トランジスタのゲート端子に入力される走査信号とを前記パルス補正回路で補正することによりタイミングを一致させて、前記トランスミッションゲートを駆動することを特徴とする。
【００２０】
第１の問題点および第３の問題点を解決する手段として、画素のスイッチがＮ型薄膜トランジスタとＰ型薄膜トランジスタによるトランスミッションゲートにより構成されてなり、前記トランスミッションゲートのゲート端子に走査信号を供給する走査線の走査線側駆動回路を備え、前記走査線側駆動回路と前記トランスミッションゲートとの間にパルス補正回路を設け、前記トランスミッションゲートのＰ型薄膜トランジスタのゲート端子に入力される走査信号と、前記トランスミッションゲートのＮ型薄膜トランジスタのゲート端子に入力される走査信号とを前記パルス補正回路で補正することによりタイミングを一致させて、前記トランスミッションゲートを駆動することを特徴とする。パルス補正回路によってパルス形状をシャープにし、前記トランスミッションゲートに入力されるパルスのタイミングを極めて良好に一致させることができる。
【００２１】
さらに、ＣＭＯＳトランスミッションゲートの製造方法は、画素を駆動するＣＭＯＳ回路とほとんど一致するため、周辺駆動回路と画素領域を同一基板上に同一のプロセスで製造することが、アクティブマトリクス基板の製造コストの低減、や高精細化、高品質表示、高密度化に非常に有利な方法である。
【００２２】
【実施例】
まず、第１の問題点の第１の解決手段を図面を参照しながら次に述べる。
【００２３】
信号線Ｘｍと、走査線Ｙｎがマトリクス状に交差して、図１に示すように信号線Ｘｍと走査線Ｙｎのそれぞれの交点にＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳトランスミッションゲートＴＧが一つ配置され、このＣＭＯＳトランスミッションゲートＴＧのＮＭＯＳのゲート端子はＹｎ行の走査線Ｙｎに接続している。一方ＣＭＯＳトランスミッションゲートのＰＭＯＳのゲート端子は、図１に示したようにＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳインバータの出力端子に接続している。さらに、このＣＭＯＳインバータのゲート入力端子はＹｎ行の走査線Ｙｎに接続している。
【００２４】
さらに、ＣＭＯＳトランスミッションゲートＴＧのソースあるいはドレイン端子の一方は信号線Ｘｍに接続し、残る他方のドレインあるいはソース端子は液晶容量ＣＬＣの端子に接続している。また、液晶容量ＣＬＣに並列して保持容量ＣＳが接続しており、この保持容量ＣＳの一方の端子はＣＭＯＳトランスミッションゲートＴＧと液晶容量ＣＬＣの共通の端子に接続し、また保持容量ＣＬＣの他方の端子は、説明の対称としている画素と列方向に於いて前段の走査線Ｙｎ−１に接続している。
【００２５】
さらに、基準電位線ＶＳＳと基準電位より高電位の電源線ＶＤＤが走査線Ｙｎに平行に配線されている。このＶＳＳはＣＭＯＳインバータのＮＭＯＳのドレイン電極端子に接続され、通常ＶＳＳの電位は接地電位（０Ｖ）である。一方ＶＤＤはＣＭＯＳインバータのＰＭＯＳのソース電極端子に接続され、走査線Ｙｎに供給される電位ＶＧと同じ電位をとる。
【００２６】
また走査線Ｙｎはアクティブマトリクス表示領域周辺に構成されている走査側駆動回路に接続され、信号線Ｘｍは信号側駆動回路に接続されている。
【００２７】
そこで、図２ａに示すように走査線Ｙｎ−１、Ｙｎ．．．にハイレベルの走査電圧ＶＧを供給すると、図２ｂに示すようにＣＭＯＳトランスミッションゲートのＮＭＯＳのゲート端子にはＶＧの信号が入力し、一方、図２ｃに示すように各画素毎に接続されたＣＭＯＳインバータによって走査線信号の反転信号がＣＭＯＳトランスミッションゲートＴＧのＰＭＯＳに供給される。この結果、ＣＭＯＳトランスミッションゲートＴＧがオン状態となり、信号線Ｘｍに供給されている信号電圧ＶＤを液晶容量ＣＬＣとＣＳに蓄積されることになる。この場合、ＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳトランスミッションゲートＴＧは、ＰＭＯＳおよびＮＭＯＳの両方がオン状態になるので、画素のスイッチがＰＭＯＳだけ、あるいはＮＭＯＳだけで構成されているものよりも、低いゲート電圧でも液晶容量ＣＬＣと保持容量に十分の電荷を蓄積できる結果、ＶＧとＶＤの電位を低くすることができるので、消費電力を低く抑えることができる。
【００２８】
また、特開平５−２８９１０７と違い、ＣＭＯＳトランスミッションゲートＴＧのＰＭＯＳとＮＭＯＳのゲート端子に入力する走査線信号のパルスのタイミングを非常に良好に一致させる工夫をしているので、ＣＭＯＳトランスミッションゲートＴＧの利点を十分生かしている。ＣＭＯＳ回路を構成できる薄膜トランジスタの移動度は、１０〜２００ｃｍ２Ｖ−１ｓｅｃ−１であるが、典型的な値は約１００ｃｍ２Ｖ−１ｓｅｃ−１である。チャンネル長４μｍ、チャンネル幅４μｍ、比誘電率４．２の酸化珪素膜でできたゲート絶縁膜６０ｎｍの薄膜トランジスタは、ゲート電圧ＶＧ＝ドレイン電圧ＶＤ＝１２Ｖに於いて２５０μＡの電流が流れる。走査線数１１２５本、信号線数１２９４本のアクティブマトリクス基板に於ける動作でＣＭＯＳトランスミッションゲートのオン状態の時間約１５μｓに比較して、このＣＭＯＳインバータの遅延時間は約５ｎｓであり、わずか０．０３％の時間であるのでアクティブマトリクス基板の動作には全く問題ない。ＣＭＯＳトランスミッションゲートを使った従来の方法では、ＰＭＯＳとＮＭＯＳのゲート端子に入力するパルスの誤差が、０．１〜１％もあったため、必要のない信号線の情報を液晶容量ＣＬＣと保持容量に書き込む欠点があったが、本発明の方法により著しくこの問題点を改善することができた。
【００２９】
まず、第１の問題点の第２の解決手段を図面を参照しながら次に述べる。
【００３０】
信号線列Ｘｍと、走査線行Ｙｎがマトリクス状に交差して、図３に示すように信号線Ｘｍと走査線Ｙｎのそれぞれの交点にＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳトランスミッションゲートＴＧが一つ配置され、このＣＭＯＳトランスミッションゲートＴＧのＰＭＯＳのゲート端子はＹｎ行の走査線Ｙｎに接続している。一方ＣＭＯＳトランスミッションゲートＴＧのＮＭＯＳのゲート端子は、図３に示したようにＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳインバータの出力端子に接続している。さらに、このＣＭＯＳインバータのゲート入力端子はＹｎ行の走査線Ｙｎに接続している。
【００３１】
さらに、ＣＭＯＳトランスミッションゲートＴＧのソースあるいはドレイン端子の一方は信号線Ｘｍに接続し、残る他方のドレインあるいはソース端子は液晶容量ＣＬＣの端子に接続している。また、液晶容量ＣＬＣに並列して保持容量ＣＳが接続しており、この保持容量ＣＳの一方の端子はＣＭＯＳトランスミッションゲートと液晶容量ＣＬＣの共通の端子に接続し、また保持容量ＣＳの他方の端子は、説明の対称としている画素と列方向に於いて前段のゲート端子に接続している。
【００３２】
さらに、基準電位線ＶＳＳと基準電位より高電位の電源線ＶＤＤが走査線Ｙｎに平行に配線されている。このＶＳＳはＣＭＯＳインバータのＮＭＯＳのドレイン電極端子に接続され、通常ＶＳＳの電位は接地電位（０Ｖ）である。一方ＶＤＤはＣＭＯＳインバータのＰＭＯＳのソース電極端子に接続され、走査線Ｙｎに供給される電位ＶＧと同じ電位をとる。
【００３３】
また走査線Ｙｎはアクティブマトリクス表示領域周辺に構成されている走査側駆動回路に接続され、信号線Ｘｍは信号側駆動回路に接続されている。
【００３４】
そこで、図４ａに示すように走査線Ｙｎ−１、Ｙｎ．．．にローレベルの走査信号０Ｖを供給すると、図４ｃに示すようにＣＭＯＳトランスミッションゲートＴＧのＰＭＯＳのゲート端子にはＶＧの信号が入力し、一方、図４ｂに示すように各画素毎に接続されたＣＭＯＳインバータによって走査線信号の反転信号がＣＭＯＳトランスミッションゲートＴＧのＮＭＯＳに供給される。この結果、ＣＭＯＳトランスミッションゲートＴＧがオン状態となり、信号線Ｘｍに供給されている信号電圧ＶＤを液晶容量ＣＬＣとＣＳに蓄積されることになる。この場合、ＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳトランスミッションゲートＴＧは、ＰＭＯＳおよびＮＭＯＳの両方がオン状態になるので、画素のスイッチがＰＭＯＳだけ、あるいはＮＭＯＳだけで構成されているものよりも、低いゲート電圧でも液晶容量ＣＬＣと保持容量ＣＳに十分の電荷を蓄積可能なので、ＶＧとＶＤの電位を低くすることができるので、消費電力を低く抑えることができる。
【００３５】
また、特開平５−２８９１０７と違い、ＣＭＯＳトランスミッションゲートＴＧのＰＭＯＳとＮＭＯＳのゲート端子に入力する走査線信号のパルスのタイミングを非常に良好に一致させる工夫をしているので、ＣＭＯＳトランスミッションゲートの利点を十分生かしている。ＣＭＯＳ回路を構成できる薄膜トランジスタの移動度は、１０〜２００ｃｍ２Ｖ−１ｓｅｃ−１であるが、典型的な値は約１００ｃｍ２Ｖ−１ｓｅｃ−１である。チャンネル長４μｍ、チャンネル幅４μｍ、比誘電率４．２の酸化珪素膜でできたゲート絶縁膜６０ｎｍの薄膜トランジスタは、ゲート電圧ＶＧ＝ドレイン電圧ＶＤ＝１２Ｖに於いて２５０μＡの電流が流れる。走査線数１１２５本、信号線数１２９４本のアクティブマトリクス基板に於ける動作でＣＭＯＳトランスミッションゲートのオン状態の時間約１５μｓに比較して、このＣＭＯＳインバータの遅延時間は約５ｎｓであり、わずか０．０３％の時間であるのでアクティブマトリクス基板の動作には全く問題ない。ＣＭＯＳトランスミッションゲートを使った従来の方法では、ＰＭＯＳとＮＭＯＳのゲート端子に入力するパルスの誤差が、０．１〜１％もあったため、必要のない信号線の情報を液晶容量ＣＬＣと保持容量に書き込む欠点があったが、本発明の方法により著しくこの問題点を改善することができた。
【００３６】
まず、第１の問題点の第３の解決手段を図面を参照しながら次に述べる。
【００３７】
信号線Ｘｍと、走査線Ｙｎがマトリクス状に交差して、図５に示すように信号線Ｘｍと走査線Ｙｎのそれぞれの交点にＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳトランスミッションゲートＴＧが一つ配置され、このＣＭＯＳトランスミッションゲートＴＧのＮＭＯＳのゲート端子はＹｎ行の走査線Ｙｎに接続している。一方ＣＭＯＳトランスミッションゲートＴＧのＰＭＯＳのゲート端子は、図５に示したようにＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳインバータの出力端子に接続している。さらに、このＣＭＯＳインバータのゲート入力端子はＹｎ行の走査線Ｙｎに接続している。
【００３８】
さらに、ＣＭＯＳトランスミッションゲートＴＧのソースあるいはドレイン端子の一方は信号線Ｘｍに接続し、残る他方のドレインあるいはソース端子は液晶容量ＣＬＣの端子に接続している。また、液晶容量ＣＬＣに並列して保持容量ＣＳが接続しており、この保持容量ＣＳの一方の端子はＣＭＯＳトランスミッションゲートＴＧと液晶容量ＣＬＣの共通の端子に接続し、また保持容量ＣＳの他方の端子は保持容量線Ｓｎに接続している。
【００３９】
さらに、保持容量線Ｓｎは走査線Ｙｎに平行に配線されている。この保持容量線ＳｎはＣＭＯＳインバータのＮＭＯＳのドレイン電極端子に接続されている。保持容量線Ｓｎの電位は接地電位０Ｖに設定する。また、液晶容量ＣＬＣのＣＭＯＳトランスミッションゲートＴＧに接続されていない側の端子であるアクティブマトリクス液晶表示体の対向基板の電極の電位ＶＣＯＭは、図２４に示す信号線Ｘｍのビデオ信号の最大振幅の中心から、式（１）の△Ｖの電圧分低い電位に設定している。例えば、ビデオ信号の最大電位が１１Ｖで最小電位が１Ｖであるとビデオ信号の中心電位は６Ｖになり、式（１）で表される△Ｖが１Ｖであれば、対向基板の電極電位ＶＣＯＭは５Ｖに設定される。
【００４０】
一方ＶＤＤはＣＭＯＳインバータのＰＭＯＳのソース電極端子に接続され、走査線Ｙｎに供給される電位ＶＧと同じ電位をとる。
【００４１】
また走査線Ｙｎはアクティブマトリクス表示領域周辺に構成されている走査側駆動回路に接続され、信号線Ｘｍは信号側駆動回路に接続されている。
【００４２】
そこで、図２ａに示すように走査線Ｙｎ−１、Ｙｎ．．．にハイレベルの走査電圧ＶＧを供給すると、図２ｂに示すようにＣＭＯＳトランスミッションゲートＴＧのＮＭＯＳのゲート端子にはＶＧの信号が入力し、一方、図２ｃに示すように各画素毎に接続されたＣＭＯＳインバータによって走査線信号の反転信号がＣＭＯＳトランスミッションゲートＴＧのＰＭＯＳに供給される。この結果、ＣＭＯＳトランスミッションゲートＴＧがオン状態となり、信号線Ｘｍに供給されている信号電圧ＶＤを液晶容量ＣＬＣとＣＳに蓄積されることになる。この場合、ＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳトランスミッションゲートＴＧは、ＰＭＯＳおよびＮＭＯＳの両方がオン状態になるので、画素のスイッチがＰＭＯＳだけ、あるいはＮＭＯＳだけで構成されているものよりも、低いゲート電圧でも液晶容量ＣＬＣと保持容量ＣＳに十分の電荷を蓄積可能なので、ＶＧとＶＤの電位を低くすることができるので、消費電力を低く抑えることができる。
【００４３】
また、特開平５−２８９１０７と違い、ＣＭＯＳトランスミッションゲートＴＧのＰＭＯＳとＮＭＯＳのゲート端子に入力する走査線信号のパルスのタイミングを非常に良好に一致させる工夫をしているので、ＣＭＯＳトランスミッションゲートの利点を十分生かしている。ＣＭＯＳ回路を構成できる薄膜トランジスタの移動度は、１０〜２００ｃｍ２Ｖ−１ｓｅｃ−１であるが、典型的な値は約１００ｃｍ２Ｖ−１ｓｅｃ−１である。チャンネル長４μｍ、チャンネル幅４μｍ、比誘電率４．２の酸化珪素膜でできたゲート絶縁膜６０ｎｍの薄膜トランジスタは、ゲート電圧ＶＧ＝ドレイン電圧ＶＤ＝１２Ｖに於いて２５０μＡの電流が流れる。走査線数１１２５本、信号線数１２９４本のアクティブマトリクス基板に於ける動作でＣＭＯＳトランスミッションゲートのオン状態の時間約１５μｓに比較して、このＣＭＯＳインバータの遅延時間は約５ｎｓであり、わずか０．０３％の時間であるのでアクティブマトリクス基板の動作には全く問題ない。ＣＭＯＳトランスミッションゲートを使った従来の方法では、ＰＭＯＳとＮＭＯＳのゲート端子に入力するパルスの誤差が、０．１〜１％もあったため、必要のない信号線の情報を液晶容量ＣＬＣと保持容量ＣＳに書き込む欠点があったが、本発明の方法により著しくこの問題点を改善することができた。
【００４４】
まず、第１の問題点の第４の解決手段を図面を参照しながら次に述べる。
【００４５】
信号線Ｘｍと、走査線Ｙｎがマトリクス状に交差して、図６に示すように信号線Ｘｍと走査線Ｙｎのそれぞれの交点にＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳトランスミッションゲートＴＧが一つ配置され、このＣＭＯＳトランスミッションゲートＴＧのＰＭＯＳのゲート端子はＹｎ行の走査線Ｙｎに接続している。一方ＣＭＯＳトランスミッションゲートＴＧのＮＭＯＳのゲート端子は、図６に示したようにＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳインバータの出力端子に接続している。さらに、このＣＭＯＳインバータのゲート入力端子はＹｎ行の走査線Ｙｎに接続している。
【００４６】
さらに、ＣＭＯＳトランスミッションゲートＴＧのソースあるいはドレイン端子の一方は信号線Ｘｍに接続し、残る他方のドレインあるいはソース端子は液晶容量ＣＬＣの端子に接続している。また、液晶容量ＣＬＣに並列して保持容量ＣＳが接続しており、この保持容量ＣＳの一方の端子はＣＭＯＳトランスミッションゲートＴＧと液晶容量ＣＬＣの共通の端子に接続し、また保持容量ＣＳの他方の端子は保持容量線Ｓｎに接続している。
【００４７】
さらに、保持容量線Ｓｎは走査線Ｙｎに平行に配線されている。この保持容量線ＳｎはＣＭＯＳインバータのＮＭＯＳのドレイン電極端子に接続されている。保持容量線Ｓｎの電位は接地電位０Ｖに設定する。また、液晶容量ＣＬＣのトランスミッションゲートＴＧに接続されていない側の端子であるアクティブマトリクス液晶表示体の対向基板の電極の電位ＶＣＯＭは、図２４に示す信号線Ｘｍのビデオ信号の最大振幅の中心から、式（１）の△Ｖの電圧分低い電位に設定している。例えば、ビデオ信号の最大電位が１１Ｖで最小電位が１Ｖであるとビデオ信号の中心電位は６Ｖになり、式（１）で表される△Ｖが１Ｖであれば、対向基板の電極電位ＶＣＯＭは５Ｖに設定される。
【００４８】
一方ＶＤＤはＣＭＯＳインバータのＰＭＯＳのソース電極端子に接続され、走査線Ｙｎに供給されるハイレベル電位ＶＧと同じ電位をとる。
【００４９】
また走査線Ｙｎはアクティブマトリクス表示領域周辺に構成されている走査側駆動回路に接続され、信号線Ｘｍは信号側駆動回路に接続されている。
【００５０】
そこで、図４ａに示すように走査線Ｙｎ−１、Ｙｎ．．．にローレベルのパルス０Ｖを供給すると、図４ｃに示すようにＣＭＯＳトランスミッションゲートＴＧのＮＭＯＳのゲート端子にはＶＧの信号が入力し、一方、図４ｂに示すように各画素毎に接続されたＣＭＯＳインバータによって走査線信号の反転信号がＣＭＯＳトランスミッションゲートＴＧのＮＭＯＳに供給される。この結果、ＣＭＯＳトランスミッションゲートＴＧがオン状態となり、信号線Ｘｍに供給されている信号電圧ＶＤを液晶容量ＣＬＣとＣＳに蓄積されることになる。この場合、ＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳトランスミッションゲートＴＧは、ＰＭＯＳおよびＮＭＯＳの両方がオン状態になるので、画素のスイッチがＰＭＯＳだけ、あるいはＮＭＯＳだけで構成より低いゲート電圧とビデオ信号で液晶容量ＣＬＣと保持容量ＣＳに十分の電荷を蓄積可能なので、従来に比べて格段に消費電力を低く抑えることができる。
【００５１】
また、特開平５−２８９１０７と違い、ＣＭＯＳトランスミッションゲートＴＧのＰＭＯＳとＮＭＯＳのゲート端子に入力する走査線信号のパルスのタイミングを非常に良好に一致させる工夫をしているので、ＣＭＯＳトランスミッションゲートＴＧの利点を十分生かしている。ＣＭＯＳ回路を構成できる薄膜トランジスタの移動度は、１０〜２００ｃｍ２Ｖ−１ｓｅｃ−１であるが、典型的な値は約１００ｃｍ２Ｖ−１ｓｅｃ−１である。チャンネル長４μｍ、チャンネル幅４μｍ、比誘電率４．２の酸化珪素膜でできたゲート絶縁膜６０ｎｍの薄膜トランジスタは、ゲート電圧ＶＧ＝ドレイン電圧ＶＤ＝１２Ｖに於いて２５０μＡの電流が流れる。走査線数１１２５本、信号線数１２９４本のアクティブマトリクス基板に於ける動作でＣＭＯＳトランスミッションゲートのオン状態の時間約１５μｓに比較して、このＣＭＯＳインバータの遅延時間は約５ｎｓであり、わずか０．０３％の時間であるのでアクティブマトリクス基板の動作には全く問題ない。ＣＭＯＳトランスミッションゲートを使った従来の方法では、ＰＭＯＳとＮＭＯＳのゲート端子に入力するパルスの誤差が、０．１〜１％もあったため、必要のない信号線の情報を液晶容量ＣＬＣと保持容量に書き込む欠点があったが、本発明の方法により著しくこの問題点を改善することができた。
【００５２】
まず、第１の問題点の第５の解決手段を図面を参照しながら次に述べる。
【００５３】
信号線［Ｘｍ］列と、走査線Ｙｎがマトリクス状に交差して、図７に示すように信号線Ｘｍと走査線Ｙｎのそれぞれの交点にＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳトランスミッションゲートＴＧが一つ配置され、このＣＭＯＳトランスミッションゲートＴＧのＮＭＯＳのゲート端子はＹｎ行の走査線Ｙｎに接続している。一方ＣＭＯＳトランスミッションゲートＴＧのＰＭＯＳのゲート端子は、図７に示したようにＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳインバータの出力端子に接続している。さらに、このＣＭＯＳインバータのゲート入力端子はＹｎ行の走査線Ｙｎに接続している。
【００５４】
さらに、ＣＭＯＳトランスミッションゲートＴＧのソースあるいはドレイン端子の一方は信号線Ｘｍに接続し、残る他方のドレインあるいはソース端子は液晶容量ＣＬＣの端子に接続している。また、液晶容量ＣＬＣに並列して保持容量ＣＳが接続しており、この保持容量ＣＳの一方の端子はＣＭＯＳトランスミッションゲートＴＧと液晶容量ＣＬＣの共通の端子に接続し、また保持容量ＣＳの他方の端子は走査線Ｙｎの隣の走査線Ｙｎ−１に接続している。
【００５５】
また、液晶容量ＣＬＣのＣＭＯＳトランスミッションゲートＴＧに接続されていない側の端子であるアクティブマトリクス液晶表示体の対向基板の電極の電位ＶＣＯＭは、図２４に示す信号線Ｘｍのビデオ信号の最大振幅の中心の電位ＶＣから、式（１）の△Ｖの電圧分低い電位に設定している。例えば、ビデオ信号の最大電位が１１Ｖで最小電位が１Ｖであるとビデオ信号の中心電位ＶＣは６Ｖになり、式（１）で表される△Ｖが１Ｖであれば、対向基板の電極電位ＶＣＯＭは５Ｖに設定される。
【００５６】
一方ＶＤＤはＣＭＯＳインバータのＰＭＯＳのソース電極端子に接続され、走査線Ｙｎに供給される電位ＶＧと同じ電位をとる。
【００５７】
また走査線Ｙｎはアクティブマトリクス表示領域周辺に構成されている走査側駆動回路に接続され、信号線Ｘｍは信号側駆動回路に接続されている。
【００５８】
そこで、図２ａに示すように走査線Ｙｎ−１、Ｙｎ．．．にハイレベルの走査電圧ＶＧを供給すると、図２ｂに示すようにＣＭＯＳトランスミッションゲートＴＧのＮＭＯＳのゲート端子にはＶＧの信号が入力し、一方、図２ｃに示すように各画素毎に接続されたＣＭＯＳインバータによって走査線信号の反転信号がＣＭＯＳトランスミッションゲートＴＧのＰＭＯＳに供給される。図８に示すようにＹｎ−１の走査線ＹｎにパルスＶＧが印加されたとき、図７に示すＹｎ行のＣＭＯＳインバータのＮＭＯＳのドレイン電位はＶＧになるが、ＮＭＯＳのゲート端子の電位もＶＧであるので、Ｙｎ行のＣＭＯＳインバータの動作は走査線Ｙｎ−１の電位に影響されない。次に走査線ＹｎにパルスＶＧを印加すると、ＣＭＯＳトランスミッションゲートＴＧがオン状態となり、信号線Ｘｍに供給されている信号電圧ＶＤを液晶容量ＣＬＣとＣＳに蓄積されることになる。この場合、ＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳトランスミッションゲートＴＧは、ＰＭＯＳおよびＮＭＯＳの両方がオン状態になるので、画素のスイッチがＰＭＯＳだけ、あるいはＮＭＯＳだけで構成より低いゲート電圧とビデオ信号で液晶容量ＣＬＣと保持容量ＣＳに十分の電荷を蓄積可能なので、従来に比べて格段に消費電力を低く抑えることができる。
【００５９】
また、特開平５−２８９１０７と違い、ＣＭＯＳトランスミッションゲートのＰＭＯＳとＮＭＯＳのゲート端子に入力する走査線信号のパルスのタイミングを非常に良好に一致させる工夫をしているので、ＣＭＯＳトランスミッションゲートの利点を十分生かしている。ＣＭＯＳ回路を構成できる薄膜トランジスタの移動度は、１０〜２００ｃｍ２Ｖ−１ｓｅｃ−１であるが、典型的な値は約１００ｃｍ２Ｖ−１ｓｅｃ−１である。チャンネル長４μｍ、チャンネル幅４μｍ、比誘電率４．２の酸化珪素膜でできたゲート絶縁膜６０ｎｍの薄膜トランジスタは、ゲート電圧ＶＧ＝ドレイン電圧ＶＤ＝１２Ｖに於いて２５０μＡの電流が流れる。走査線数１１２５本、信号線数１２９４本のアクティブマトリクス基板に於ける動作でＣＭＯＳトランスミッションゲートのオン状態の時間約１５μｓに比較して、このＣＭＯＳインバータの遅延時間は約５ｎｓであり、わずか０．０３％の時間であるのでアクティブマトリクス基板の動作には全く問題ない。ＣＭＯＳトランスミッションゲートを使った従来の方法では、ＰＭＯＳとＮＭＯＳのゲート端子に入力するパルスの誤差が、０．１〜１％もあったため、必要のない信号線の情報を液晶容量ＣＬＣと保持容量ＣＳに書き込む欠点があったが、本発明の方法により著しくこの問題点を改善することができた。
【００６０】
まず、第１の問題点の第６の解決手段を図面を参照しながら次に述べる。
【００６１】
信号線Ｘｍと、走査線Ｙｎがマトリクス状に交差して、図９に示すように信号線Ｘｍと走査線Ｙｎのそれぞれの交点にＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳトランスミッションゲートＴＧが一つ配置され、このＣＭＯＳトランスミッションゲートＴＧのＰＭＯＳのゲート端子はＹｎ行の走査線Ｙｎに接続している。一方ＣＭＯＳトランスミッションゲートＴＧのＮＭＯＳのゲート端子は、図９に示したようにＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳインバータの出力端子に接続している。さらに、このＣＭＯＳインバータのゲート入力端子はＹｎ行の走査線Ｙｎに接続している。また、このＣＭＯＳインバータのＮＭＯＳのソース電極端子は基準電位線ＶＳＳに接続され、ＰＭＯＳのドレイン電極端子は走査線Ｙｎ−１に接続されている。
【００６２】
さらに、ＣＭＯＳトランスミッションゲートＴＧのソースあるいはドレイン端子の一方は信号線Ｘｍに接続し、残る他方のドレインあるいはソース端子は液晶容量ＣＬＣの端子に接続している。また、液晶容量ＣＬＣに並列して保持容量ＣＳが接続しており、この保持容量ＣＳの一方の端子はＣＭＯＳトランスミッションゲートＴＧと液晶容量ＣＬＣの共通の端子に接続し、また保持容量ＣＳの他方の端子は走査線Ｙｎの隣の走査線Ｙｎ−１に接続している。
【００６３】
また、液晶容量ＣＬＣのＣＭＯＳトランスミッションゲートＴＧに接続されていない側の端子であるアクティブマトリクス液晶表示体の対向基板の電極の電位ＶＣＯＭは、図２４に示す信号線Ｘｍのビデオ信号の最大振幅の中心の電位ＶＣから、式（１）の△Ｖの電圧分低い電位に設定している。例えば、ビデオ信号の最大電位が１１Ｖで最小電位が１Ｖであるとビデオ信号の中心電位ＶＣは６Ｖになり、式（１）で表される△Ｖが１Ｖであれば、対向基板の電極電位ＶＣＯＭは５Ｖに設定される。
【００６４】
また走査線Ｙｎはアクティブマトリクス表示領域周辺に構成されている走査側駆動回路に接続され、信号線Ｘｍは信号側駆動回路に接続されている。
【００６５】
そこで、図４ａに示すように走査線Ｙｎ−１、Ｙｎ…にローレベルの走査電圧０Ｖを供給すると、図４ｃに示すようにＣＭＯＳトランスミッションゲートＴＧのＰＭＯＳのゲート端子には基準電位（通常０Ｖ）のパルス信号が入力し、一方、図４ｂに示すように各画素毎に接続されたＣＭＯＳインバータによって走査線信号の反転信号がＣＭＯＳトランスミッションゲートのＮＭＯＳに供給される。
図１０に示すようにＹｎ−１の走査線にパルス０Ｖが印加されたとき、図１０に示すＹｎ行に接続したＣＭＯＳインバータのＰＭＯＳのドレイン電位は０Ｖになるが、ＰＭＯＳのゲート端子の電位もＶGであるので、Ｙｎ行のＣＭＯＳインバータの動作は走査線Ｙｎ−１の電位に影響されない。次に、走査線Ｙｎにローレベルのパルス０Ｖが印加され、ＣＭＯＳトランスミッションゲートＴＧがオン状態となり、信号線Ｘｍに供給されている信号電圧ＶDを液晶容量ＣLCとＣSに蓄積されることになる。この場合、ＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳトランスミッションゲートＴＧは、ＰＭＯＳおよびＮＭＯＳの両方がオン状態になるので、画素のスイッチがＰＭＯＳだけ、あるいはＮＭＯＳだけで構成より低いゲート電圧とビデオ信号で液晶容量ＣLCと保持容量ＣSに十分の電荷を蓄積可能なので、従来に比べて格段に消費電力を低く抑えることができる。
【００６６】
また、特開平５−２８９１０７と違い、ＣＭＯＳトランスミッションゲートのＰＭＯＳとＮＭＯＳのゲート端子に入力する走査線信号のパルスのタイミングを非常に良好に一致させる工夫をしているので、ＣＭＯＳトランスミッションゲートの利点を十分生かしている。ＣＭＯＳ回路を構成できる薄膜トランジスタの移動度は、１０〜２００ｃｍ２Ｖ−１ｓｅｃ−１であるが、典型的な値は約１００ｃｍ２Ｖ−１ｓｅｃ−１である。チャンネル長４μｍ、チャンネル幅４μｍ、比誘電率４．２の酸化珪素膜でできたゲート絶縁膜６０ｎｍの薄膜トランジスタは、ゲート電圧ＶＧ＝ドレイン電圧ＶＤ＝１２Ｖに於いて２５０μＡの電流が流れる。走査線数１１２５本、信号線数１２９４本のアクティブマトリクス基板に於ける動作でＣＭＯＳトランスミッションゲートのオン状態の時間約１５μｓに比較して、このＣＭＯＳインバータの遅延時間は約５ｎｓであり、わずか０．０３％の時間であるのでアクティブマトリクス基板の動作には全く問題ない。ＣＭＯＳトランスミッションゲートを使った従来の方法では、ＰＭＯＳとＮＭＯＳのゲート端子に入力するパルスの誤差が、０．１〜１％もあったため、必要のない信号線の情報を液晶容量ＣＬＣと保持容量ＣＳに書き込む欠点があったが、本発明の方法により著しくこの問題点を改善することができた。
【００６７】
まず、第２の問題点の第１の解決手段を図面を参照しながら次に述べる。
【００６８】
信号線Ｘｍと、走査線Ｙｎがマトリクス状に交差して、図１１に示すように信号線Ｘｍと走査線Ｙｎのそれぞれの交点にＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳトランスミッションゲートＴＧが一つ配置され、このＣＭＯＳトランスミッションゲートＴＧのＮＭＯＳのゲート端子はＹｎ行の走査線Ｙｎに接続している。一方ＣＭＯＳトランスミッションゲートＴＧのＰＭＯＳのゲート端子は、図１１に示したように走査線￣Ｙｎに接続されている。
【００６９】
さらに、ＣＭＯＳトランスミッションゲートＴＧのソースあるいはドレイン端子の一方は信号線Ｘｍに接続し、残る他方のドレインあるいはソース端子は液晶容量ＣＬＣの端子に接続している。また、液晶容量ＣＬＣに並列して保持容量ＣＳが接続しており、この保持容量ＣＳの一方の端子はＣＭＯＳトランスミッションゲートＴＧと液晶容量ＣＬＣの共通の端子に接続し、また保持容量ＣＳの他方の端子は隣の画素の走査線Ｙｎ−１に接続している。
【００７０】
また、液晶容量ＣＬＣのＣＭＯＳトランスミッションゲートＴＧに接続されていない側の端子であるアクティブマトリクス液晶表示体の対向基板の電極の電位ＶＣＯＭは、図２４に示す信号線Ｘｍのビデオ信号の最大振幅の中心から、式（１）の△Ｖの電圧分低い電位に設定している。例えば、ビデオ信号の最大電位が１１Ｖで最小電位が１Ｖであるとビデオ信号の中心電位は６Ｖになり、式（１）で表される△Ｖが１Ｖであれば、対向基板の電極電位ＶＣＯＭは５Ｖに設定される。
【００７１】
また走査線Ｙｎはアクティブマトリクス表示領域周辺に構成されている走査側駆動回路に接続され、信号線Ｘｍは信号側駆動回路に接続されている。
【００７２】
そこで、図１２ａに示すように走査線Ｙｎ−１、Ｙｎ．．．にハイレベルのパルス電圧ＶＧを供給するとＣＭＯＳトランスミッションゲートＴＧのＮＭＯＳのゲート端子にはＶＧの信号が入力する。一方、図１２ｂに示すように走査線￣Ｙｎ−１、￣Ｙｎ．．．にローレベルのパルス電圧０Ｖを供給するとＣＭＯＳトランスミッションゲートＴＧのＰＭＯＳのゲート端子には０Ｖの信号が入力する。この結果、ＣＭＯＳトランスミッションゲートＴＧがオン状態となり、信号線Ｘｍに供給されている信号電圧ＶＤを液晶容量ＣＬＣとＣＳに蓄積されることになる。この場合、ＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳトランスミッションゲートＴＧは、ＰＭＯＳおよびＮＭＯＳの両方がオン状態になるので、画素のスイッチがＰＭＯＳだけ、あるいはＮＭＯＳだけで構成されているものよりも、低いゲート電圧でも液晶容量ＣＬＣと保持容量ＣＳに十分の電荷を蓄積可能なので、ＶＧとＶＤの電位を低くすることができるので、消費電力を低く抑えることができる。
【００７３】
また、従来の特開平５−２８９１０７の走査線方向の配線数が一画素あたり３本である一方、本発明は２本と少ないので、有効な画素領域が格段に大きくなった。
【００７４】
次に、第２の問題点の第２の解決手段を図面を参照しながら次に述べる。
【００７５】
信号線Ｘｍ列と、走査線Ｙｎがマトリクス状に交差して、図１３に示すように信号線Ｘｍと走査線Ｙｎのそれぞれの交点にＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳトランスミッションゲートＴＧが一つ配置され、このＣＭＯＳトランスミッションゲートＴＧのＮＭＯＳのゲート端子はＹｎ行の走査線Ｙｎに接続している。一方ＣＭＯＳトランスミッションゲートＴＧのＰＭＯＳのゲート端子は、図１３に示したように走査線Ｙｎと平行に配線された保持容量線Ｓｎに接続されている。
【００７６】
さらに、ＣＭＯＳトランスミッションゲートＴＧのソースあるいはドレイン端子の一方は信号線Ｘｍに接続し、残る他方のドレインあるいはソース端子は液晶容量ＣＬＣの端子に接続している。また、液晶容量ＣＬＣに並列して保持容量ＣＳが接続しており、この保持容量ＣＳの一方の端子はＣＭＯＳトランスミッションゲートとＴＧ液晶容量ＣＬＣの共通の端子に接続し、また保持容量ＣＳの他方の端子は保持容量線Ｓｎに接続している。
【００７７】
また、液晶容量ＣＬＣのＣＭＯＳトランスミッションゲートＴＧに接続されていない側の端子であるアクティブマトリクス液晶表示体の対向基板の電極の電位ＶＣＯＭは、図２４に示す信号線Ｘｍのビデオ信号の最大振幅の中心から、式（１）の△Ｖの電圧分低い電位に設定している。例えば、ビデオ信号の最大電位が１１Ｖで最小電位が１Ｖであるとビデオ信号の中心電位は６Ｖになり、式（１）で表される△Ｖが１Ｖであれば、対向基板の電極電位ＶＣＯＭは５Ｖに設定される。
【００７８】
また走査線Ｙｎはアクティブマトリクス表示領域周辺に構成されている走査側駆動回路に接続され、信号線Ｘｍは信号側駆動回路に接続されている。
【００７９】
そこで、図１４ａに示すように走査線Ｙｎ−１、Ｙｎ．．．にハイレベルのパルス電圧ＶＧを供給するとＣＭＯＳトランスミッションゲートＴＧのＮＭＯＳのゲート端子にはＶＧの信号が入力する。一方、図１４ｂに示すように保持容量線Ｓｎにローレベルのパルス電圧０Ｖを供給するとＣＭＯＳトランスミッションゲートＴＧのＰＭＯＳのゲート端子には０Ｖの信号が入力する。この結果、ＣＭＯＳトランスミッションゲートＴＧがオン状態となり、信号線Ｘｍに供給されている信号電圧ＶＤを液晶容量ＣＬＣとＣＳに蓄積されることになる。この場合、ＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳトランスミッションゲートＴＧは、ＰＭＯＳおよびＮＭＯＳの両方がオン状態になるので、画素のスイッチがＰＭＯＳだけ、あるいはＮＭＯＳだけで構成されているものよりも、低いゲート電圧でも液晶容量ＣＬＣと保持容量ＣＳに十分の電荷を蓄積可能なので、ＶＧとＶＤの電位を低くすることができるので、消費電力を低く抑えることができる。
【００８０】
また、従来の特開平５−２８９１０７の走査線方向の配線数が一画素あたり３本である一方、本発明は２本と少ないので、有効な画素領域が格段に大きくなった。
【００８１】
次に、第２の問題点の第３の解決手段を図面を参照しながら次に述べる。
【００８２】
信号線Ｘｍと、走査線Ｙｎがマトリクス状に交差して、図１５に示すように信号線Ｘｍと走査線Ｙｎのそれぞれの交点にＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳトランスミッションゲートＴＧが一つ配置され、このＣＭＯＳトランスミッションゲートＴＧのＰＭＯＳのゲート端子はＹｎ行の走査線Ｙｎに接続している。一方ＣＭＯＳトランスミッションゲートＴＧのＮＭＯＳのゲート端子は、図１５に示したように走査線Ｙｎと平行に配線された保持容量線Ｓｎに接続されている。
【００８３】
さらに、ＣＭＯＳトランスミッションゲートＴＧのソースあるいはドレイン端子の一方は信号線Ｘｍに接続し、残る他方のドレインあるいはソース端子は液晶容量ＣＬＣの端子に接続している。また、液晶容量ＣＬＣに並列して保持容量ＣＳが接続しており、この保持容量ＣＳの一方の端子はＣＭＯＳトランスミッションゲートＴＧと液晶容量ＣＬＣの共通の端子に接続し、また保持容量ＣＳの他方の端子は保持容量線Ｓｎに接続している。
【００８４】
また、液晶容量ＣＬＣのＣＭＯＳトランスミッションゲートＴＧに接続されていない側の端子であるアクティブマトリクス液晶表示体の対向基板の電極の電位ＶＣＯＭは、図２４に示す信号線Ｘｍのビデオ信号の最大振幅の中心から、式（１）の△Ｖの電圧分低い電位に設定している。例えば、ビデオ信号の最大電位が１１Ｖで最小電位が１Ｖであるとビデオ信号の中心電位は６Ｖになり、式（１）で表される△Ｖが１Ｖであれば、対向基板の電極電位ＶＣＯＭは５Ｖに設定される。
【００８５】
また走査線Ｙｎはアクティブマトリクス表示領域周辺に構成されている走査側駆動回路に接続され、信号線Ｘｍは信号側駆動回路に接続されている。
【００８６】
そこで、図１６ａに示すように走査線Ｙｎ−１、Ｙｎ．．．にローレベルのパルス電圧０Ｖを供給するとＣＭＯＳトランスミッションゲートＴＧのＰＭＯＳのゲート端子には０Ｖの信号が入力する。一方、図１６ｂに示すように保持容量線Ｓｎにハイレベルのパルス電圧ＶＧを供給するとＣＭＯＳトランスミッションゲートＴＧのＮＭＯＳのゲート端子にはＶＧの信号が入力する。この結果、ＣＭＯＳトランスミッションゲートＴＧがオン状態となり、信号線Ｘｍに供給されている信号電圧ＶＤを液晶容量ＣＬＣとＣＳに蓄積されることになる。この場合、ＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳトランスミッションゲートＴＧは、ＰＭＯＳおよびＮＭＯＳの両方がオン状態になるので、画素のスイッチがＰＭＯＳだけ、あるいはＮＭＯＳだけで構成されているものよりも、低いゲート電圧でも液晶容量ＣＬＣと保持容量ＣＳに十分の電荷を蓄積可能なので、ＶＧとＶＤの電位を低くすることができるので、消費電力を低く抑えることができる。
【００８７】
また、従来の特開平５−２８９１０７の走査線方向の配線数が一画素あたり３本である一方、本発明は２本と少ないので、有効な画素領域が格段に大きくなった。
【００８８】
次に、第３の課題の解決策を次に述べる
従来の特開平５−２８９１０７では、画素電極のスイッチングにＣＭＯＳトランスミッションゲートを利用し、消費電力の減少などの利点を記述しているものの、ＣＭＯＳトランスミッションゲートのゲート端子への走査線Ｙｎからの信号の具体的な供給方法についての説明がほとんどなかった。
【００８９】
図１７の図面を参照しながら本発明の画素のスイッチングにＣＭＯＳトランスミッションゲートを利用した場合の、走査線信号のパルスの供給の仕方と、走査線側駆動回路の構成を説明する。
【００９０】
信号線Ｘｍと、走査線Ｙｎがマトリクス状に交差して、図１７に示すように信号線Ｘｍと走査線Ｙｎのそれぞれの交点にＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳトランスミッションゲートＴＧが一つ配置され、このＣＭＯＳトランスミッションゲートＴＧのＮＭＯＳのゲート端子はＹｎ行の走査線Ｙｎに接続している。一方ＣＭＯＳトランスミッションゲートＴＧのＰＭＯＳのゲート端子は、走査線￣Ｙｎに接続されている。
【００９１】
さらに、ＣＭＯＳトランスミッションゲートＴＧのソースあるいはドレイン端子の一方は信号線Ｘｍに接続し、残る他方のドレインあるいはソース端子は液晶容量ＣＬＣの端子に接続している。また、液晶容量ＣＬＣに並列して保持容量ＣＳが接続しており、この保持容量ＣＳの一方の端子はＣＭＯＳトランスミッションゲートＴＧと液晶容量ＣＬＣの共通の端子に接続し、また保持容量ＣＳの他方の端子は、保持容量線Ｓｎに接続されている。
【００９２】
また、液晶容量ＣＬＣのＣＭＯＳトランスミッションゲートＴＧに接続されていない側の端子であるアクティブマトリクス液晶表示体の対向基板の電極の電位ＶＣＯＭは、図２４に示す信号線Ｘｍのビデオ信号の最大振幅の中心から、式（１）の△Ｖの電圧分低い電位に設定している。例えば、ビデオ信号の最大電位が１１Ｖで最小電位が１Ｖであるとビデオ信号の中心電位は６Ｖになり、式（１）で表される△Ｖが１Ｖであれば、対向基板の電極電位ＶＣＯＭは５Ｖに設定される。
【００９３】
保持容量線の電位ＶＣと対向基板の電極電位ＶＣＯＭが同じならば、回路図では図１７の様に、液晶容量ＣＬＣと保持容量の端子は共通になる。
【００９４】
また走査線Ｙｎはアクティブマトリクス表示領域周辺に構成されている走査側駆動回路に接続され、信号線Ｘｍは信号側駆動回路に接続されている。
【００９５】
走査線側駆動回路は、走査線Ｙｎ専用の駆動回路ＮＹＤＲと、走査線￣Ｙｎ専用の駆動回路ＰＹＤＲに分かれている。図１８に示すように駆動回路ＰＹＤＲから出力する走査線Ｙｎのパルスの大きさ｜ＶＧ１｜は、駆動回路ＮＹＤＲから出力するパルスの大きさ｜ＶＧ２｜より大きくするところに、この発明の主旨がある。理由は次の通りである。
【００９６】
画素の有効エリアを確保するために、ＣＭＯＳトランスミッションゲートの占有面積を小さくする必要がある。ＰＭＯＳとＮＭＯＳのチャンネル長とチャンネル幅を同じにすると、無駄なレイアウトがなくなる。薄膜トランジスタの活性層がシリコン膜である場合、ＮＭＯＳのキャリヤである電子の方がＰＭＯＳのキャリアの正孔より移動度が大きいため、通常作成される薄膜トランジスタは幾科学的なサイズと、印加するゲート電圧の絶対値とドレイン電圧が同じならばＮＭＯＳの方がＰＭＯＳより大きな電流が得られる。同じ幾科学的形状で、同じドレイン電流を得るためには、ＮＭＯＳよりＰＭＯＳのゲート端子に印加される走査線Ｙｎのパルス信号の絶対値を大きくすればよい。
【００９７】
また、走査線Ｙｎと走査線￣Ｙｎの駆動回路を専用に設けたことにより、駆動回路の配線のレイアウトが非常に簡単になり、ＣＭＯＳトランスミッションゲートを画素のスイッチング素子に採用しながら高精細な駆動回路内蔵のアクティブマトリクス基板を容易に製造することが可能になった。
【００９８】
さらに、上記走査線Ｙｎと走査線￣Ｙｎの駆動回路を専用に設けたときの、さらなる改善例を図面を参照しながら次に述べる。
【００９９】
信号線Ｘｍと、走査線Ｙｎがマトリクス状に交差して、図１９に示すように信号線Ｘｍと走査線Ｙｎのそれぞれの交点にＰＭＯＳとＮＭＯＳで構成されたＣＭＯＳトランスミッションゲートＴＧが一つ配置され、このＣＭＯＳトランスミッションゲートＴＧのＮＭＯＳのゲート端子は走査線Ｙｎに接続している。一方ＣＭＯＳトランスミッションゲートＴＧのＰＭＯＳのゲート端子は走査線￣Ｙｎに接続している。
【０１００】
さらに、ＣＭＯＳトランスミッションゲートＴＧのソースあるいはドレイン端子の一方は信号線Ｘｍに接続し、残る他方のドレインあるいはソース端子は液晶容量ＣＬＣの端子に接続している。また、液晶容量ＣＬＣに並列して保持容量ＣＳが接続しており、この保持容量ＣＬＣの一方の端子はＣＭＯＳトランスミッションゲートＴＧと液晶容量ＣＬＣの共通の端子に接続し、また保持容量ＣＳの他方の端子は保持容量線Ｓｎに接続している。
【０１０１】
また、液晶容量ＣＬＣのＣＭＯＳトランスミッションゲートＴＧに接続されていない側の端子であるアクティブマトリクス液晶表示体の対向基板の電極の電位ＶＣＯＭは、図２４に示す信号線Ｘｍのビデオ信号の最大振幅の中心の電位ＶＣから、式（１）の△Ｖの電圧分低い電位に設定している。例えば、ビデオ信号の最大電位が１１Ｖで最小電位が１Ｖであるとビデオ信号の中心電位ＶＣは６Ｖになり、式（１）で表される△Ｖが１Ｖであれば、対向基板の電極電位ＶＣＯＭは５Ｖに設定される。
【０１０２】
保持容量線Ｓｎの電位と対抗基板の電極電位ＶＣＯＭが同じであっても良い。
【０１０３】
また、保持容量ＣＳの端子を保持容量線の代わりに走査線Ｙｎ−１に接続しても良い。
【０１０４】
また走査線Ｙｎはアクティブマトリクス表示領域周辺に構成されている走査側駆動回路に接続され、信号線Ｘｍは信号側駆動回路に接続されている。
【０１０５】
そこで、図１２ａに示すように走査線Ｙｎ−１、Ｙｎ．．．にハイレベルのパルス電圧ＶＧを供給すると、ＣＭＯＳトランスミッションゲートのＮＭＯＳのゲート端子にはＶＧのパルス信号が入力し、一方、図１２ｂに示すようにＮＭＯＳのゲート端子に入力する信号の反転した信号がＣＭＯＳトランスミッションゲートのＰＭＯＳに供給される。
【０１０６】
走査線側駆動回路を走査線Ｙｎと走査線￣Ｙｎ用にそれぞれ専用に設置すると、駆動回路の高密度化、つまり画素の高精細化が実現できる。ところが、第１の問題を解決する第１から第６の実施例で述べたようにＣＭＯＳトランスミッションゲートに入力するＰＭＯＳとＮＭＯＳに入力するパルスのタイミングが一致する必要がある。走査線Ｙｎ用の走査線側駆動回路と走査￣Ｙｎ−１用の走査線側駆動回路から、第ｎ行の走査線Ｙｎに出力するパルスのタイミングが必ずしも一致するとは限らない。
【０１０７】
そこで、図１９に示すようにＹｎ用走査線側駆動回路ＮＹＤＲからの走査線Ｙｎと￣Ｙｎ用走査線側駆動回路ＰＹＤＲからの走査線￣Ｙｎの間に相補パルス回路ＰＣＣを設置する。例えば図２０に示すような回路構成にする。
【０１０８】
走査線Ｙｎのパルス信号が図２１ａであり走査線￣Ｙｎのパルス信号が図２１ｂであって、パルスのタイミングのずれがＴＤあっても、相補パルス回路ＰＣＣで処理する事により、図２１ｃと図２１ｄに示すように走査線Ｙｎと走査線￣Ｙｎのパルスのタイミングはきわめて良好に一致できた。この結果、画素のスイッチング素子であるＣＭＯＳトランスミッションゲートＴＧが良好に動作するので、コントラストが高い鮮明な表示のアクティブマトリクス液晶表示体を製造できた。
【０１０９】
なお、以上の実施例で透明基板上にアクティブマトリクス液晶表示体を構成するときには、薄膜トランジスタでＰＭＯＳとＮＭＯＳを構成することもできる。
【０１１０】
【発明の効果】
以上の発明の様に、ＣＭＯＳトランスミッションゲートを画素のスイッチング素子に使い、しかもＣＭＯＳトランスミッションゲートのＰＭＯＳとＮＭＯＳのゲート端子に入力するパルスのタイミングを、ＣＭＯＳインバータを利用して一致する事によって、消費電力を低減する事ができると同時に、きわめて鮮明な画像のアクティブマトリクス液晶表示体を製造する事ができた。
【０１１１】
また、ＣＭＯＳトランスミッションゲートのＰＭＯＳあるいはＮＭＯＳのゲート端子に入力する走査線を保持容量線と共有する事により、ＣＭＯＳトランスミッションゲートを採用しながらも配線数を従来より減少できた事から、消費電流を減少することが出来るとともに、画素の有効エリアを増加する事ができて、コントラストが高く鮮明で明るい表示が可能になった。
【０１１２】
また、ＣＭＯＳトランスミッションゲートのＰＭＯＳのゲート端子入力用の走査線用とＮＭＯＳのゲート端子入力用の走査線用にそれぞれ専用の走査線側駆動回路を設置する事によって、ＰＭＯＳのＮＭＯＳのゲート端子に入力するパルスの大きさを自在に変えられるので、ＰＭＯＳとＮＭＯＳの電気的特性に応じてそれぞれの駆動回路の電源電圧を変更することにより、ＣＭＯＳトランスミッションゲートのＰＭＯＳとＮＭＯＳに流れるドレイン電流をコントロールすることによって有効にＣＭＯＳトランスミッションゲートの機能を発揮することが出来る。この結果、消費電流を減少することが出来るとともに、コントラストが高く鮮明な表示が可能になった。
【０１１３】
また、ＣＭＯＳトランスミッションゲートのＰＭＯＳのゲート端子入力用の走査線用とＮＭＯＳのゲート端子入力用の走査線用にそれぞれ専用の走査線側駆動回路を設置した場合、ＰＭＯＳの走査線信号とＮＭＯＳの走査線信号をパルス補正回路でパルス信号のタイミングをきわめて良好に一致することが出来るので、消費電力を低減する事ができると同時に、きわめて鮮明な画像のアクティブマトリクス液晶表示体を製造する事ができた。
【図面の簡単な説明】
【図１】本発明のアクティブマトリクス液晶表示装置の回路図。
【図２】本発明のアクティブマトリクス液晶表示装置の信号図。
【図３】本発明のアクティブマトリクス液晶表示装置の回路図。
【図４】本発明のアクティブマトリクス液晶表示装置の信号図。
【図５】本発明のアクティブマトリクス液晶表示装置の回路図。
【図６】本発明のアクティブマトリクス液晶表示装置の回路図。
【図７】本発明のアクティブマトリクス液晶表示装置の回路図。
【図８】本発明のアクティブマトリクス液晶表示装置の信号図。
【図９】本発明のアクティブマトリクス液晶表示装置の回路図。
【図１０】本発明のアクティブマトリクス液晶表示装置の信号図。
【図１１】本発明のアクティブマトリクス液晶表示装置の回路図。
【図１２】本発明のアクティブマトリクス液晶表示装置の信号図。
【図１３】本発明のアクティブマトリクス液晶表示装置の回路図。
【図１４】本発明のアクティブマトリクス液晶表示装置の信号図。
【図１５】本発明のアクティブマトリクス液晶表示装置の回路図。
【図１６】本発明のアクティブマトリクス液晶表示装置の信号図。
【図１７】本発明のアクティブマトリクス液晶表示装置の回路図。
【図１８】本発明のアクティブマトリクス液晶表示装置の信号図。
【図１９】本発明のアクティブマトリクス液晶表示装置の回路図。
【図２０】本発明のアクティブマトリクス液晶表示装置の回路図。
【図２１】本発明のアクティブマトリクス液晶表示装置の信号図。
【図２２】従来のアクティブマトリクス液晶表示装置の回路図。
【図２３】従来のアクティブマトリクス液晶表示装置の回路図。
【図２４】従来のアクティブマトリクス液晶表示装置の信号図。
【図２５】従来のアクティブマトリクス液晶表示装置の信号図。
【符号の説明】
ＣＬＣ ．．．液晶容量
ＣＳ ．．．保持容量
ＩＮＶ ．．．ＣＭＯＳインバータ
ＮＭＯＳ ．．．ｎ型ＭＯＳトランジスタ、ｎ型薄膜トランジスタ
ＮＹＤＲ ．．．ＮＭＯＳのゲート信号に入力する信号を発生する走査線側駆動
回路ＰＣＣ ．．．相補パルス回路
ＰＭＯＳ ．．．ｐ型ＭＯＳトランジスタ、ｐ型薄膜トランジスタ
ＰＹＤＲ ．．．ＰＭＯＳのゲート信号に入力する信号を発生する走査線側駆動
回路ＶＤ ．．．信号線の電位
ＶＤＤ ．．．ハイレベルの電源電圧
△ＶＬＱＤ ．．．液晶にかかる電圧
ＶＣＯＭ ．．．対向基板電位
ＶＧ ．．．走査線のパルスのハイレベル電位
ＶＰＥＬ ．．．画素電位
ＶＳＳ ．．．基準電源
Ｓｎ ．．．保持容量線
ＴＧ ．．．ＣＭＯＳトランスミッションゲート
△ＴＯＮ ．．．走査線パルス信号の時間幅
Ｘｍ ．．．ｍ列の信号線
Ｘｍ−１ ．．．ｍ−１列の信号線
Ｙｎ ．．．ｎ行の走査線
Ｙｎ−１ ．．．ｎ−１行の走査線
￣Ｙｎ ．．．ＰＭＯＳのゲート端子に入力する信号を供給するｎ行の走査線
￣Ｙｎ−１．．．ＰＭＯＳのゲート端子に入力する信号を供給するｎ−１行の走査線
Claims (1)
- 画素のスイッチがＮ型薄膜トランジスタとＰ型薄膜トランジスタによるトランスミッションゲートにより構成されてなり、
前記トランスミッションゲートのゲート端子に走査信号を供給する走査線の走査線側駆動回路を備え、
前記走査線側駆動回路と前記トランスミッションゲートとの間にパルス補正回路を設け、 前記トランスミッションゲートのＰ型薄膜トランジスタのゲート端子に入力される走査信号と、前記トランスミッションゲートのＮ型薄膜トランジスタのゲート端子に入力される走査信号とを前記パルス補正回路で補正することによりタイミングを一致させて、前記トランスミッションゲートを駆動することを特徴とするアクティブマトリクス液晶表示装置。
Priority Applications (1)
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