CN104280955A - 静电保护电路、光电装置及电子设备 - Google Patents

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Abstract

本发明提供更强地抑制静电影响的静电保护电路、光电装置及电子设备。本发明涉及的静电保护电路，其特征为：在第1布线(321)，电连接有第1p型晶体管(310a)的漏(315a)和第1n型晶体管(330a)的栅(333a)及源(334a)；在第2布线(322)，电连接有第1p型晶体管(310a)的栅(313a)及源(314a)、第1n型晶体管(330a)的漏(335a)、第2p型晶体管(310b)的漏(315b)和第2n型晶体管(330b)的栅(330b)及源(334b)；在第3布线(323)，电连接有第2p型晶体管(310b)的栅(313b)及源(314b)和第2n型晶体管(330b)的漏(335b)。

Description

静电保护电路、光电装置及电子设备
技术领域
本发明涉及静电保护电路、搭载有该静电保护电路的光电装置及搭载有该光电装置的电子设备。
背景技术
在作为光电装置的有源驱动型液晶装置中，具有对光进行调制的像素和对该像素进行驱动的半导体电路(扫描线驱动电路、数据线驱动电路等)等。在该液晶装置中，构成像素和半导体电路的晶体管由于静电会受到不可恢复的静电损坏，对静电的影响进行抑制的静电对策是重要的。例如，在专利文献1中就提出了设置有静电保护电路的液晶装置。
图16是记载于专利文献1的静电保护电路的电路图。如图16所示，记载于专利文献1的静电保护电路500具有p型晶体管504和n型晶体管505。p型晶体管504的源及栅连接于高电位布线502、被供给电位VH。n型晶体管505的源及栅连接于低电位布线503、被供给比电位VH低电位的电位VL。p型晶体管504的漏及n型晶体管505漏连接于信号布线501。
在信号布线501的电位处于VL～VH的范围的情况下，p型晶体管504及n型晶体管505处于截止状态，信号布线501、高电位布线502及低电位布线503不会构成电子干扰，液晶装置正常地工作。若由于静电、信号布线501的电位从VL～VH的范围脱离，则p型晶体管504和n型晶体管505中的某一方成为导通状态(ON状态)。例如，若由于静电、信号布线501的电位变得比VH高，则p型晶体管504成为导通状态。若由于静电、信号布线501的电位变得比VL低，则n型晶体管505成为导通状态。这样，若由于静电、信号布线501的电位变化，则高电位布线502或低电位布线503的任一个与信号布线501成为联通状态。而且，由于静电而施加于信号布线501的电荷分配到成了导通状态的高电位布线502或低电位布线503的任一侧，由于静电引起的信号布线501的电位变化变小。因为由于静电引起的信号布线501的电位变化变小，所以，在连接于信号布线501的半导体电路中难以产生不可恢复的静电损坏(静电击穿)。
专利文献1：日本特开2006-18165号公报
如上所述，在记载于专利文献1的静电保护电路500中，若由于静电而对信号布线501施加正电荷，则p型晶体管504成为导通状态，施加于信号布线501的正电荷经由p型晶体管504而被分配(放电)到高电位布线502侧，由于静电引起的信号布线501的电位变化变小。可是，p型晶体管504的载流子(空穴)的迁移率比n型晶体管505的载流子(电子)的迁移率小，与n型晶体管505相比，在p型晶体管504中电流(电荷)难以流动。因此，若由于静电而对信号布线501施加大量的正电荷，则不会经由p型晶体管504充分地分配(放电)到高电位布线502侧，由于静电引起的信号布线501的电位变化变大，有可能在连接于信号布线501的半导体电路和/或非导通状态的n型晶体管505等产生不可恢复的静电损坏(静电击穿)。
发明内容
本发明是用于解决上述问题的至少一部分而作出的，能够作为以下的方式或应用例来实现。
(应用例1)本应用例涉及的静电保护电路，其特征在于，包括第1p型晶体管、第1n型晶体管、第2p型晶体管、第2n型晶体管、第1布线、第2布线和第3布线；在所述第1布线电连接有所述第1p型晶体管的源及漏之中的一个、所述第1n型晶体管的栅和所述第1n型晶体管的源及漏之中的一个；在所述第2布线电连接有所述第1p型晶体管的栅、所述第1p型晶体管的源及漏之中的另一个、所述第1n型晶体管的源及漏之中的另一个、所述第2p型晶体管的源及漏之中的一个、所述第2n型晶体管的栅和所述第2n型晶体管的源及漏之中的一个；在所述第3布线电连接有所述第2p型晶体管的栅、所述第2p型晶体管的源及漏之中的另一个和所述第2n型晶体管的源及漏之中的另一个。
若由于静电而对第2布线施加正电荷，则因为第1p型晶体管的栅成为正的电位，第1n型晶体管的栅成为负的电位，所以第1p型晶体管及第1n型晶体管一起成为截止状态(OFF状态，非导通状态)。若由于静电而对第2布线施加负电荷，则因为第1p型晶体管的栅成为负的电位，第1n型晶体管的栅成为正的电位，所以第1p型晶体管及第1n型晶体管一起成为导通状态(ON状态)。即，第1布线与第2布线成为导通状态。
若由于静电而对第2布线施加正电荷，则因为第2p型晶体管的栅成为负的电位，第2n型晶体管的栅成为正的电位，所以第2p型晶体管及第2n型晶体管一起成为导通状态。即，第2布线与第3布线成为导通状态。若由于静电而对第2布线施加负电荷，则因为第2p型晶体管的栅成为正的电位，第2n型晶体管的栅成为负的电位，所以第2p型晶体管及第2n型晶体管一起成为非导通状态。
因而，若由于静电而对第2布线施加负电荷，则第1布线与第2布线成为导通状态，施加于第2布线的负电荷经由第1p型晶体管及第1n型晶体管，分配(放电)到第1布线侧。若由于静电而对第2布线施加正电荷，则第2布线与第3布线成为导通状态，施加于第2布线的正电荷经由第2p型晶体管及第2n型晶体管分配(放电)到第3布线侧。
如此地，在本应用例涉及的静电保护电路中，若由于静电而对第2布线施加正或负电荷，则2个p型晶体管之中的1个与2个n型晶体管之中的1个成为导通状态。与由于静电而使p型晶体管或n型晶体管的任一方成为导通状态的公知技术的静电保护电路相比，在本应用例涉及的静电保护电路中，因为电荷可流动的路径增多，所以由于静电所施加的电荷的放电能力(除电能力)优异，能够对该电荷迅速地进行放电。
并且，因为与n型晶体管相比在p型晶体管中电荷更难以流动，所以在公知技术的静电保护电路中，在p型晶体管成为导通状态的情况下和在n型晶体管成为导通状态的情况下，由于静电所施加的电荷的放电能力并不相同。即，公知技术的静电保护电路在由于静电而施加了负电荷和施加了正电荷的情况下，产生由于静电所施加的电荷的放电能力不同这一非对称性。在本应用例涉及的静电保护电路中，若由于静电而对第2布线施加负电荷或正电荷，则因为总是1个p型晶体管与1个n型晶体管这双方处于导通状态，所以能够消除公知技术的静电保护电路中的电荷的放电能力的非对称性，对由于静电所施加的电荷稳定地进行放电。
因而，因为由于静电而施加于第2布线的正或负电荷，通过本应用例涉及的静电保护电路，稳定而迅速地分配(放电)到成了导通状态的第1布线或第3布线的任一侧，所以由于静电引起的第2布线的电位变化变小。从而，在连接于第2布线的半导体电路难以产生不可恢复的静电损坏(静电击穿)。
(应用例2)在记载于上述应用例的静电保护电路中，优选：所述第1布线为第1电源布线，所述第2布线为信号布线，所述第3布线为第2电源布线。
若按顺序变高地设定第1布线(第1电源布线)的电位、第2布线(信号布线)的电位及第3布线(第2电源布线)的电位，则因为第1p型晶体管及第2p型晶体管的栅具有正的电位，第1n型晶体管及第2n型晶体管的栅具有负的电位，所以第1p型晶体管、第1n型晶体管、第2p型晶体管及第2n型晶体管全部成为非导通状态。即，若按顺序变高地设定第1布线的电位、第2布线的电位及第3布线的电位，则配置于静电保护电路的晶体管成为非导通状态，第1布线、第2布线和第3布线不会构成电子干扰。从而，若使记载于上述应用例的静电保护电路应用于被供给如此的电位的三条布线，则仅在由于静电、第2布线的电位变化了的情况下，配置于静电保护电路的晶体管成为导通状态，能够将由于静电而施加于第2布线的电荷分配(放电)到成为导通状态的第1布线或第3布线的任一侧。从而，由于静电引起的第2布线的电位变化变小，在连接于第2布线的半导体电路中难以产生不可恢复的静电损坏(静电击穿)。
(应用例3)在记载于上述应用例的静电保护电路中，优选：所述第1布线及所述第3布线的电容比所述第2布线的电容要大。
若由于静电而对第2布线施加负电荷，第1布线与第2布线成为导通状态，则因为第1布线的电容比第2布线的电容大，所以与第1布线的电容比第2布线的电容小的情况相比，能够将施加于第2布线的负电荷更多地分配(放电)到成了导通状态的第1布线侧，并使由于静电引起的第2布线的电位变化变小。
若由于静电而对第2布线施加正电荷，第2布线与第3布线成为导通状态，则因为第3布线的电容比第2布线的电容大，所以与第3布线的电容比第2布线的电容小的情况相比，能够将施加于第2布线的正电荷更多地分配(放电)到成为了导通状态的第3布线侧，并使由于静电引起的第2布线的电位变化变小。
(应用例4)本应用例涉及的光电装置，其特征在于，具备记载于上述应用例的静电保护电路。
本应用例涉及的光电装置，因为具备记载于上述应用例的静电保护电路，所以可抑制静电的影响，能够提高对于静电的耐受性即光电装置的可靠性。
(应用例5)记载于本应用例的电子设备，其特征在于：具备记载于上述应用例的静电保护电路和/或记载于上述应用例的光电装置。
本应用例涉及的电子设备，因为具备记载于上述应用例的静电保护电路和/或具有记载于上述应用例的光电装置，所以可够抑制静电的影响，能够提高对于静电的耐受性即光电装置的可靠性。
附图说明
图1是表示实施方式1涉及的液晶装置的结构的概略俯视图。
图2是沿图1的H-H’线的概略剖视图。
图3是表示实施方式1涉及的液晶装置的主要电路结构的电路图。
图4是配置有像素的区域的等效电路图。
图5是表示构成像素的各构成要素的剖面位置关系的示意剖视图。
图6是静电保护电路的电路图。
图7是静电保护电路的电路图。
图8是经典保护电路的概略俯视图。
图9是沿图8的A-A’线的概略剖视图。
图10是沿图8的B-B’线的概略剖视图。
图11是表示由于静电而施加的电荷的流动的电路图。
图12是表示由于静电而施加的电荷的流动的电路图。
图13是表示由于静电而施加的电荷的流动的电路图。
图14是表示由于静电而施加的电荷的流动的电路图。
图15是表示第2实施方式涉及的投影型显示装置的结构的概略图。
图16是公知技术涉及的静电保护电路的电路图。
附图标记说明
300…静电保护电路，310a…第1p型晶体管，313a…栅，314a…源，
315a…漏，310b…第2p型晶体管，313b…栅，314b…源，315b…漏，
330a…第1n型晶体管，333a…栅，334a…源，335a…漏，
330b…第2n型晶体管，333b…栅，334b…源，335b…漏，
311…p型晶体管的半导体层，311a…沟道区域，311d…高浓度源区域，
311e…高浓度漏区域，331…n型晶体管的半导体层，331a…沟道区域，
331d…高浓度源区域，331e…高浓度漏区域，321…第1布线，
322…第2布线，323…第3布线，VSS…低电位电源布线，
VDD…高电位电源布线，S…信号布线。
具体实施方式
以下，参照附图关于本发明的实施方式进行说明。该实施方式表示本发明的一个方式，并非要对该发明进行限定，在本发明的技术思想的范围内能够任意地变更。并且，在以下的各图中，为了使各层和/或各部位在图面上成为可识别程度的大小，而使各层和/或各部位的比例尺与实际不同。
实施方式1
液晶装置的概要
实施方式1涉及的液晶装置100为光电装置之一例，为具备有薄膜晶体管(Thin Film Transistor，以下称为TFT)30的透射型液晶装置。本实施方式涉及的液晶装置100能够合适地用作例如作为后述的投影型显示装置(液晶投影机)的光调制元件。
首先，关于作为本实施方式涉及的光电装置的液晶装置100的整体结构，参照图1～图4进行说明。图1是表示液晶装置的结构的概略俯视图。图2是沿图1的H-H’线的概略剖视图。图3是表示液晶装置的主要电路结构的电路图。图4是配置有像素的区域的等效电路图。
如图1及图2所示，本实施方式涉及的液晶装置100具有互相对置配置的元件基板10及对置基板20和由这些一对基板所夹持的液晶层50等。
元件基板10比对置基板20大，两基板经由配置为框缘状的密封材料52而粘接，在其间隙内封入具有正或负的介电各向异性的液晶而构成液晶层50。密封材料52为例如热固性或紫外线固化性的环氧树脂等粘接剂，其中后混入有用于将一对基板的间隔保持为一定的间隔件(省略图示)。
在配置为框缘状的密封材料52的内侧，相同按框缘状设置有遮光膜53。遮光膜53含有例如遮光性的金属或者金属化合物等，遮光膜53的内侧成为显示区域E。在显示区域E按矩阵状配置有多个像素P。
在元件基板10的排列有多个外部电路连接端子102的第1边与沿该第1边的密封材料52之间，设置有数据线驱动电路101。在沿该第1边的密封材料52与显示区域E之间，设置有采样电路7。在沿与该第1边垂直且互相对置的其他的第2边、第3边的密封材料52与显示区域E之间，设置有扫描线驱动电路104。在沿与该第1边对置的其他的第4边的密封材料52与显示区域E之间，设置有连接2个扫描线驱动电路104的布线105。而且，设置有用于对数据线驱动电路101、采样电路7、扫描线驱动电路104和外部电路连接端子102进行电连接的引绕布线90。
如图2所示，元件基板10具有基板主体10a、形成于基板主体10a的液晶层50侧的面的TFT30、像素电极9a及覆盖像素电极9a的取向膜18等。基板主体10a由例如石英和/或玻璃等透明材料构成。并且，TFT30和像素电极9a为像素P的构成要素。像素P的详情后述。
而且，虽然在此并未图示，但是在元件基板10上，除了数据线驱动电路101、采样电路7、扫描线驱动电路104之外，还设置后述的静电保护电路300(参照图3)。除此之外，也可以设置用于对制造过程中和/或出厂时的液晶装置100的质量、缺陷等进行检查的检查电路等半导体电路。
对置基板20具有基板主体20a、按顺序叠于对置基板主体20a的液晶层50侧的面的遮光膜53、绝缘膜22、对置电极23及取向膜24等。
对置基板主体20a由例如石英和/或玻璃等透明材料构成。
遮光膜53，如图1所示，与采样电路7和扫描线驱动电路104等俯视重叠，对从对置基板20侧入射的光进行遮蔽，具有防止这些电路由于光而误工作的作用。并且，进行遮蔽以使得无用的杂散光不会入射于显示区域E，确保显示区域E的显示中的高对比度。
绝缘膜22含有例如二氧化硅等无机材料，具有光透射性而设置为覆盖遮光膜53。并且，绝缘膜22也作为对由于遮光膜53而产生于基板上的凹凸加以缓解的平坦化层而发挥作用。
对置电极23包括例如ITO等透明导电膜，覆盖绝缘膜22，并且遍及显示区域E而形成。对置电极23通过如图1所示设置于对置基板20的四角的上下导通部106，而电连接于元件基板10侧的布线。
覆盖像素电极9a的取向膜18及覆盖对置电极23的取向膜24基于液晶装置100的光学设计而设定，在本实施方式中，由二氧化硅等无机材料的斜向蒸镀膜(无机取向膜)构成。并且，取向膜18、24也可以使用聚酰亚胺等的有机取向膜。
如图3所示，对扫描线驱动电路104，从外部电路经由外部电路连接端子102及扫描线驱动电路用电源布线94，供给低电位电源VSSY的电位及高电位电源VDDY的电位。低电位电源VSSY的电位为接地电位(基准电位)、即基本为0V。高电位电源VDDY的电位比低电位电源VSSY的电位高，基本为16V。而且，对扫描线驱动电路104，从外部电路经由外部电路连接端子102及扫描线驱动电路用信号布线95供给Y时钟信号CLY(及反相Y时钟信号CLYB)、Y起始脉冲信号DY。扫描线驱动电路104基于这些信号依次生成扫描信号G1、…、Gm而输出。
对数据线驱动电路101，从外部电路经由外部电路连接端子102及数据线驱动电路用电源布线91，供给低电位电源VSSX的电位及高电位电源VDDX的电位。低电位电源VSSX的电位为接地电位(基准电位)、即基本为0V。高电位电源VDDX的电位比低电位电源VSSX的电位高，基本为16V。而且，对数据线驱动电路101，从外部电路经由外部电路连接端子102及数据线驱动电路用信号布线92供给X时钟信号CLX(及反相X时钟信号CLXB)及X起始脉冲信号DX。数据线驱动电路101，若被输入X起始脉冲信号DX，则以基于X时钟信号CLX(及反相X时钟信号CLXB)的定时，依次生成采样信号S1、…、Sn而输出。
采样电路7具备多个由p沟道型或n沟道型的单沟道型TFT、或互补型的TFT构成的采样开关7s。对采样电路7，经由外部电路连接端子102及图像信号线96，供给图像信号VID1～VID6的电位。而且，对采样电路7，从数据线驱动电路101按每个采样开关7s供给采样信号S1、…、Sn。采样电路7若被输入采样信号S1、…、Sn，则相应于采样信号S1、…、Sn依次对对应于采样开关7s的数据线6a供给图像信号。
如图4所示，在配置有像素P的区域(显示区域E)，设置有作为互相绝缘而垂直的信号线的多条扫描线11a及多条数据线6a和相对于扫描线11a平行地延伸的电容线60。在由扫描线11a与数据线6a划分出的区域，设置有像素电极9a、TFT30和存储电容70，它们构成像素P的像素电路。
供给图像信号的数据线6a电连接于TFT30的源电极。写入数据线6a的图像信号VS1、VS2、…、VSn既可以按该顺序线依次地进行供给，也可以按每组对相邻的多条数据线6a进行供给。在本实施方式中，图像信号VS1、VS2、…、VSn对应于串行-并行展开为6相的图像信号VID1～VID6的每一个，按组地对由6条数据线6a构成的一组供给。图像信号的相展开数(即，串行-并行展开后的图像信号的序列数)并不限于6相，例如也可以构成为，展开为9相、12相、24相等多相的图像信号，被供给到以对应于该展开数的数为一组的数据线6a的组给。
供给扫描信号的扫描线11a连接于TFT30的栅电极3a。对扫描线11a及栅电极3a，按扫描信号G1、G2、…、Gm的顺序线依次进行供给。像素电极9a电连接于TFT30的漏电极。
液晶装置100构成为，通过作为开关元件的TFT30因扫描信号G1、G2、…、Gm的输入而仅在一定期间成为导通状态，将从数据线6a供给的图像信号VS1、VS2、…、VSn在预定的定时经由TFT30写入像素电极9a。而且，经由像素电极9a被写入液晶层50的预定电平的图像信号VS1、VS2、…、VSn，在像素电极9a与隔着液晶层50对置配置的对置电极23之间保持一定期间。
用于防止所保持的图像信号VS1、VS2、…、VSn泄漏，而和形成于像素电极9a与对置电极23之间的液晶电容并联地附加了存储电容70。存储电容70设置于TFT30的漏与电容线60之间。
如此的液晶装置100为透射型，采用未施加电压时的像素P的透射率比施加电压时的透射率大而成为亮显示的常白模式的光学设计，或采用未施加电压时的像素P的透射率比施加电压时的透射率小而成为暗显示的常黑模式的光学设计。相应于光学设计，而在光的入射侧与射出侧分别配置并采用偏振元件(省略图示)。
布线及静电保护电路
接下来，返回到图3，对配置于液晶装置100的元件基板10的布线的概要和静电保护电路300的配置位置等进行说明。
液晶装置100具有：用于对采样电路7供给图像信号VID1～VID6的图像信号线96；用于对扫描线驱动电路104供给电源的扫描线驱动电路用电源布线94；用于对扫描线驱动电路104供给驱动用的信号的扫描线驱动电路用信号布线95；用于对数据线驱动电路101供给电源的数据线驱动电路用电源布线91；及用于对数据线驱动电路101供给驱动用的信号的数据线驱动电路用信号布线92等。用这些布线，构成对外部电路连接端子102与半导体电路(数据线驱动电路101、采样电路7、扫描线驱动电路104等)进行连接的引绕布线90(参照图1)。
如上所述，在扫描线驱动电路用电源布线94，供给低电位电源VSSY的电位(0V)和高电位电源VDDY的电位(基本为16V)。在数据线驱动电路用电源布线91，供给低电位电源VSSX的电位(0V)和高电位电源VDDX的电位(基本为16V)。其结果，供给高电位电源VDDY的电位的扫描线驱动电路用电源布线94的电位及供给高电位电源VDDX的电位的数据线驱动电路用电源布线91的电位，比供给低电位电源VSSY的电位的扫描线驱动电路用电源布线94的电位及供给低电位电源VSSX的电位的数据线驱动电路用电源布线91的电位高。
供给低电位电源VSSY的电位(0V)的扫描线驱动电路用电源布线94及供给低电位电源VSSX的电位(0V)的数据线驱动电路用电源布线91，为本发明中的‘第1电源布线’之一例，以下，将其称为低电位电源布线VSS。供给高电位电源VDDY的电位(基本为16V)的扫描线驱动电路用电源布线94及供给高电位电源VDDX的电位(基本为16V)的数据线驱动电路用电源布线91，为本发明中的‘第2电源布线’之一例，以下，将其称为高电位电源布线VDD。
如上所述，在扫描线驱动电路用信号布线95，供给Y时钟信号CLY(及反相Y时钟信号CLYB)和Y起始脉冲信号DY等。在数据线驱动电路用信号布线92，供给X时钟信号CLX(及反相X时钟信号CLXB)和X起始脉冲信号DX等。在图像信号线96供给图像信号VID1～VID6。这些Y时钟信号CLY、反相Y时钟信号CLYB、Y起始脉冲信号DY、X时钟信号CLX、反相X时钟信号CLXB、X起始脉冲信号DX及图像信号VID1～VID6的电位，处于低电位电源布线VSS的电位(0V)～高电位电源布线VDD的电位(基本为16V)的范围内。
供给Y时钟信号CLY(及反相Y时钟信号CLYB)和Y起始脉冲信号DY等的电位的扫描线驱动电路用信号布线95、供给X时钟信号CLX(及反相X时钟信号CLXB)和X起始脉冲信号DX等的数据线驱动电路用信号布线92及供给图像信号VID1～VID6的图像信号线96，为本发明中的‘信号布线’之一例，以下，将其称为信号布线S。
还有，因为在高电位电源布线VDD及低电位电源布线VSS中流过与信号布线S相比更大的电流，所以高电位电源布线VDD及低电位电源布线VSS的宽度比信号布线S的宽度大(宽)。也就是说，高电位电源布线VDD及低电位电源布线VSS的电阻与信号布线S的电阻相比为低电阻，而且高电位电源布线VDD及低电位电源布线VSS的电容比信号布线S的电容大。
静电保护电路300配置(连接)于外部电路连接端子102与半导体电路(数据线驱动电路101、采样电路7、扫描线驱动电路104)之间的信号布线S。虽然在图3中省略图示，但是静电保护电路300除了信号布线S之外，也配置(连接)于低电位电源布线VSS及高电位电源布线VDD。
像素结构
接下来，参照图5对配置于显示区域E的像素P的具体结构进行说明。图5是表示构成像素的各构成要素的剖面位置关系的示意剖视图，以可明示的尺寸表示。
如图5所示，像素P具有按顺序叠层于基板主体10a的包括扫描线11a等的第1层、包括TFT30等的第2层、包括数据线6a等的第3层、包括存储电容70等的第4层及包括像素电极9a和取向膜18等的第5层(最顶层)。在第1层与第2层之间设置有基底绝缘膜12，在第2层与第3层之间设置有第1层间绝缘膜41，在第3层与第4层之间设置有第2层间绝缘膜42，在第4层与第5层之间设置有第3层间绝缘膜43a，防止上述的各要素短路。
第1层的构成-扫描线等
在第1层，设置包有硅化钨的扫描线11a。作为构成扫描线11a的材料，除了硅化钨之外，例如还能够使用氮化钛和或钨等。扫描线11a具有遮光性，并遮挡欲从下侧入射TFT30的光，对由于光引起的TFT30的误工作进行抑制。
第2层的构成-TFT
接下来，作为第2层设置有包括栅电极3a的TFT30。TFT30包括：含有导电性多晶硅及硅化钨的栅电极3a；含有多晶硅的半导体层1a；及使栅电极3a与半导体层1a相绝缘且含有二氧化硅的栅绝缘膜2。半导体层1a具有高浓度源区域1d、沟道区域1a’、高浓度漏区域1e、形成于高浓度源区域1d与沟道区域1a’之间的接合区域(低浓度源区域1b)和形成于沟道区域1a’与高浓度漏区域1e之间的接合区域(低浓度漏区域1c)。栅绝缘膜2设置为覆盖半导体层1a及基底绝缘膜12。并且，栅电极3a隔着栅绝缘膜2对置配置于半导体层1a的沟道区域1a’。
第1层与第2层之间的构成-基底绝缘膜
在扫描线11a与半导体层1a之间，设置有含有二氧化硅的基底绝缘膜12。未与半导体层1a接触的区域的基底绝缘膜12被栅绝缘膜2覆盖。在扫描线11a上的基底绝缘膜12及栅绝缘膜2，设置有接触孔12cv。埋设该接触孔12cv地设置栅电极3a，栅电极3a与扫描线11a经由接触孔12cv互相连接、成为等电位。
第3层的结构-数据线等
在第3层，设置有数据线6a(源电极6a1)及中继电极5a(漏电极5a1)。数据线6a及中继电极5a由金属等导电材料构成，具有例如含铝的层和含氮化钛的层这样的双层结构。数据线6a与源电极6a1形成为一体，与TFT30的高浓度源区域1d接触的部分成为源电极6a1。中继电极5a与漏电极5a1形成为一体，与TFT30的高浓度漏区域1e接触的部分成为漏电极5a1。
第2层与第3层之间的结构-第1层间绝缘膜
在栅电极3a与数据线6a之间，设置有例如含有二氧化硅和/或氮化硅的第1层间绝缘膜41。在第1层间绝缘膜41设置有供TFT30的高浓度源区域1d与源电极6a1进行电连接的接触孔81及供TFT30的高浓度漏区域1e与漏电极5a1进行电连接的接触孔81。
第4层的结构-存储电容等
在第4层，设置有存储电容70。存储电容70由连接于像素电极9a且作为像素电位侧电容电极的上部电极73、作为固定电位侧电容电极的下部电极71和由上部电极73与下部电极71夹着的电介质层75构成。根据该存储电容70，可显著地提高像素电极9a中的电位保持特性。
上部电极73由例如金属等导电材料构成，具有对像素电极9a与中继电极5a进行中继连接的功能。上部电极73经由接触孔89连接于像素电极9a，经由接触孔85、中继电极5a和接触孔83连接于TFT30的高浓度漏区域1e。
下部电极71由金属等导电材料构成，例如具有含铝的层和含氮化钛的层这样的双层结构。下部电极71的主线部延伸于扫描线11a的配置方向、成为电容线60。也就是说，下部电极71与电容线60为等电位(固定电位)。
作为电介质层75，能够采例如用氮化硅、氧化硅、氧化铪、氧化铝、氧化钽等的单层膜、或叠层有这些单层膜之中的至少2种的单层膜的多层膜。
第3层与第4层之间的结构-第2层间绝缘膜
在数据线6a及中继电极5a与存储电容70之间，设置有例如由氮化硅和/或氧化硅等构成的第2层间绝缘膜42。在第2层间绝缘膜42，设置有用于对中继电极5a与上部电极73进行电连接的接触孔85。
第5层、及第4层与第5层之间的结构-像素电极等
在第5层设置有像素电极9a。像素电极9a按每个像素P形成为岛状，在像素电极9a上设置取向膜18。而且，在像素电极9a与存储电容70之间设置有例如含有氮化硅和/或氧化硅等的第3层间绝缘膜43。在第3层间绝缘膜43，设置有用于对像素电极9a与上部电极73进行电连接的接触孔89。
还有，上述半导体电路(数据线驱动电路101、采样电路7、扫描线驱动电路104等)和静电保护电路300，具有与上述像素P相同的结构，并按与像素P相同的工序(以相同的时机)形成。
静电保护电路的概要
图6及图7是静电保护电路的电路图。参照图6及图7对静电保护电路300的概要进行说明。
如图6所述，静电保护电路300具有第1p型晶体管310a、第1n型晶体管330a、第2p型晶体管310b、第2n型晶体管330b、第1布线321、第2布线322和第3布线323。
第1布线321电连接于低电位电源布线VSS，被供给低电位电源布线VSS的电位(基本为0V)。第2布线322电连接于信号布线S，被供给信号布线S的电位。第3布线323电连接于高电位电源布线VDD，被供给高电位电源布线VDD的电位(基本为16V)。因此，被供给于第3布线323的电位比被供给于第1布线321的电位高。并且，因为被供给于第2布线322的电位位于低电位电源布线VSS的电位(0V)～高电位电源布线VDD的电位(基本为16V)的范围内，所以各布线的电位按第1布线321的电位、第2布线322的电位、第3布线323的顺序变高。
若换言之，则第1布线321为低电位电源布线VSS，第2布线322为信号布线S，第3布线323为高电位电源布线VDD。如上所述，高电位电源布线VDD及低电位电源布线VSS的宽度比信号布线S的宽度大，高电位电源布线VDD及低电位电源布线VSS的电容比信号布线S的电容大。因而，第1布线321的电容及第3布线323的电容比第2布线322的电容大。
在静电保护电路300中，第1p型晶体管310a、第2n型晶体管330b、第2p型晶体管310b和第1n型晶体管330a配置为矩形状(参照图8)。第1p型晶体管310a与第1n型晶体管330a沿第2布线322的延伸方向配置，并电连接于第1布线321及第2布线322。第2n型晶体管330b与第2p型晶体管310b沿第2布线322的延伸方向配置，并电连接于第2布线322及第3布线323。并且，第1p型晶体管310a与第2n型晶体管330b隔着第2布线322而互相对置，并且第1n型晶体管330a与第2p型晶体管310b互相对置。
还有，静电保护电路300中的p型晶体管310a、310b及n型晶体管330a、330b的配置也可以为图7所示的构成。详细而言，也可以构成为：第1p型晶体管310a与第2p型晶体管310b隔着第2布线而互相对置，第1n型晶体管330a与第2n型晶体管330b互相对置，并且第1p型晶体管310a、第2p型晶体管310b、第2n型晶体管330b和第1n型晶体管330a配置为矩形状。
在p型晶体管310b、310b中，高电位侧为源，低电位侧为漏。虽然也存在由于静电、第2布线322的电位变动的情况，但是在以下的说明中，在第1p型晶体管310a中，将连接于高电位侧的布线(第2布线322)侧称为源314a，将连接于低电位侧的布线(第1布线321)侧称为漏315a。在第2p型晶体管310b中，将连接于高电位侧的布线(第3布线323)侧称为源314b，将连接于低电位侧的布线(第2布线322)侧称为漏315b。
在n型晶体管330a、330b中，低电位侧为源，高电位侧为漏。虽然也存在由于静电、第2布线322的电位变动的情况，但是在以下的说明中，在第1n型晶体管330a中，将连接于低电位侧的布线(第1布线321)侧称为漏334a，将连接于高电位侧的布线(第2布线322)侧称为漏335a。在第2n型晶体管330b中，将连接于低电位侧的布线(第2布线322)侧称为源334b，将连接于高电位侧的布线(第3布线323)侧称为漏335b。
在第1布线321，电连接有第1p型晶体管310a的漏315a、第1n型晶体管330a的栅333a和第1n型晶体管330a的源334a。
还有，第1p型晶体管310a的漏315a为本发明中的‘第1p型晶体管的源及漏之中的一个’之一例。第1n型晶体管330a的源334a为本发明中的‘第1n型晶体管的源及漏之中的一个’之一例。
在第2布线，电连接有第1p型晶体管310a的栅313a、第1p型晶体管310a的源314a、第1n型晶体管330a的漏335a、第2p型晶体管310b的漏315b、第2n型晶体管330b的栅333b和第2n型晶体管330b的源334b。
还有，第1p型晶体管310a的源314a为本发明中的‘第1p型晶体管的源及漏之中的另一个’之一例。第1n型晶体管330a的漏335a为本发明中的‘第1n型晶体管的源及漏之中的另一个’之一例。第2p型晶体管310b的漏315b为本发明中的‘第2p型晶体管的源及漏之中的一个’之一例。第2n型晶体管330b的源334b为本发明中的‘第2n型晶体管的源及漏之中的一个’之一例。
在第3布线323，电连接有第2p型晶体管310b的栅313b、第2p型晶体管310b的源314b和第2n型晶体管330b的漏335b。
还有，第2p型晶体管310b的源314b为本发明中的‘第2p型晶体管的源及漏之中的另一个’之一例。第2n型晶体管330b的漏335b为本发明中的‘第2n型晶体管的源及漏之中的另一个’之一例。
这样，在第1p型晶体管310a中，栅313a与源314a电连接于第2布线322成为等电位。在第1n型晶体管330a中，栅333a与源334a电连接于第1布线321、成为等电位。在第2p型晶体管310b中，栅313b与源314b电连接于第3布线323、成为等电位。在第2n型晶体管330b中，栅333b与源334b电连接于第2布线322、成为等电位。其结果，在p型晶体管310a、310b中，由于栅313a、313b相对于漏315a、315b的电位，半导体层311的沟道区域311a(参照图8)的电阻变化。在n型晶体管330a、330b中，由于栅333a、333b相对于漏335a、335b的电位，半导体层331的沟道区域331a(参照图8)的电阻变化。
静电保护电路的结构
图8是静电保护电路的概略俯视图，图9是沿图8的A-A’线的概略剖视图，图9是沿图8的B-B’线的概略剖视图。
参照图8～图10，对静电保护电路300的结构具体地进行说明。
首先参照图8，对静电保护电路300的平面结构进行说明。
如图8所述，沿A-A’线，配置有第1n型晶体管330a和第2p型晶体管310b。沿B-B’线，配置有第1p型晶体管310a和第2n型晶体管330b。
在第1p型晶体管310a中，半导体层311为矩形状，并具有高浓度漏区域311e、沟道区域311a和高浓度源区域311d，并且高浓度漏区域311e成为漏315a，高浓度源区域311d成为源314a。高浓度漏区域311e的一部分与第1布线321重叠，在该重叠的部分配置有接触孔CTD。高浓度源区域311d的一部分与第2布线322重叠，在该重叠的部分配置有接触孔CTS。栅电极343配置为，重叠于第1p型晶体管310a的半导体层311的沟道区域311a、第2布线322和第2n型晶体管330b的半导体层331的沟道区域331a。与半导体层311的沟道区域311a重叠的部分的栅电极343成为栅313a。栅电极343具有W字形状，并且不重叠于第1p型晶体管310a的高浓度源区域311d和第2n型晶体管330b的高浓度源区域331d。在栅电极343与第2布线322重叠的部分，配置有接触孔CTG2。
在第1n型晶体管330a中，半导体层331为矩形状，并具有高浓度漏区域331e、沟道区域331a和高浓度源区域331d，并且高浓度漏区域331e成为漏335a，高浓度源区域331d成为源334a。高浓度源区域331d的一部分重叠于第1布线321，在该重叠的部分配置有接触孔CTS。高浓度漏区域331e的一部分重叠于第2布线322，在该重叠的部分配置有接触孔CTD。栅电极333配置为，重叠于半导体层331的沟道区域331a和第1布线321。与半导体层331的沟道区域331a重叠的部分的栅电极333成为栅333a。栅电极333具有U字形状，并且不与高浓度源区域331d重叠。在栅电极333与第1布线321重叠的部分，配置有接触孔CTG1。
在第2p型晶体管310b中，半导体层311为矩形状，并具有高浓度漏区域311e、沟道区域311a和高浓度源区域311d，并且高浓度漏区域311e成为漏315b，高浓度源区域311d成为源314b。高浓度漏区域311e的一部分重叠于第2布线322，在该重叠的部分配置有接触孔CTD。高浓度源区域311d的一部分重叠于第3布线323，在该重叠的部分配置有接触孔CTS。栅电极313配置为，重叠于半导体层311的沟道区域311a和第3布线323。与半导体层311的沟道区域311a重叠的部分的栅电极313成为栅313b。栅电极313具有U字形状，并且不与高浓度源区域311d重叠。在栅电极313与第3布线323重叠的部分，配置有接触孔CTG3。
在第2n型晶体管330b中，半导体层331为矩形状，并具有高浓度漏区域331e、沟道区域331a和高浓度源区域331d，并且高浓度漏区域331e成为漏335b，高浓度源区域331d成为源334b。高浓度源区域331d的一部分重叠于第2布线322，在该重叠的部分配置有接触孔CTS。高浓度漏区域331e的一部分重叠于第3布线323，在该重叠的部分配置有接触孔CTD。与半导体层331的沟道区域331a重叠的部分的栅电极343成为栅333b。
还有，既可以在半导体层311、331的高浓度源区域311d、331d与沟道区域311a、331a之间设置接合区域(低浓度源区域)，也可以在半导体层311、331的高浓度漏区域311e、331e与沟道区域311a、331a之间设置接合区域(低浓度漏区域)。
并且，虽然在图8所示的静电保护电路300中，第1布线321配置于第2布线322的左侧，第3布线323配置于第2布线322的右侧，但是也可以构成为：第1布线321配置于第2布线322的右侧，第3布线323配置于第2布线322的左侧。
接下来，参照图9及图10，对静电保护电路300的剖面结构进行说明。
如上所述，构成静电保护电路300的p型晶体管310a、310b和n型晶体管330a、330b按与像素P相同的工序(相同的时机)形成，以与像素P相同的材料构成。
如图9及图10所示，设置于覆盖基板主体10a的基底绝缘膜12之上的半导体层331、311被栅绝缘膜2覆盖。在栅绝缘膜2之上，设置按与栅电极3a相同的工序所形成的栅电极313、333、343。隔着栅绝缘膜2与半导体层331、311对置配置的部分栅电极313、333、343形成栅313a、313b、333a、333b。栅电极313、333、343及栅绝缘膜2被第1层间绝缘膜41覆盖。在第1层间绝缘膜41之上，设置有按与数据线6a和/或中继电极5a相同的工序所形成的布线321、322、323。在布线321、322、323上按顺序叠层有第2层间绝缘膜42、第3层间绝缘膜43和取向膜18。
如图9所示，沿着A-A’线，配置有第1n型晶体管330a和第2p型晶体管310b。第1n型晶体管330a包括半导体层331(高浓度源区域331d、沟道区域331a、高浓度漏区域331e)、栅绝缘膜2和与沟道区域331a对置配置的栅电极333(栅333a)。第2p型晶体管310b包括半导体层311(高浓度漏区域311e、沟道区域311a、高浓度源区域311d)、栅绝缘膜2和与沟道区域311a对置配置的栅电极313(栅313b)。
在第1n型晶体管330a中，在第1层间绝缘膜41形成有使栅电极333露出的接触孔CTG1，在栅绝缘膜2及第1层间绝缘膜41形成有使高浓度源区域331d露出的接触孔CTS及使高浓度漏区域331e露出的接触孔CTD。栅电极333(栅333a)与高浓度源区域331d(源334a)经由接触孔CTG1、第1布线321和接触孔CTS电连接。也就是说，第1布线321、栅333a及源334a成为相同的电位。
第2p型晶体管310b中，在第1层间绝缘膜41形成有使栅电极313露出的接触孔CTG3，在栅绝缘膜2及第1层间绝缘膜41，形成有使高浓度漏区域311e露出的接触孔CTD及使高浓度源区域311d露出的接触孔CTS。栅电极313(栅313b)与高浓度源区域311d(源314b)经由接触孔CTG3、第3布线323和接触孔CTS电连接。也就是说，第3布线323、栅313b及源314b成为相同的电位。
第1n型晶体管330a的高浓度漏区域331e(漏335a)与第2p型晶体管310b的高浓度漏区域311e经由2个接触孔CTD和第2布线322而电连接。也就是说，第2布线322、第1n型晶体管330a的漏335a和第2p型晶体管310b的漏315b成为相同的电位。
如图10所示，沿B-B’线，配置有第1p型晶体管310a和第2n型晶体管330b。第1p型晶体管310a包括半导体层311(高浓度漏区域311e、沟道区域311a、高浓度源区域311d)、栅绝缘膜2和与沟道区域311a对置配置的栅电极343(栅313a)。第2n型晶体管330b包括半导体层331(高浓度源区域331d、沟道区域331a、高浓度漏区域331e)、栅绝缘膜2和与沟道区域331a对置配置的栅电极343(栅333b)。
在第1p型晶体管310a中，在第1层间绝缘膜41形成有使栅电极343露出的接触孔CTG2，在栅绝缘膜2及第1层间绝缘膜41，形成有使高浓度漏区域331e露出的接触孔CTD及使高浓度源区域311d露出的接触孔CTS。栅电极343(栅313a)与高浓度源区域311d(源314a)经由接触孔CTG2、第2布线322和接触孔CTS而电连接。高浓度漏区域311e(漏315a)与第1布线321经由接触孔CTD而电连接。也就是说，漏315a与第1布线321成为相同的电位。
在第2n型晶体管330b中，在栅绝缘膜2及第1层间绝缘膜41，形成有使高浓度源区域331d露出的接触孔CTS及使高浓度漏区域331e露出的接触孔CTD。栅电极343(栅333b)与高浓度源区域331d(源334b)经由接触孔CTG2、第2布线322和接触孔CTS而电连接。高浓度漏区域331e(漏335b)与第3布线323经由接触孔CTD而电连接。也就是说，漏335b与第3布线323成为相同的电位。
进而，第1p型晶体管310a的栅313a及源314a与第2n型晶体管330b的栅333b及源334b经由第2布线322电连接，成为相同的电位。
静电保护电路的工作
图11～图14是对应于图6的静电保护电路的电路图，表示因静电而施加的电荷的流向。在图11～图14中，由于静电而施加的电荷的流向用线表示。
以下参照图11～图14，对静电作用于各布线321、322、323的情况下的静电保护电路300的工作及由于静电而施加的电荷的流向进行说明。
如上所述，当液晶装置100工作时，在第1布线321供给低电位电源布线VSS的电位(基本为0V)，在第2布线322供给信号布线S的电位(基本为0V～16V)，在第3布线323供给高电位电源布线VDD的电位(基本为16V)。若供给如此的电位，则因为栅313a相对于漏315a具有正的电位、所以第1p型晶体管310a成为截止状态(OFF状态，非导通状态)，因为栅333a相对于漏335a具有负的电位、所以第1n型晶体管330a成为截止状态(OFF状态，非导通状态)，因为栅313b相对于漏315b具有正的电位、所以第2p型晶体管310b成为截止状态(OFF状态，非导通状态)，因为栅330b相对于漏335b具有负的电位、所以第2n型晶体管330b成为截止状态(OFF状态，非导通状态)。也就是说，因为第1p型晶体管310a、第1n型晶体管330a、第2p型晶体管310b和第2n型晶体管330b全部成为截止状态(OFF状态，非导通状态)，所以第1布线321(低电位电源布线VSS)、第2布线322(信号布线S)和第3布线323(高电位电源布线VDD)不会构成电子干扰，液晶装置100正常地工作。
这样，若第1布线321的电位、第2布线322的电位及第3布线323的电位按该顺序升高，则配置于静电保护电路300的p型晶体管310a、310b和n型晶体管330a、330b全部成为非导通状态。例如，在具有半导体电路的光电装置和具有半导体电路的电子设备中，只要存在处于如此的电位关系的3条布线，则即使在该3条布线配置(连接)静电保护电路300，该3条布线也不会构成电子干扰。即，因为静电保护电路300不会影响光电装置和电子设备的工作，所以光电装置和电子设备正常地工作。
虽然在下面还会叙述详情，但是利用静电保护电路300、静电对光电装置和电子设备的影响变小，在搭载于光电装置和电子设备的半导体电路中难以产生不可恢复的静电损坏(静电击穿)。
在液晶装置100不工作时，第1布线321(低电位电源布线VSS)、第2布线322(信号布线S)和第3布线323(高电位电源布线VDD)成为电位不确定的浮置状态。例如，若由于静电、对第2布线322施加正电荷PC(正静电起作用)，则第2布线322相对于第1布线321及第3布线323具有正的电位。若由于静电、对第2布线322施加负电荷NC(负静电起作用)，则第2布线322相对于第1布线321及第3布线323具有负的电位。
图11表示在液晶装置100不工作时、由于静电而施加于第2布线322(信号布线S)的正电荷PC的流向。
在图11中，若由于静电而对第2布线322(信号布线S)施加正电荷PC，则连接于第2布线322的第1p型晶体管310a的栅313a及源314a、第1n型晶体管330a的漏335a、第2p型晶体管310b的漏315b和第2n型晶体管330b的栅333b及源334b，相对于第1布线321及第3布线323具有正的电位。
因此，因为栅313a相对于漏315a具有正的电位，所以第1p型晶体管310a成为截止状态(OFF状态，非导通状态)。因为栅333a相对于漏335a具有负的电位，所以第1n型晶体管330a成为截止状态(OFF状态，非导通状态)。因为栅313b相对于漏315b具有负的电位，所以第2p型晶体管310b成为导通状态(ON状态)。因为栅333b相对于漏335b具有正的电位，所以第2n型晶体管330b成为导通状态(ON状态)。也就是说，若在第1布线321施加正电荷PC，则第1p型晶体管310a及第1n型晶体管330a成为非导通状态，第2p型晶体管310b及第2n型晶体管330b成为导通状态。其结果，第2布线322(信号布线S)与第3布线323(高电位电源布线VDD)成为导通状态，由于静电而施加于第2布线322(信号布线S)的正电荷PC经由第2p型晶体管310b及第2n型晶体管330b，流向(分配到)第3布线323(高电位电源布线VDD)侧。
图12表示在液晶装置100不工作时、由于静电而施加于第2布线322(信号布线S)的负电荷NC的流向。
在图12中，若由于静电而在第2布线322(信号布线S)施加负电荷NC，则连接于第2布线322的第1p型晶体管310a的栅313a及源314b、第1n型晶体管330a的漏335b、第2p型晶体管310b的漏315b和第2n型晶体管330b的栅333b及源334b，相对于第1布线321及第3布线323具有负的电位。
因此，因为栅313a相对于漏315a具有负的电位，所以第1p型晶体管310a成为导通状态(ON状态)。因为栅333a相对于漏335a具有正的电位，所以第1n型晶体管330a成为导通状态(ON状态)。因为栅313b相对于漏315b具有正的电位，所以第2p型晶体管310b成为截止状态(OFF状态，非导通状态)。因为栅333b相对于漏335b具有负的电位，所以第2n型晶体管330b成为截止状态(OFF状态，非导通状态)。也就是说，若在第2布线322施加负电荷NC，则第1p型晶体管310a及第1n型晶体管330a成为导通状态，第2p型晶体管310b及第2n型晶体管330b成为非导通状态。其结果，第1布线321(低电位电源布线VSS)与第2布线322(信号布线S)成为导通状态，由于静电而施加于第2布线322(信号布线S)的负电荷NC经由第1p型晶体管310a及第1n型晶体管330a，流向(分配到)第1布线321(低电位电源布线VSS)侧。
如此地，若由于静电而在第2布线322施加正静电PC或负静电NC的任一，则2个p型晶体管310a、310b之中的1个和2个n型晶体管330a、330b之中的1个成为导通状态。由于静电而施加于第2布线的电荷NC、PC经由成为导通状态的p型晶体管310a、310b及n型晶体管330a、330b，分配(放电)到第1布线321或第3布线323的任一侧。
另一方面，在图16所示的公知技术的静电保护电路500中，因为由于静电而施加的电荷，p型晶体管504或n型晶体管505的任一个成为导通状态。而且，在p型晶体管504与n型晶体管505中载流子的迁移率并不相同，与n型晶体管505相比，在p型晶体管504中电荷(电流)更难以流动。因此，在静电保护电路500中，在p型晶体管504成了导通状态的情况下和在n型晶体管505成了导通状态的情况下，由于静电而施加的电荷的流动难易度并不相同。若换言之，则在静电保护电路500中，在由于静电而施加正电荷和施加负电荷的情况下，在由于静电而施加的电荷的放电(除电)能力方面产生非对称性。
本实施方式的静电保护电路300中，与由于静电而施加的电荷的极性无关，2个p型晶体管310a、310b之中的1个和2个n型晶体管330a、330b之中的1个成为导通状态。即，因为p型晶体管及n型晶体管这双方成为导通状态，所以能够消除公知技术的静电保护电路500中的放电能力的非对称性，将由于静电而施加的正或负电荷稳定地分配(放电)到成了导通状态的第1布线321或第3布线323的任一侧。而且，本实施方式的静电保护电路300与公知技术的静电保护电路500相比，因为供由于静电而施加的电荷流动的路径增多，所以能够将由于静电而施加的电荷迅速地分配(放电)到成了导通状态的第1布线321或第3布线323的任一侧。从而，本实施方式的静电保护电路300与公知技术的静电保护电路500相比，由于静电而施加的电荷的放电能力(除电能力)优异。
而且，因为第1布线321(低电位电源布线VSS)的电容及第3布线323(高电位电源布线VDD)的电容比第2布线322(信号布线S)的电容大，所以与第1布线321的电容及第3布线323的电容比第2布线322的电容小的情况相比，能够将更多的电荷PC、NC从第2布线322侧分配(放电)到成了导通状态的第1布线321或第3布线323的任一侧。
因而，在本实施方式的静电保护电路300中，因为2个p型晶体管310a、310b之中的1个和2个n型晶体管330a、330b之中的1个成为导通状态，所以与p型晶体管504或n型晶体管505的任一方成为导通状态的公知技术的静电保护电路500(图16)相比，能够将由于静电而施加的电荷PC、NC从第2布线322侧稳定且迅速地分配(放电)到成了导通状态的第1布线321或第3布线323的任一侧，并且使由于静电引起的第2布线322(信号布线S)的电位变化更小。从而，在连接于信号布线S的半导体电路(数据线驱动电路101、采样电路7、扫描线驱动电路104等)上更加难以产生不可恢复的静电损坏(静电击穿)。
图13表示在液晶装置100不工作时、由于静电而施加于第1布线321(低电位电源布线VSS)的正电荷PC的流向。
在图13中，若在第1布线321(低电位电源布线VSS)施加正电荷PC，则连接于第1布线321的第1p型晶体管310a的漏315a和第1n型晶体管330a的栅333a及源334b，相对于第2布线322具有正的电位。
因此，因为栅313a相对于漏315a具有负的电位，所以第1p型晶体管310a成为导通状态(ON状态)。因为栅333a相对于漏335a具有正的电位，所以第1n型晶体管330a成为导通状态(ON状态)。也就是说，即使在由于静电而在第1布线321(低电位电源布线VSS)施加正电荷PC的情况下，第1布线321(低电位电源布线VSS)与第2布线322(信号布线S)也成为导通状态，由于静电而施加于第1布线321(低电位电源布线VSS)的正电荷PC经由第1p型晶体管310a及第1n型晶体管330a，流向(分配到)第2布线322(信号布线S)侧。
在本实施方式的静电保护电路300中，因为由于静电、第1p型晶体管310a及第1n型晶体管330a这双方成为导通状态，所以与由于静电、p型晶体管504或n型晶体管505的任一方成为导通状态的公知技术的静电保护电路500(图16)相比，能够将施加于第1布线321(低电位电源布线VSS)的正电荷PC稳定且更加迅速地分配(放电)到第2布线322(信号布线S)侧，并且使由于静电引起的第1布线321(低电位电源布线VSS)的电位变化更小。从而，在连接于低电位电源布线VSS的半导体电路(数据线驱动电路101、扫描线驱动电路104等)中更加难以产生不可恢复的静电损坏(静电击穿)。
图14表示在液晶装置100不工作时、由于静电而施加于第3布线323(高电位电源布线VDD)的负电荷NC的流向。
在图14中，若由于静电而在第3布线323(高电位电源布线VDD)施加负电荷NC，则连接于第3布线323的第2p型晶体管310b的栅313b及源314b和第2n型晶体管330b的漏335b，相对于第2布线322具有负的电位。
因此，因为栅313b相对于漏315b具有正的电位，所以第2p型晶体管310b成为导通状态(ON状态)。因为栅333b相对于漏335b具有正的电位，所以第2n型晶体管330b成为导通状态(ON状态)。也就是说，即使在由于静电而在第3布线323(高电位电源布线VDD)施加负电荷NC的情况下，第3布线323(高电位电源布线VDD)与第2布线322(信号布线S)也成为导通状态，由于静电而施加于第3布线323(高电位电源布线VDD)的负电荷NC经由第2p型晶体管310b及第2n型晶体管330b，流向(分配到)第2布线322(信号布线S)侧。
在本实施方式的静电保护电路300中，因为由于静电、第2p型晶体管310b及第2n型晶体管330b这双方成为导通状态，所以与由于静电、p型晶体管504或n型晶体管505的任一方成为导通状态的公知技术的静电保护电路500(图16)相比，能够将施加于第3布线323(高电位电源布线VDD)的负电荷NC稳定且更加迅速地分配(放电)到第2布线322(信号布线S)侧，并且使由于静电引起的第3布线323(高电位电源布线VDD)的电位变化更小。从而，在连接于高电位电源布线VDD的半导体电路(数据线驱动电路101、扫描线驱动电路104等)中更加难以产生不可恢复的静电损坏(静电击穿)。
实施方式2
电子设备
图15是表示作为电子设备的投影型显示装置(液晶投影机)的结构的概略图。如图15所示，作为本实施方式的电子设备的投影型显示装置1000具备：沿系统光轴L配置的偏振照明装置1100；作为光分离元件的2个分色镜1104、1105；3个反射镜1106、1107、1108；5个中继透镜1201、1202、1203、1204、1205；作为3个光调制单元的透射型液晶光阀1210、1220、1230；作为光合成元件的十字分色棱镜1206；和投影透镜1207。
偏振光照明装置1100大致包括作为包括超高压水银灯和/或卤化物灯等白色光源的光源的灯单元1101、积分透镜1102和偏振变换元件1103。
分色镜1104使从偏振照明装置1100射出的偏振光束之中的红色光(R)反射，使绿色光(G)与蓝色光(B)透射。另一分色镜1105使透射了分色镜1104的绿色光(G)反射，使蓝色光(B)透射。
在分色镜1104反射了的红色光(R)，在在反射镜1106反射之后经由中继透镜1205而入射于液晶光阀1210。
在分色镜1105反射了的绿色光(G)经由中继透镜1204而入射于液晶光阀1220。
透射了分色镜1105的蓝色光(B)经由包括3个中继透镜1201、1202、1203和2个反射镜1107、1108的导光系统而入射于液晶光阀1230。
液晶光阀1210、1220、1230相对于十字分色棱镜1206的每种色光的入射面而分别对置配置。入射了液晶光阀1210、1220、1230的色光基于图像信息(图像信号)受调制并朝向十字分色棱镜1206射出。该棱镜贴合4个直角棱镜而成，在其内面十字状地形成有对红色光进行反射的电介质多层膜和对蓝色光进行反射的电介质多层膜。通过这些电介质多层膜合成3个色光，合成出显现彩色图像的光。合成出的光由作为投影光学系统的投影透镜1207投影于屏幕1300上、放大地显示图像。
在液晶光阀1210、1220、1230中应用所述的液晶装置100。液晶装置100具有静电保护电路300，并且半导体电路(数据线驱动电路101、采样电路7、扫描线驱动电路104等)难以受到静电的影响。从而，应用了该液晶装置的投影型显示装置1000难以收静电的影响，具有高可靠性。
本发明并不限于上述实施方式，在不违反从技术方案及专利说明书整体所领会的发明主旨或者思想的范围内能够适当变更，伴随如此的变更的液晶装置及应用了该液晶装置的电子设备也包括于本发明的技术范围内。
除了实施实施方式以外也可考虑各种变形例。例如，举变形例来进行说明。
变形例1
静电保护电路300并非限定于应用到液晶装置中，例如，能够应用于具有有机电致发光元件的发光装置。利用静电保护电路300，能够提供难以受到静电影响的高可靠性的发光装置。
而且，静电保护电路300也可以应用于具有半导体电路的电子设备。例如，在半导体基板上形成的利用MOS晶体管的集成电路的静电保护电路也在本发明的应用范围内。
变形例2
静电保护电路300只要连接于第1布线321、比第1布线321的电位高的电位的第2布线322及比第2布线322的电位高的电位的第3布线323即可，只要存在供给如此电位的布线，就能够将静电保护电路300配置于液晶装置(光电装置)的任意场所。
具体地，虽然在实施方式1中，静电保护电路300配置(连接)于外部电路连接端子102与半导体电路(数据线驱动电路101、采样电路7、扫描线驱动电路104)之间的布线，但是并非限定于此。例如，既可以将静电保护电路300配置(连接)于半导体电路的内部的布线，也可以将静电保护电路300配置(连接)于半导体电路与显示区域E之间的布线。
而且，虽然在实施方式1中，以上述第1布线321为低电位电源布线VSS、以第2布线322为信号布线S及以第3布线为高电位电源布线VDD，但是并非限定于此。例如，也可以在多条信号布线S之中，以供给最低电位的信号布线S为上述第1布线321，以供给最高电位的信号布线S为上述第3布线323，以其他信号布线S为上述第2布线322。
变形例3
应用实施方式1涉及的液晶装置的电子设备并非限定于实施方式2的投影型显示装置1000。例如，除了投影型显示装置1000之外，在投影型的HUD(平视显示器)、HMD(头盔式显示器)、电子书、个人计算机、数字静物照相机、液晶电视机、取景器型或者监视器直视型的录像机、汽车导航系统、POS等信息终端，及电子记事本等电子设备中，也能够应用实施方式1涉及的液晶装置。
而且，在搭载有实施方式1涉及的静电保护电路300的电子设备中，也可抑制静电的影响，变得具有高可靠性。即，只要是具备静电保护电路300和/或具有静电保护电路300的光电装置的电子设备，就可抑制静电的影响，变得具有高可靠性。

Claims (5)

1.一种静电保护电路，其特征在于，包括：
第1p型晶体管，
第1n型晶体管，
第2p型晶体管，
第2n型晶体管，
第1布线，
第2布线，和
第3布线，
在所述第1布线电连接有所述第1p型晶体管的源及漏之中的一个、和所述第1n型晶体管的栅和所述第1n型晶体管的源及漏之中的一个；
在所述第2布线电连接有所述第1p型晶体管的栅、所述第1p型晶体管的源及漏之中的另一个、所述第1n型晶体管的源及漏之中的另一个、所述第2p型晶体管的源及漏之中的一个、和所述第2n型晶体管的栅和所述第2n型晶体管的源及漏之中的一个；
在所述第3布线电连接有所述第2p型晶体管的栅、所述第2p型晶体管的源及漏之中的另一个和所述第2n型晶体管的源及漏之中的另一个。
2.根据权利要求1所述的静电保护电路，其特征在于：
所述第1布线为第1电源布线，
所述第2布线为信号布线，
所述第3布线为第2电源布线。
3.根据权利要求1或2所述的静电保护电路，其特征在于：
所述第1布线及所述第3布线的电容比所述第2布线的电容要大。
4.一种光电装置，其特征在于：
具备权利要求1～3中的任一项所述的静电保护电路。
5.一种电子设备，其特征在于：
具备权利要求1～3中任一项所述的静电保护电路和/或权利要求4所述的光电装置。
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