CN110634843A - 薄膜晶体管及其制作方法、显示面板 - Google Patents
薄膜晶体管及其制作方法、显示面板 Download PDFInfo
- Publication number
- CN110634843A CN110634843A CN201910798675.8A CN201910798675A CN110634843A CN 110634843 A CN110634843 A CN 110634843A CN 201910798675 A CN201910798675 A CN 201910798675A CN 110634843 A CN110634843 A CN 110634843A
- Authority
- CN
- China
- Prior art keywords
- layer
- floating gate
- thin film
- film transistor
- electrode layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 59
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 239000010410 layer Substances 0.000 claims abstract description 374
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 239000011229 interlayer Substances 0.000 claims abstract description 27
- 238000000034 method Methods 0.000 claims description 17
- 239000000463 material Substances 0.000 claims description 15
- 238000000059 patterning Methods 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 3
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 3
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 claims description 3
- 229910052750 molybdenum Inorganic materials 0.000 claims description 3
- 239000011733 molybdenum Substances 0.000 claims description 3
- 229910052709 silver Inorganic materials 0.000 claims description 3
- 239000004332 silver Substances 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 239000010936 titanium Substances 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 238000012545 processing Methods 0.000 claims description 2
- 230000015556 catabolic process Effects 0.000 abstract description 7
- 230000005684 electric field Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 229910052681 coesite Inorganic materials 0.000 description 6
- 229910052906 cristobalite Inorganic materials 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 6
- 229910052682 stishovite Inorganic materials 0.000 description 6
- 229910052905 tridymite Inorganic materials 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 4
- 238000006356 dehydrogenation reaction Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 238000005224 laser annealing Methods 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 229910052593 corundum Inorganic materials 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910001845 yogo sapphire Inorganic materials 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明提供一种薄膜晶体管及其制作方法，所示薄膜晶体管包括：衬底基板；沟道层，设置在所述衬底基板上；第一栅极绝缘层，设置在所述沟道层上；第一栅极层，设置在所述第一栅极绝缘层上；第二栅极绝缘层，设置在所述第一栅极层与所述第一栅极绝缘层上；层间介质层，设置在所述第二栅极绝缘层上；源电极层和漏电极层，间隔设置在所述沟道层上；以及浮栅层，与所述漏电极层电连接。本发明的薄膜晶体管在第一栅极层附近的电场强度明显较低，使得ESD器件能够承受更高的击穿电压，薄膜晶体管(作为ESD器件)在ESD电路中具有更高的可靠性。
Description
技术领域
本发明涉及显示技术领域，尤其涉及一种薄膜晶体管及其制作方法、显示面板。
背景技术
在平板显示行业，半导体器件在制造、测试、存储、运输及装配过程中，仪器设备、材料及操作者都很容易因摩擦而产生几千伏的静电电压。当器件与这些带电体接触时，带电体就会通过器件引出脚(Pin)放电，导致器件失效。静电防护(ESD)电路是放置在功能性电路旁的一种非功能性电路，当有静电电荷灌入到功能性电路中时，形成的高电压会瞬间将ESD电路打开，把静电电荷导出，避免功能性电路被击穿。可见ESD电路，虽然不在电路中起功能性作用，也是不可或缺的。
ESD电路通常都是和功能性电路在一起制作完成的，因此理论上讲，ESD电路应该和功能性电路具有相近的击穿性能，能将功能性电路摧毁的静电电荷，同样也可以将ESD电路摧毁。而ESD电路被击穿的后果就是：
1.ESD电路失效，无法继续对功能性电路进行静电放电保护，这将导致量产良率的降低。
2.ESD电路器件由于热击穿或者电击穿失效，都有可能在ESD电路周围产生炸伤风险，直接导致功能性电路的损毁。
因此，提高ESD电路中器件的耐击穿性能具有十分重要的意义。
目前的平板显示器电路中，都没有对ESD器件进行特殊设计，其基本组成元器件是和显示区像素电路相似的薄膜晶体管(即TFT器件)。为了不影响显示区的正常驱动，不能从材料或者制程上对ESD电路进行优化。也即，只能从ESD器件的结构入手。目前，在平板显示领域还没有针对ESD器件结构的优化设计。
发明内容
为了解决上述问题，本发明实施例提供了一种薄膜晶体管及其制作方法、显示面板，能够有效ESD器件被击穿问题。
本发明实施例提供了一种薄膜晶体管及其制作方法、显示面板，所述薄膜晶体管包括：衬底基板；沟道层，设置在所述衬底基板上；第一栅极绝缘层，设置在所述沟道层上；第一栅极层，设置在所述第一栅极绝缘层上；第二栅极绝缘层，设置在所述第一栅极层与所述第一栅极绝缘层上；层间介质层，设置在所述第二栅极绝缘层上；源电极层和漏电极层，间隔设置在所述沟道层上；以及浮栅层，与所述漏电极层电连接。
进一步地，所述浮栅层包括：第一浮栅层、第二浮栅层、第三浮栅层中的至少一种。
进一步地，所述第三浮栅层、所述第二浮栅层、所述第一浮栅层与所述源电极层的距离依次递增。
进一步地，所述第一浮栅层设置于所述第二栅极绝缘层上。
进一步地，所述第二浮栅层，设置于所述层间介质层上。
进一步地，所述浮栅层设置于靠近源电极层的一侧。
进一步地，所述浮栅层的材料为钼、钛、铝、银、氧化铟锡中的至少一种。
进一步的，所述薄膜晶体管还包括：平坦化层，设置在所述源电极层和漏电极层及所述层间介质层上；所述第三浮栅层，设置于所述平坦化层上。
本发明实施例还提供了一种薄膜晶体管的制作方法，所述方法包括：提供一衬底基板；在所述衬底基板上形成沟道层；在所述沟道层上形成第一栅极绝缘层；在所述第一栅极绝缘层上形成第一栅极层；在所述第一栅极层上形成第二栅极绝缘层；在所述第二栅极绝缘层上形成层间介质层；在所述沟道层上形成间隔设置的源电极层和漏电极层；以及设置与漏电极层电相连的浮栅层。
进一步地，所述浮栅层包括：第一浮栅层、第二浮栅层、第三浮栅层中的至少一种。
进一步地，在所述第一栅极层上形成第二栅极绝缘层的步骤中进一步包括：在所述第二栅极绝缘层上沉积并形成第二栅极层；所述第二栅极层通过图案化处理形成所述第一浮栅层。
进一步地，在所述沟道层上形成间隔设置的源电极层和漏电极层的步骤中进一步包括：在形成所述源电极层和漏电极层的同时，形成所述第二浮栅层。
进一步地，所述方法还包括：在所述源电极层和漏电极层及所述层间介质层上形成平坦化层；在所述平坦化层上形成像素电极层；以及在形成所述像素电极层的同时，形成所述第三浮栅层。
本发明实施例还提供了一种显示面板，包括上述任一所述的薄膜晶体管。
本发明的优点在于，本发明的薄膜晶体管在第一栅极层附近的电场强度明显较低，使得ESD器件能够承受更高的击穿电压，薄膜晶体管(作为ESD器件)在ESD电路中具有更高的可靠性。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1为本发明实施例一提供的薄膜晶体管结构示意图。
图2为本发明实施例二提供的薄膜晶体管结构示意图。
图3为本发明实施例三提供的薄膜晶体管结构示意图。
图4为本发明实施例四提供的薄膜晶体管结构示意图。
图5为本发明实施例提供的薄膜晶体管制作方法流程图。
图6为本发明实施例提供的第一浮栅层制作方法流程图。
图7为本发明实施例提供的第二浮栅层制作方法流程图。
图8为本发明实施例提供的第三浮栅层制作方法流程图。
图9为本发明实施例提供的薄膜晶体管制作工艺流程图。
图10为本发明实施例提供的薄膜晶体管制作工艺流程图。
图11为本发明实施例提供的薄膜晶体管制作工艺流程图。
图12为本发明实施例提供的显示面板结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例，基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量，由此限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征，在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
如图1所示，为本发明实施例提供的薄膜晶体管结构示意图，包括：衬底基板1、沟道层2、第一栅极绝缘层3、第一栅极层4、第二栅极绝缘层5、层间介质层9、源电极层7、漏电极层6、平坦化层11以及浮栅层20。
在本发明的一个实施例中，所述衬底基板1可以是玻璃基板，但不限于此。例如所述衬底基板1也可以为塑料基板，或PI材料制成的衬底基板1。另外，需要对所述衬底基板1进行清洗，以去除粒子等异物。
所述沟道层2设置在所述衬底基板1上。所述沟道层2厚度为50nm，并对所述沟道层2进行去氢和激光退火处理。
所述第一栅极绝缘层3设置在所述沟道层2上。所述第一栅极绝缘层3的厚度为150nm，所述第一栅极绝缘层3的材料为SiO2，但不限于此，例如Si3N4、Al2O3。
所述第一栅极层4设置在所述第一栅极绝缘层3上。所述第一栅极层4的厚度为200nm。所述第一栅极层4的材料为SiO2，并进行光刻和刻蚀形成所述第一栅极层4图形。
所述第二栅极绝缘层5设置在所述第一栅极层4和所述第一栅极绝缘层3上。所述第二栅极绝缘层5的厚度为100nm。
所述层间介质层9设置在所述第二栅极绝缘层5上。所述层间介质层9的厚度为200nm。所述层间介质层9的材料可以为Si3N4。
所述源电极层7和漏电极层6间隔设置在所述沟道层2上。所述源电极层7和漏电极层6的厚度为200nm。在本实施例中，通过对所述源电极层7和漏电极层6进行图案化的操作，以形成间隔设置的源电极层7和漏电极层6。
所述平坦化层11设置在所述源电极层7、漏电极层6和所述层间介质层9上。
所述浮栅层20与所述漏电极层6电连接，例如可以通过外部导线与所述漏电极层6形成电连接。薄膜晶体管(本发明所述薄膜晶体管包括源电极层、漏电极层、第一栅极层及浮栅层等)的第一栅极层4和漏电极层6短接，形成了单向导通的二极管，因此构成了ESD电路的基本单元(即薄膜晶体管TFT器件)，与使用一般的二极管组成的ESD电路相比，使用三极管组成的ESD电路能够承受更高的击穿电压，因此提高了ESD电路的可靠性。
所述浮栅层20包括：第一浮栅层8、第二浮栅层10及第三浮栅层12中的至少一种，所述第三浮栅层12、所述第二浮栅层10、所述第一浮栅层8与所述源电极层7的距离依次递增，所述浮栅层20采用导体或半导体材料，例如钼、钛、铝、银、氧化铟锡中的一种或其组合。
如图2所示的实施例二，所述第一浮栅层8设置于所述第二栅极绝缘层5上。又如图3所示的实施例三，所述第二浮栅层10设置于所述层间介质层9上。又如图4所示的实施例四，所述第三浮栅层12设置于所述平坦化层11上。
本发明的优点在于，本发明的薄膜晶体管在第一栅极层附近的电场强度明显较低，使得ESD器件能够承受更高的击穿电压，薄膜晶体管(作为ESD器件)在ESD电路中具有更高的可靠性。
以下将通过几个实施例进一步描述薄膜晶体管中的浮栅层，其分别位于不同的位置。
图2为本发明实施例二提供的薄膜晶体管结构示意图。如图2所示，所述浮栅层20只包括第一浮栅层8，所述第一浮栅层设置于所述第二栅极绝缘层5靠近源电极层7一侧。
在实施例二中，薄膜晶体管包括：衬底基板1、沟道层2、第一栅极绝缘层3、第一栅极层4、第二栅极绝缘层5、层间介质层9、源电极层7、漏电极层6、平坦化层11以及浮栅层20。
所述衬底基板1可以是玻璃基板，但不限于此。例如所述衬底基板1也可以为塑料基板，或PI材料制成的衬底基板1。另外，需要对所述衬底基板1进行清洗，以去除粒子等异物。
所述沟道层2设置在所述衬底基板1上。所述沟道层2厚度为50nm，并对所述沟道层2进行去氢和激光退火处理。
所述第一栅极绝缘层3设置在所述沟道层2上。所述第一栅极绝缘层3的厚度为150nm。所述第一栅极绝缘层3的材料为SiO2，但不限于此，例如Si3N4、Al2O3。
所述第一栅极层4设置在所述第一栅极绝缘层3上。所述第一栅极层4的厚度为200nm。所述第一栅极层4的材料为SiO2，并进行光刻和刻蚀形成所述第一栅极层4图形。
所述第二栅极绝缘层5设置在所述第一栅极层4和所述第一栅极绝缘层3上。所述第二栅极绝缘层5的厚度为100nm。
所述层间介质层9设置在所述第二栅极绝缘层5上。所述层间介质层9的厚度为200nm。所述层间介质层9的材料可以为Si3N4。
所述源电极层7和漏电极层6间隔设置在所述沟道层2上。所述源电极层7和漏电极层6的厚度为200nm。在本实施例中，通过对所述源电极层7和漏电极层6进行图案化的操作，以形成间隔设置的源电极层7和漏电极层6。
所述平坦化层11设置在所述源电极层7、漏电极层6和所述层间介质层9上。
图3为本发明实施例三提供的薄膜晶体管结构示意图。如图3所示，此实施例中的浮栅层20只包括第二浮栅层10，其他结构特征均与实施例一相同，在此不再赘述。
图4为本发明实施例四提供的薄膜晶体管结构示意图。如图4所示，此实施例中的浮栅层20只包括第三浮栅层12，其他结构特征均与实施例一相同，在此亦不再赘述。
除了上述实施例外，本发明中的浮栅层20还可以是其他的组合，例如浮栅层20既包括第一浮栅层8又包括第二浮栅层10。或者，浮栅层20既包括第一浮栅层8又包括第三浮栅层12。或者，浮栅层20既包括第二浮栅层10又包括第三浮栅层12。
另外，本发明的薄膜晶体管可以是顶栅结构，亦可以为底栅结构，均可以实现上述功能和目的。
如图5所示，本发明实施例还提供一种薄膜晶体管的制作方法，包括：
步骤S510：提供一衬底基板1。
清洗所述衬底基板1，去除粒子等异物。
在本发明的一个实施例中，所述衬底基板1可以是玻璃基板，但不限于此。例如所述衬底基板1也可以为塑料基板，或PI材料制成的衬底基板1。
步骤S510：在所述衬底基板1上形成沟道层2。
所述沟道层2厚度为50nm，并对所述沟道层2进行去氢和激光退火处理。
步骤S520：在所述沟道层上形成第一栅极绝缘层。
所述第一栅极绝缘层3的厚度为150nm，所述第一栅极绝缘层3的材料为SiO2。
如图9所示，图9为步骤S510和步骤S520制作完的结构示意图。
步骤S530：在所述第一栅极绝缘层3上形成第一栅极层4。
所述第一栅极层4的厚度为200nm。所述第一栅极层4的材料为SiO2，并进行光刻和刻蚀形成图形化的第一栅极层4。
步骤S540：在所述第一栅极层4上形成第二栅极绝缘层5。
所述第二栅极绝缘层5的厚度为100nm。
如图10所示，图10为步骤步骤S530和步骤S540制备完的结构示意图。
步骤S550：在所述第二栅极绝缘层5上形成层间介质层9。
所述层间介质层9的厚度为200nm。所述层间介质层9的材料为Si3N4。
步骤S560：在所述沟道层2上形成间隔设置的源电极层7和漏电极层6。
所述源电极层7和漏电极层6的厚度为200nm。在本实施例中，通过对所述源电极层7和漏电极层6进行图案化的操作，以形成间隔设置的源电极层7和漏电极层6。
步骤S570：通过图案化形成浮栅层20，并将所述浮栅层20与漏电极层6电连接。
所述浮栅层20与所述漏电极层6电连接。例如可以通过外部导线与所述漏电极层6形成电连接。薄膜晶体管(本发明的薄膜晶体管包括源电极层、漏电极层、第一栅极层及浮栅层等)的第一栅极层4和漏电极层6短接，形成了单向导通的二极管，因此构成了ESD电路的基本单元(即薄膜晶体管TFT器件)，与使用一般的二极管组成的ESD电路相比，使用三级管组成的ESD电路能够承受更高的击穿电压，因此提高了提高了ESD电路的可靠性。
如图6所示，为本发明实施例提供的第一浮栅层8的制作方法，包括：
步骤S540：在所述第一栅极层4上形成第二栅极绝缘层5。
结合参阅图11，步骤S541：在所述第二栅极绝缘层5上形成第二栅极层14。
步骤S542：所述第二栅极层14通过图案化处理形成所述第一浮栅层8。
所述第一浮栅层8设置于所述第二栅极绝缘层5靠近源电极层7一侧，且与源电极层7不交叠。
如图7所示，为本发明实施例提供的第二浮栅层10的制作方法，包括：
步骤S560：在所述沟道层2上形成间隔设置的源电极层7和漏电极层6。
步骤S561：在形成所述源电极层7和漏电极层6的同时，形成所述第二浮栅层10。
所述第二浮栅层10设置于所述层间介质层9靠近源电极层7一侧，且与源电极层7不交叠。
如图8所示，为本发明实施例提供的第三浮栅层12的制作方法，包括：
步骤S560：在所述沟道层2上形成间隔设置的源电极层7和漏电极层6。
步骤S562：在所述源电极层7和漏电极层6及所述层间介质层9上形成平坦化层11。
步骤S563：在所述平坦化层11上形成像素电极层13。
步骤S564：在形成所述像素电极层13的同时，形成所述第三浮栅层12。
所述第三浮栅层12设置于平坦化层11上，靠近源电极层7一侧。
如图12所示，本发明实施例还提供一种显示面板50，所述显示面板50包括上述实施例中所述的薄膜晶体管30。
所述显示面板50应用于多种显示装置中，该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
本发明的优点在于，本发明的薄膜晶体管在第一栅极层附近的电场强度明显较低，使得ESD器件能够承受更高的击穿电压，薄膜晶体管(作为ESD器件)在ESD电路中具有更高的可靠性。
综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。
Claims (14)
1.一种薄膜晶体管，其特征在于，包括：
衬底基板；
沟道层，设置在所述衬底基板上；
第一栅极绝缘层，设置在所述沟道层上；
第一栅极层，设置在所述第一栅极绝缘层上；
第二栅极绝缘层，设置在所述第一栅极层与所述第一栅极绝缘层上；
层间介质层，设置在所述第二栅极绝缘层上；
源电极层和漏电极层，间隔设置在所述沟道层上；以及
浮栅层，与所述漏电极层电连接。
2.如权利要求1所述的薄膜晶体管，其特征在于，所述浮栅层包括：第一浮栅层、第二浮栅层、第三浮栅层中的至少一种。
3.如权利要求2所述的薄膜晶体管，其特征在于，所述第三浮栅层、所述第二浮栅层、所述第一浮栅层与所述源电极层的距离依次递增。
4.如权利要求2所述的薄膜晶体管，其特征在于，所述第一浮栅层设置于所述第二栅极绝缘层上。
5.如权利要求2所述的薄膜晶体管，其特征在于，所述第二浮栅层，设置于所述层间介质层上。
6.如权利要求2所述的薄膜晶体管，其特征在于，所述薄膜晶体管还包括：
平坦化层，设置在所述源电极层和漏电极层及所述层间介质层上；
所述第三浮栅层，设置于所述平坦化层上。
7.如权利要求1所述的薄膜晶体管，其特征在于，所述浮栅层设置于靠近源电极层的一侧。
8.如权利要求1所述的薄膜晶体管，其特征在于，所述浮栅层的材料为钼、钛、铝、银、氧化铟锡中的至少一种。
9.一种薄膜晶体管的制作方法，其特征在于，所述方法包括：
提供一衬底基板；
在所述衬底基板上形成沟道层；
在所述沟道层上形成第一栅极绝缘层；
在所述第一栅极绝缘层上形成第一栅极层；
在所述第一栅极层上形成第二栅极绝缘层；
在所述第二栅极绝缘层上形成层间介质层；
在所述沟道层上形成间隔设置的源电极层和漏电极层；以及
设置与漏电极层电相连的浮栅层。
10.如权利要求6所述的薄膜晶体管的制作方法，其特征在于，所述浮栅层包括：第一浮栅层、第二浮栅层、第三浮栅层中的至少一种。
11.如权利要求7所述的薄膜晶体管的制作方法，其特征在于，在所述第一栅极层上形成第二栅极绝缘层的步骤中进一步包括：
在所述第二栅极绝缘层上沉积并形成第二栅极层；
所述第二栅极层通过图案化处理形成所述第一浮栅层。
12.如权利要求7所述的薄膜晶体管的制作方法，其特征在于，在所述沟道层上形成间隔设置的源电极层和漏电极层的步骤中进一步包括：
在形成所述源电极层和漏电极层的同时，形成所述第二浮栅层。
13.如权利要求7所述的薄膜晶体管的制作方法，其特征在于，还包括：
在所述源电极层和漏电极层及所述层间介质层上形成平坦化层；
在所述平坦化层上形成像素电极层；以及
在形成所述像素电极层的同时，形成所述第三浮栅层。
14.一种显示面板，包括如权利要求1至8中任一所述的薄膜晶体管。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910798675.8A CN110634843B (zh) | 2019-08-27 | 2019-08-27 | 薄膜晶体管及其制作方法、显示面板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910798675.8A CN110634843B (zh) | 2019-08-27 | 2019-08-27 | 薄膜晶体管及其制作方法、显示面板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110634843A true CN110634843A (zh) | 2019-12-31 |
| CN110634843B CN110634843B (zh) | 2021-08-24 |
Family
ID=68968954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910798675.8A Active CN110634843B (zh) | 2019-08-27 | 2019-08-27 | 薄膜晶体管及其制作方法、显示面板 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110634843B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113690153A (zh) * | 2021-08-10 | 2021-11-23 | 深圳市华星光电半导体显示技术有限公司 | 防止esd破坏tft的方法、tft的制备方法、显示面板 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0590585A (ja) * | 1991-09-25 | 1993-04-09 | Sony Corp | 薄膜トランジスタ型半導体装置 |
| CN102110777A (zh) * | 2011-01-20 | 2011-06-29 | 大连交通大学 | 一种有机浮栅场效应晶体管及其制备方法 |
| CN102956649A (zh) * | 2012-11-26 | 2013-03-06 | 京东方科技集团股份有限公司 | 阵列基板、阵列基板制作方法及显示装置 |
| CN103296012A (zh) * | 2012-06-29 | 2013-09-11 | 上海天马微电子有限公司 | Esd保护系统及x射线平板探测器 |
| CN104280955A (zh) * | 2013-07-01 | 2015-01-14 | 精工爱普生株式会社 | 静电保护电路、光电装置及电子设备 |
| CN105487317A (zh) * | 2016-01-25 | 2016-04-13 | 京东方科技集团股份有限公司 | 一种基板及显示装置 |
| CN109148372A (zh) * | 2018-08-20 | 2019-01-04 | 深圳市华星光电技术有限公司 | 薄膜晶体管制作方法、薄膜晶体管以及显示面板 |
-
2019
- 2019-08-27 CN CN201910798675.8A patent/CN110634843B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0590585A (ja) * | 1991-09-25 | 1993-04-09 | Sony Corp | 薄膜トランジスタ型半導体装置 |
| CN102110777A (zh) * | 2011-01-20 | 2011-06-29 | 大连交通大学 | 一种有机浮栅场效应晶体管及其制备方法 |
| CN103296012A (zh) * | 2012-06-29 | 2013-09-11 | 上海天马微电子有限公司 | Esd保护系统及x射线平板探测器 |
| CN102956649A (zh) * | 2012-11-26 | 2013-03-06 | 京东方科技集团股份有限公司 | 阵列基板、阵列基板制作方法及显示装置 |
| CN104280955A (zh) * | 2013-07-01 | 2015-01-14 | 精工爱普生株式会社 | 静电保护电路、光电装置及电子设备 |
| CN105487317A (zh) * | 2016-01-25 | 2016-04-13 | 京东方科技集团股份有限公司 | 一种基板及显示装置 |
| CN109148372A (zh) * | 2018-08-20 | 2019-01-04 | 深圳市华星光电技术有限公司 | 薄膜晶体管制作方法、薄膜晶体管以及显示面板 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113690153A (zh) * | 2021-08-10 | 2021-11-23 | 深圳市华星光电半导体显示技术有限公司 | 防止esd破坏tft的方法、tft的制备方法、显示面板 |
| WO2023015591A1 (zh) * | 2021-08-10 | 2023-02-16 | 深圳市华星光电半导体显示技术有限公司 | 防止esd破坏tft的方法、tft的制备方法、显示面板 |
| CN113690153B (zh) * | 2021-08-10 | 2023-10-31 | 深圳市华星光电半导体显示技术有限公司 | 防止esd破坏tft的方法、tft的制备方法 |
| US20240021732A1 (en) * | 2021-08-10 | 2024-01-18 | Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. | Method of preventing tft from esd damaging, method of manufacturing tft, and display panel |
| US11942559B2 (en) | 2021-08-10 | 2024-03-26 | Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. | Method of preventing TFT from ESD damaging, method of manufacturing TFT, and display panel |
Also Published As
| Publication number | Publication date |
|---|---|
| CN110634843B (zh) | 2021-08-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100587574C (zh) | 静电放电保护元件、具有该静电放电保护元件的液晶显示装置及其制造方法 | |
| US7947539B2 (en) | Thin film transistor array panel for a display device and a method of manufacturing the same | |
| US7435629B2 (en) | Thin film transistor array panel and a manufacturing method thereof | |
| US9230951B2 (en) | Antistatic device of display device and method of manufacturing the same | |
| US7817216B2 (en) | Flat panel display and method for fabricating the same | |
| US9553158B2 (en) | Thin film transistor array substrate and a thin film transistor which comprise a conductive structure comprising a blocking layer and a diffusion prevention layer | |
| CN107146818B (zh) | 一种薄膜晶体管、其制作方法、阵列基板及显示装置 | |
| CN102822734B (zh) | 电子基板的制造方法、液晶显示装置的制造方法、电子基板以及液晶显示装置 | |
| CN105607366B (zh) | 防静电器件及其制造方法、基板 | |
| CN104064601B (zh) | Tft、tft阵列基板及其制造方法、显示面板、显示装置 | |
| CN110010697B (zh) | 薄膜晶体管及其制造方法 | |
| WO2020103510A1 (zh) | 静电保护电路、阵列基板及显示装置 | |
| KR20060125066A (ko) | 개구율이 향상된 어레이 기판 및 이의 제조방법 | |
| CN104037232A (zh) | 半导体器件及其制造方法、显示单元及电子设备制造方法 | |
| CN111584516B (zh) | 阵列基板及其制备方法、显示面板 | |
| WO2018188417A1 (zh) | 阵列基板及其修复方法、显示装置 | |
| KR20190047365A (ko) | 산화물 반도체 박막 트랜지스터 및 그 제조방법 | |
| CN110634843B (zh) | 薄膜晶体管及其制作方法、显示面板 | |
| US20080048191A1 (en) | Organic light emitting display device and method of fabricating the same | |
| CN207896091U (zh) | 阵列基板及显示装置 | |
| EP3279941A1 (en) | Array substrate and preparation method therefor, and display device thereof | |
| TWI565081B (zh) | 薄膜電晶體及薄膜電晶體基板 | |
| CN114883346A (zh) | 阵列基板及其制作方法、显示面板 | |
| US11088180B2 (en) | Conductive wire structure and manufacturing method thereof, array substrate and display device | |
| CN108400140B (zh) | 阵列基板及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |