WO2021187187A1 - 半導体装置、半導体装置の製造方法、及び電子機器 - Google Patents

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啓太 竹内
悟司 山本
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    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond

Definitions

  • This disclosure relates to semiconductor devices, semiconductor device manufacturing methods, and electronic devices.
  • a semiconductor device includes an electrode pad that is wired and connected to the outside by wire bonding in order to input and output signals to and from the outside.
  • the electrode pad is also used when inspecting the electrical characteristics of a semiconductor device (also referred to as probing) by bringing the test probe of the electrical property inspection device into contact with the test probe (for example, Patent Document 1).
  • test probe contact does not affect the wire bonding that takes place later. Is done.
  • the semiconductor device includes a circuit chip, an electrode pad having a bonding region and a probe region in the in-plane direction of the circuit chip, and being exposed on the surface of the circuit chip.
  • a dummy wiring layer provided on the circuit chip below the bonding region and a protective element forming layer provided on the circuit chip below the probe region are provided.
  • a method for manufacturing a semiconductor device includes forming a circuit chip provided with a dummy wiring layer and a protective element forming layer, forming a region provided with the dummy wiring layer, and forming the protective element. Forming an electrode pad exposed on the surface of the circuit chip over both the regions provided with the layers, probing the electrode pads in the region provided with the protective element forming layer, and the above. This includes forming wire bonding on the electrode pad in the region where the dummy wiring layer is provided.
  • the electronic device includes a semiconductor device, which has a circuit chip and a bonding region and a probe region in the in-plane direction of the circuit chip, and is exposed on the surface of the circuit chip.
  • the electrode pad provided is provided, a dummy wiring layer provided on the circuit chip below the bonding region, and a protective element forming layer provided on the circuit chip below the probe region.
  • an electrode pad having a bonding region and a probe region in the in-plane direction of the circuit chip is provided on the surface of the circuit chip.
  • a dummy wiring layer is provided below the bonding region of the electrode pad, and a protective element forming layer is provided below the probe region of the electrode pad.
  • FIG. 1 is a schematic plan view showing the overall configuration of the semiconductor device according to the present embodiment.
  • the semiconductor device according to the present embodiment is, for example, an image pickup device in which a pixel region 11 and a circuit region 12 are provided on a circuit chip 10.
  • the circuit chip 10 is, for example, an individual piece (chip) obtained by cutting a silicon substrate, a compound semiconductor substrate such as GaN, a SiC substrate, a sapphire substrate, an SOI (Silicon On Insulator) substrate, or the like for each semiconductor device.
  • a silicon substrate a compound semiconductor substrate such as GaN, a SiC substrate, a sapphire substrate, an SOI (Silicon On Insulator) substrate, or the like for each semiconductor device.
  • the pixel area 11 is an area in which a plurality of pixels are arranged in a matrix, and is arranged substantially in the center of the circuit chip 10.
  • the circuit area 12 is an area provided with a logic circuit for processing a pixel signal output from the pixel area 11, and is arranged around the pixel area 11.
  • the I / O circuit unit 13 is arranged near the peripheral edge of the circuit chip 10. In the example shown in FIG. 1, the I / O circuit units 13 are arranged along two opposite sides of the circuit chip 10. The I / O circuit unit 13 may be provided along any side of the outer circumference of the circuit chip 10. For example, the I / O circuit unit 13 may be provided along any one side of the outer circumference of the circuit chip 10, and may be provided along two adjacent sides, three sides, or four sides of the outer circumference of the circuit chip 10. May be provided.
  • the I / O circuit unit 13 includes an input / output circuit (not shown) such as an input buffer circuit and an output buffer circuit, and a plurality of electrode pads 130 electrically connected to the input / output circuit. ..
  • the plurality of electrode pads 130 are, for example, arranged in a row in the extending direction of the I / O circuit unit 13 and provided with a metal such as Al (aluminum), and are connected to the external electrodes by wire bonding.
  • the I / O circuit unit 13 inputs an input signal from an external electrode to the internal circuit of the circuit chip 10 via the electrode pad 130 and an input / output circuit, and inputs an output signal from the internal circuit of the circuit chip 10 to the external electrode. Can be output.
  • the semiconductor device according to the present embodiment is not limited to the image pickup device exemplified above, and may be any semiconductor device as long as it includes an electrode pad 130 and inputs / outputs signals to and from the outside.
  • the semiconductor device according to the present embodiment may be, for example, an arithmetic processing device or a memory device.
  • FIG. 2 is an explanatory view showing a cross-sectional configuration and a planar configuration of the electrode pad 130.
  • the cross-sectional structure of the electrode pad 130 is shown on the upper side
  • the planar structure of the electrode pad 130 is shown on the lower side.
  • the electrode pad 130 provided on the surface of the circuit chip 10 includes a bonding region 130A and a probe region 130B in the in-plane direction of the circuit chip 10.
  • the bonding region 130A is an region for bonding the wire 52 electrically connected to the external electrode to the electrode pad 130.
  • the probe region 130B is a region where the test probe 51 of the electrical characteristic inspection device is brought into contact with the electrode pad 130 for checking the operation of the semiconductor device or inspecting the electrical characteristics, and has a probe mark by the test probe 51.
  • the electrode pad 130 can prevent the electrical characteristic inspection by the test probe 51 from affecting the bonding. can. Specifically, the electrode pad 130 can prevent the bonding strength of the wire 52 from being lowered due to the probe marks generated by bringing the test probe 51 into contact with the surface of the electrode pad 130.
  • the plane area of the bonding region 130A in the electrode pad 130 is preferably larger than the plane area of the probe region 130B. This is because it is preferable to increase the bonding area in order to strengthen the bonding of the wire 52 to the electrode pad 130.
  • the arrangement of the bonding region 130A and the probe region 130B in the electrode pad 130 can be any arrangement. This point will be described with reference to FIGS. 3A and 3B.
  • 3A and 3B are plan views showing an example of the arrangement of the bonding region 130A and the probe region 130B with respect to the end surface S of the circuit chip 10.
  • the bonding region 130A and the probe region 130B may be provided so as to be arranged in a direction perpendicular to the end surface S of the outer periphery of the circuit chip 10.
  • the bonding region 130A and the probe region 130B may be provided so as to be arranged in a direction parallel to the end surface S of the outer periphery of the circuit chip 10.
  • the dummy wiring layer 102 is provided on the circuit chip 10 below the bonding region 130A, and the protective element forming layer 101 is provided on the circuit chip 10 below the probe region 130B. Further, an element wiring layer 103 may be provided between the protective element forming layer 101 and the electrode pad 130.
  • the specific cross-sectional structures of the dummy wiring layer 102, the protective element forming layer 101, and the element wiring layer 103 will be described later with reference to FIGS. 4A to 4C.
  • the probe region 130B corresponds to a region formed by superimposing the protective element forming layer 101 in the region formed by the electrode pad 130.
  • the bonding region 130A corresponds to a region formed by superimposing the dummy wiring layer 102 in the region formed by the electrode pad 130.
  • the dummy wiring layer 102 is a layer including dummy wiring that is not intended for signal transmission.
  • the dummy wiring layer 102 includes a dummy wiring that is not intended for signal transmission, an interlayer insulating layer that is alternately laminated with the dummy wiring, and a via that penetrates the interlayer insulating layer and connects the dummy wirings to each other. It is a multi-layer wiring layer.
  • the dummy wiring provided in the dummy wiring layer 102 is wiring that is not electrically connected to the active element or the passive element and is not intended for signal transmission.
  • the potential of the dummy wiring may be floated, may be the same as the potential of either wiring, or may be fixed to the ground potential or the power supply potential.
  • the dummy wiring layer 102 By providing the dummy wiring layer 102 on the circuit chip 10 below the bonding region 130A of the electrode pad 130, it is possible to improve the resistance to stress applied to the electrode pad 130 when the wires 52 are bonded.
  • the dummy wiring layer 102 includes dummy wiring and vias made of a metal such as Cu (copper), Al (aluminum), Ti (titanium), Ta (tantalum), or W (tungsten).
  • the strength and density can be made higher than that of an insulating layer composed only of an inorganic insulating material such as SiO x (silicon oxide) or SiN x (silicon nitride). According to this, the dummy wiring layer 102 can prevent the electrode pad 130 from being deformed or the like when the electrode pad 130 is bonded to the bonding region 130A.
  • the protective element forming layer 101 is a layer on which a protective element (not shown) that protects the internal circuit of the circuit chip 10 from a surge or ESD (Electrostatic Discharge) invading from the electrode pad 130 is formed.
  • the protection element can protect the internal circuit of the circuit chip 10 from surge or ESD by being provided between the electrode pad 130 and the input / output circuit of the I / O circuit unit 13, for example.
  • a Zener diode for example, a Zener diode, a laminated chip varistor, an ESD suppressor, a laminated chip capacitor, an RCMOS (RC timer circuit), a CCMOS (CC timer circuit), a GGMOS (Gate Grounded nMOS), a thyristor, or a diode should be used. Can be done.
  • the element wiring layer 103 is a layer including wiring that electrically connects the electrode pad 130 and the protective element provided in the protective element forming layer 101.
  • the element wiring layer 103 includes wiring that electrically connects the electrode pad 130 and the protective element provided in the protective element forming layer 101, an interlayer insulating layer that is alternately laminated with the wiring, and an interlayer insulating layer. It is a multi-layer wiring layer including vias that connect the wirings to each other through the wiring.
  • the semiconductor device according to the present embodiment described above can be manufactured by the following method.
  • an internal circuit is formed in each of the circuit chips 10 by a normal film forming process and a lithography process.
  • a dummy wiring layer 102, a protective element forming layer 101 on which a protective element is formed, and an element wiring layer 103 are formed on each of the circuit chips 10 by a normal film forming step and a lithography step.
  • the electrode pad 130 is formed on the dummy wiring layer 102 and the protective element forming layer 101.
  • the electrical characteristics of the circuit chip 10 are inspected, and the quality of the circuit chip 10 is determined. .. Such an inspection is performed on all circuit chips 10 on the wafer.
  • the wafer is cut and the circuit chips 10 are separated into individual pieces.
  • wire bonding is performed on the circuit chip 10 which is determined to be non-defective. Specifically, wire bonding is performed by connecting the wire 52 to the bonding region 130A of the electrode pad 130 on the dummy wiring layer 102. According to this, the circuit chip 10 can bond the wire 52 to the flat surface of the bonding region 130A in which the probe mark is not formed due to the contact of the test probe 51. Therefore, the circuit chip 10 can improve the reliability of bonding of the wire 52.
  • FIG. 4A is a schematic cross-sectional view showing a first configuration example of the dummy wiring layer 102 and the element wiring layer 103
  • FIG. 4B shows a second configuration example of the dummy wiring layer 102 and the element wiring layer 103
  • FIG. 4C is a schematic cross-sectional view showing a third configuration example of the dummy wiring layer 102 and the element wiring layer 103.
  • the dummy wiring layer 102 includes, for example, a plurality of dummy wirings 142 and an interlayer insulating layer 143 alternately laminated with the dummy wirings 142 under the bonding region 130A of the electrode pad 130.
  • the via 141 that penetrates the interlayer insulating layer 143 and connects the dummy wirings 142 to each other may be included.
  • any layout can be adopted for each layout of the dummy wiring 142 and the via 141.
  • the element wiring layer 103 penetrates, for example, a plurality of element wirings 152, an interlayer insulating layer 153 alternately laminated with the element wirings 152, and an interlayer insulating layer 153 under the probe region 130B of the electrode pad 130. It may be provided including a via 151 for connecting the element wirings 152 to each other.
  • any layout can be adopted as long as the electrical connection between the electrode pad 130 and the protective element included in the protective element forming layer 101 can be secured. ..
  • the wiring layouts of the dummy wiring layer 102 and the element wiring layer 103 may be the same or different from each other. Further, the wiring layouts of the dummy wiring layer 102 and the element wiring layer 103 may be partially common to each other.
  • the dummy wiring 142 and the element wiring 152 may be provided with, for example, a conductive material of a metal such as Cu (copper) or Al (aluminum), a metal compound, or an alloy.
  • the interlayer insulating layer 143 and the interlayer insulating layer 153 may be provided with an inorganic insulating material such as SiO x (silicon oxide), SiN x (silicon nitride), or a so-called low-k material.
  • the vias 141 and 151 may be provided with a conductive material of a metal such as Ti (titanium), Ta (tantalum), or W (tungsten), a metal compound, or an alloy.
  • the dummy wiring layer 102 and the element wiring layer 103 may be provided so as to be electrically separated from each other. Specifically, the dummy wiring 142 included in the dummy wiring layer 102 and the element wiring 152 included in the element wiring layer 103 do not have to be electrically connected to each other.
  • a part of the dummy wiring 142 included in the dummy wiring layer 102 and the element wiring 152 included in the element wiring layer 103 may be electrically connected to each other. Further, the wiring layouts of the dummy wiring layer 102 and the element wiring layer 103 may be partially common to each other.
  • the dummy wiring 142 included in the dummy wiring layer 102 does not have to be electrically connected to the electrode pad 130 via the via 141.
  • the potential of the dummy wiring 142 included in the dummy wiring layer 102 may be in a float state, or may be fixed to the ground potential or the power supply potential.
  • the electrode pad 130 is divided into a bonding region 130A and a probe region 130B, and a layer including an appropriate configuration is provided on the circuit chip 10 below each region. Be done. According to this, the semiconductor device according to the present embodiment can improve the surface quality of the bonding region 130A of the electrode pad 130 and suppress damage to the lower layer of the electrode pad 130. Therefore, in the semiconductor device according to the present embodiment, good wire bonding can be formed by the electrode pad 130.
  • the land (convex portion) for separating the bonding region 130A and the probe region 130B is not provided on the surface of the electrode pad 130, cracking or chipping of the test probe 51 due to the land is prevented. be able to.
  • damage during wire bonding to the electrode pad 130 can be suppressed by providing a dummy wiring layer 102 having higher strength and density below the bonding region 130A. Further, the semiconductor device according to the present embodiment can also use the dummy wiring included in the dummy wiring layer 102 for searching for process conditions in the lithography process.
  • the degree of freedom in the layout of the protective element and the wiring can be further improved by providing the protective element forming layer 101 and the element wiring layer 103 below the probe region 130B.
  • FIG. 5 is a schematic plan view showing the overall configuration of the semiconductor device according to the present embodiment.
  • the semiconductor device according to the present embodiment is, for example, a laminated image pickup device in which a laminated chip 20 provided with a pixel region 11 and a circuit chip 10 provided with a circuit region 12 are laminated. be.
  • the circuit chip 10 is, for example, an individual piece (chip) obtained by cutting a silicon substrate, a compound semiconductor substrate such as GaN, a SiC substrate, a sapphire substrate, an SOI substrate, or the like for each semiconductor device.
  • a circuit area 12 including a logic circuit for signal processing a pixel signal output from the pixel area 11 of the laminated chip 20 is provided at substantially the center of the circuit chip 10.
  • an I / O circuit unit 13 including a plurality of electrode pads 130 electrically connected to the input / output circuit is arranged in the vicinity of the periphery of the circuit chip 10. In the example shown in FIG. 5, the I / O circuit units 13 are arranged along the three sides of the outer circumference of the circuit chip 10.
  • the laminated chip 20 is an individual piece (chip) obtained by cutting a silicon substrate, a compound semiconductor substrate such as GaN, or a SiC substrate for each semiconductor device.
  • the substrate of the laminated chip 20 may be thinned by CMP (Chemical Mechanical Polishing) or the like.
  • a pixel region 11 in which a plurality of pixels are arranged in a matrix is arranged at substantially the center of the laminated chip 20. Further, in the vicinity of the periphery of the laminated chip 20, an opening 16 including an opening 160 provided so as to correspond to each of the plurality of electrode pads 130 provided on the circuit chip 10 is provided.
  • the semiconductor device according to the present embodiment is not limited to the stacked image pickup device exemplified above, and may be any of the stacked semiconductor devices in which a plurality of chips are bonded together.
  • the semiconductor device according to the present embodiment may be, for example, an arithmetic processing device or a memory device in which a plurality of chips are stacked.
  • FIG. 6 is an explanatory view showing a cross-sectional configuration and a planar configuration of the electrode pad 130.
  • the cross-sectional structure of the electrode pad 130 is shown on the upper side, and the planar structure of the electrode pad 130 is shown on the lower side.
  • the electrode pad 130 provided on the surface of the circuit chip 10 includes a bonding region 130A and a probe region 130B in the in-plane direction of the circuit chip 10. Further, a dummy wiring layer 102 is provided on the circuit chip 10 below the bonding region 130A, and a protective element forming layer 101 is provided on the circuit chip 10 below the probe region 130B.
  • the configurations of the bonding region 130A, the probe region 130B, the dummy wiring layer 102, and the protective element forming layer 101 are the same as those described in the first embodiment, and thus the description thereof will be omitted here.
  • the laminated chip 20 laminated on the circuit chip 10 is provided with an opening 160 that penetrates the laminated chip 20 and exposes the electrode pad 130.
  • the wire 52 can be bonded to the bonding region 130A of the electrode pad 130 through the opening 160, and the test probe 51 is brought into contact with the probe region 130B of the electrode pad 130. be able to.
  • the opening 160 may be provided in the same region as the region where the electrode pad 130 is provided, may be provided in a region larger than the region where the electrode pad 130 is provided, and the electrode pad 130 may be provided. It may be provided in a region smaller than the region.
  • the opening 160 may be provided in any size as long as both the bonding region 130A and the probe region 130B of the electrode pad 130 can be exposed.
  • FIGS. 7A and 7B are schematic plan views showing a case where the configuration according to this modification is applied to a laminated semiconductor device.
  • the semiconductor device according to the modified example may further include a marking portion 170A.
  • the marking portion 170A is provided to clearly indicate each of the bonding region 130A and the probe region 130B of the electrode pad 130.
  • the marking portion 170A may be a rectangular metal layer extending in the arrangement direction of the bonding region 130A and the probe region 130B and provided in the region corresponding to the bonding region 130A.
  • a metal material having high visibility or legibility such as Al (aluminum) or W (tungsten)
  • the bonding region 130A corresponding to the marking portion 170A can be visually detected or detected by a detection device. can do.
  • the marking portion 170A may be provided with a configuration other than the metal layer as long as it can be detected visually or by a detection device.
  • the marking portion 170A may be a rectangular pit (concave portion) or land (convex portion) extending in the arrangement direction of the bonding region 130A and the probe region 130B and provided in the region corresponding to the bonding region 130A. .. Even in such a case, the marking unit 170A can visually detect the bonding region 130A corresponding to the marking unit 170A or by a detection device.
  • the marking portion 170B may be provided in a region corresponding to the probe region 130B.
  • the marking portion 170B may be a rectangular metal layer extending in the arrangement direction of the bonding region 130A and the probe region 130B and provided in the region corresponding to the probe region 130B.
  • the electrode pad 130 includes a bonding region 130A and a probe region 130B. Therefore, the marking portions 170A and 170B can indicate the remaining portion of the electrode pad 130 as the other of the bonding region 130A or the probe region 130B by indicating one of the bonding region 130A or the probe region 130B.
  • the semiconductor device according to this modification is not limited to the above example.
  • the semiconductor device according to this modification may include, for example, both a marking portion 170A corresponding to the bonding region 130A and a marking portion 170B corresponding to the probe region 130B.
  • the configuration according to this modification is applied to the laminated semiconductor device described in the second embodiment.
  • the configuration according to the present modification is also applicable to the semiconductor device according to the first embodiment.
  • the marking portions 170A and 170B are provided on, for example, the circuit chip 10.
  • the planar shape of the electrode pad 130 may be a rectangular shape with rounded corners, a circular shape, an elliptical shape, or the like. Further, the electrode pad 130 may include other regions in addition to the bonding region 130A and the probe region 130B.
  • the electronic device including the semiconductor device according to the first and second embodiments of the present disclosure is also included in the category of the technique according to the present disclosure.
  • Examples of electronic devices that can include the semiconductor devices according to the first and second embodiments of the present disclosure include mobile phones, smartphones, wearable devices, digital cameras, personal computers, IoT (Internet of Things) devices, in-vehicle devices, and the like. It can be exemplified.
  • the technology according to the present disclosure can also have the following configuration.
  • the electrode pads are divided into a bonding region and a probe region, and a layer containing an appropriate configuration is provided on a circuit chip below each region. Therefore, the technique according to the present disclosure can maintain good surface quality of the bonding region of the electrode pad. Further, the technique according to the present disclosure can suppress damage to each layer provided on the circuit chip below the electrode pad.
  • the effects produced by the techniques according to the present disclosure are not necessarily limited to the effects described herein, and may be any of the effects described in the present disclosure.
  • the semiconductor device according to any one of (1) to (4) above further comprising a laminated chip laminated on the surface of the circuit chip and provided with an opening in a region corresponding to the electrode pad.
  • a plurality of electrode pads are provided along the peripheral edge of the circuit chip.
  • a marking portion is further provided on the surface of the circuit chip in a region corresponding to either the bonding region or the probe region. ..
  • the protective element forming layer is provided with a protective element electrically connected to the electrode pad.
  • the semiconductor device is With a circuit chip An electrode pad having a bonding region and a probe region in the in-plane direction of the circuit chip and being exposed on the surface of the circuit chip, A dummy wiring layer provided on the circuit chip below the bonding region and An electronic device including a protective element forming layer provided on the circuit chip below the probe region.

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Abstract

回路チップと、前記回路チップの面内方向にボンディング領域及びプローブ領域を有し、前記回路チップの表面に露出されて設けられた電極パッドと、前記ボンディング領域の下方の前記回路チップに設けられたダミー配線層と、前記プローブ領域の下方の前記回路チップに設けられた保護素子形成層とを備える、半導体装置。

Description

半導体装置、半導体装置の製造方法、及び電子機器
　本開示は、半導体装置、半導体装置の製造方法、及び電子機器に関する。
　一般的に、半導体装置は、外部と信号を入出力するために、ワイヤボンディングにて外部と配線接続される電極パッドを備える。電極パッドは、電気特性検査装置のテストプローブを接触させることで半導体装置の電気特性を検査する（プロービングとも称される）際にも用いられる（例えば、特許文献１）。
特開２００６－３５１５８８号公報
　外部接続のためのワイヤボンディング、及び検査のためのテストプローブの接触の２つの用途に用いられる電極パッドでは、テストプローブの接触が後段で行われるワイヤボンディングに影響を与えないようにすることが望まれる。
　よって、テストプローブによる検査に用いられると共に、良好なワイヤボンディングを形成することが可能な電極パッドを備える半導体装置を提供することが望ましい。
　本開示の一実施形態に係る半導体装置は、回路チップと、前記回路チップの面内方向にボンディング領域及びプローブ領域を有し、前記回路チップの表面に露出されて設けられた電極パッドと、前記ボンディング領域の下方の前記回路チップに設けられたダミー配線層と、前記プローブ領域の下方の前記回路チップに設けられた保護素子形成層とを備える。
　本開示の一実施形態に係る半導体装置の製造方法は、ダミー配線層及び保護素子形成層が設けられた回路チップを形成することと、前記ダミー配線層が設けられた領域、及び前記保護素子形成層が設けられた領域の双方に亘って前記回路チップの表面に露出された電極パッドを形成することと、前記保護素子形成層が設けられた領域の前記電極パッドにプロービングを行うことと、前記ダミー配線層が設けられた領域の前記電極パッドにワイヤボンディングを形成することとを含む。
　本開示の一実施形態に係る電子機器は、半導体装置を含み、前記半導体装置は、回路チップと、前記回路チップの面内方向にボンディング領域及びプローブ領域を有し、前記回路チップの表面に露出されて設けられた電極パッドと、前記ボンディング領域の下方の前記回路チップに設けられたダミー配線層と、前記プローブ領域の下方の前記回路チップに設けられた保護素子形成層とを備える。
　本開示の一実施形態に係る半導体装置、半導体装置の製造方法、及び電子機器によれば、回路チップの表面には、回路チップの面内方向にボンディング領域及びプローブ領域を有する電極パッドが設けられ、電極パッドのボンディング領域の下方にはダミー配線層が設けられ、電極パッドのプローブ領域の下方には保護素子形成層が設けられる。これにより、本実施形態に係る半導体装置、半導体装置の製造方法、及び電子機器は、電極パッドのボンディング領域及びプローブ領域の下方の回路チップに、それぞれ適切な構成を含む層を設けることができる。
本開示の第１の実施形態に係る半導体装置の全体構成を示す模式的な平面図である。 同実施形態に係る電極パッドの断面構成及び平面構成を示す説明図である。 回路チップの端面に対するボンディング領域及びプローブ領域の配列の一例を示す平面図である。 回路チップの端面に対するボンディング領域及びプローブ領域の配列の一例を示す平面図である。 ダミー配線層及び素子配線層の第１の構成例を示す模式的な断面図である。 ダミー配線層及び素子配線層の第２の構成例を示す模式的な断面図である。 ダミー配線層及び素子配線層の第３の構成例を示す模式的な断面図である。 本開示の第２の実施形態に係る半導体装置の全体構成を示す模式的な平面図である。 同実施形態に係る電極パッドの断面構成及び平面構成を示す説明図である。 本開示の変形例に係る構成を積層型の半導体装置に対して適用した場合について示す模式的な平面図である。 本開示の変形例に係る構成を積層型の半導体装置に対して適用した場合について示す模式的な平面図である。
　以下、本開示における実施形態について、図面を参照して詳細に説明する。以下で説明する実施形態は本開示の一具体例であって、本開示にかかる技術が以下の態様に限定されるわけではない。また、本開示の各構成要素の配置、寸法、及び寸法比等についても、各図に示す様態に限定されるわけではない。
　なお、説明は以下の順序で行う。
　１．第１の実施形態
　　１．１．半導体装置の構成例
　　１．２．電極パッドの構成例
　　１．３．ダミー配線層及び素子配線層の構成例
　２．第２の実施形態
　　２．１．半導体装置の構成例
　　２．２．電極パッドの構成例
　３．変形例
　＜１．第１の実施形態＞
　（１．１．半導体装置の構成例）
　まず、図１を参照して、本開示の第１の実施形態に係る半導体装置の全体構成について説明する。図１は、本実施形態に係る半導体装置の全体構成を示す模式的な平面図である。
　図１に示すように、本実施形態に係る半導体装置は、例えば、回路チップ１０の上に画素領域１１及び回路領域１２が設けられた撮像装置である。
　回路チップ１０は、例えば、シリコン基板、ＧａＮなどの化合物半導体基板、ＳｉＣ基板、サファイア基板、又はＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などを半導体装置ごとに切断した個片（チップ）である。
　画素領域１１は、複数の画素が行列状に配列された領域であり、回路チップ１０の略中央に配置される。回路領域１２は、画素領域１１から出力される画素信号を信号処理するロジック回路が設けられた領域であり、画素領域１１の周囲に配置される。
　また、回路チップ１０の周縁近傍には、Ｉ／Ｏ回路部１３が配置される。図１に示す例では、Ｉ／Ｏ回路部１３は、回路チップ１０の互いに対向する２辺に沿ってそれぞれ配置される。なお、Ｉ／Ｏ回路部１３は、回路チップ１０の外周のいずれかの辺に沿って設けられていればよい。例えば、Ｉ／Ｏ回路部１３は、回路チップ１０の外周のいずれかの１辺に沿って設けられていてもよく、回路チップ１０の外周の隣接する２辺、３辺、又は４辺に沿って設けられていてもよい。
　具体的には、Ｉ／Ｏ回路部１３は、入力バッファ回路及び出力バッファ回路などの入出力回路（図示せず）と、入出力回路と電気的に接続された複数の電極パッド１３０とを備える。複数の電極パッド１３０は、例えば、Ｉ／Ｏ回路部１３の延在方向に一列に並んで、Ａｌ（アルミニウム）などの金属にて設けられ、ワイヤボンディングによって外部電極と接続される。Ｉ／Ｏ回路部１３は、電極パッド１３０及び入出力回路を介して、外部電極からの入力信号を回路チップ１０の内部回路に入力し、回路チップ１０の内部回路からの出力信号を外部電極に出力することができる。
　なお、本実施形態に係る半導体装置は、上記で例示した撮像装置に限定されず、電極パッド１３０を備え、外部と信号の入出力が行われる半導体装置であれば、いずれであってもよい。本実施形態に係る半導体装置は、例えば、演算処理装置又はメモリ装置などであってもよい。
　（１．２．電極パッドの構成例）
　次に、図２、図３Ａ及び図３Ｂを参照して、Ｉ／Ｏ回路部１３に設けられる電極パッド１３０の構成例について説明する。図２は、電極パッド１３０の断面構成及び平面構成を示す説明図である。図２では、上側にて電極パッド１３０の断面構成を示し、下側にて電極パッド１３０の平面構成を示す。
　図２に示すように、回路チップ１０の表面に設けられた電極パッド１３０は、回路チップ１０の面内方向に、ボンディング領域１３０Ａと、プローブ領域１３０Ｂとを含む。ボンディング領域１３０Ａは、外部電極と電気的に接続されるワイヤ５２を電極パッド１３０にボンディングするための領域である。プローブ領域１３０Ｂは、半導体装置の動作確認又は電気特性検査のために電気特性検査装置のテストプローブ５１を電極パッド１３０に接触させる領域であり、テストプローブ５１によるプローブ痕を有する。
　電極パッド１３０は、ワイヤ５２をボンディングさせるボンディング領域１３０Ａと、テストプローブ５１を接触させるプローブ領域１３０Ｂとを分けることで、テストプローブ５１による電気特性検査等がボンディングに影響を与えることを防止することができる。具体的には、電極パッド１３０は、電極パッド１３０の表面にテストプローブ５１を接触させることで生じるプローブ痕によって、ワイヤ５２のボンディング強度が低下することを防止することができる。
　電極パッド１３０におけるボンディング領域１３０Ａの平面面積は、プローブ領域１３０Ｂの平面面積よりも大きいことが好ましい。これは、ワイヤ５２の電極パッド１３０へのボンディングをより強固にするためには、ボンディング面積をより大きくすることが好ましいためである。
　電極パッド１３０におけるボンディング領域１３０Ａ及びプローブ領域１３０Ｂの配列は、任意の配列とすることが可能である。かかる点について図３Ａ及び図３Ｂを参照して説明する。図３Ａ及び図３Ｂは、回路チップ１０の端面Ｓに対するボンディング領域１３０Ａ及びプローブ領域１３０Ｂの配列の一例を示す平面図である。
　例えば、図３Ａに示すように、ボンディング領域１３０Ａ及びプローブ領域１３０Ｂは、回路チップ１０の外周の端面Ｓに対して垂直方向に配列されて設けられてもよい。または、図３Ｂに示すように、ボンディング領域１３０Ａと、プローブ領域１３０Ｂとは、回路チップ１０の外周の端面Ｓに対して平行方向に配列されて設けられてもよい。
　ここで、本実施形態に係る半導体装置では、ボンディング領域１３０Ａの下方の回路チップ１０にダミー配線層１０２が設けられ、プローブ領域１３０Ｂの下方の回路チップ１０に保護素子形成層１０１が設けられる。さらに、保護素子形成層１０１と、電極パッド１３０との間には、素子配線層１０３が設けられてもよい。ダミー配線層１０２、保護素子形成層１０１、及び素子配線層１０３の具体的な断面構造については、図４Ａ～図４Ｃを参照して後述する。
　すなわち、本実施形態に係る半導体装置では、プローブ領域１３０Ｂとは、電極パッド１３０が形成された領域のうち、保護素子形成層１０１が重畳して形成された領域に対応する。また、ボンディング領域１３０Ａとは、電極パッド１３０が形成された領域のうち、ダミー配線層１０２が重畳して形成された領域に対応する。
　ダミー配線層１０２は、信号の伝達を目的としないダミー配線を含む層である。具体的には、ダミー配線層１０２は、信号の伝達を目的としないダミー配線、ダミー配線と交互に積層される層間絶縁層、及び層間絶縁層を貫通してダミー配線同士を接続するビアを含む多層配線層である。ダミー配線層１０２に設けられるダミー配線は、能動素子又は受動素子と電気的に接続されておらず、信号の伝達を目的としていない配線である。ダミー配線の電位は、フロートされていてもよく、いずれかの配線の電位と同じとなっていてもよく、グランド電位又は電源電位に固定されていてもよい。
　ダミー配線層１０２は、電極パッド１３０のボンディング領域１３０Ａの下方の回路チップ１０に設けられることにより、ワイヤ５２のボンディング時に電極パッド１３０に加えられる応力に対する耐性を向上させることができる。これは、ダミー配線層１０２は、Ｃｕ（銅）、Ａｌ（アルミニウム）、Ｔｉ（チタン）、Ｔａ（タンタル）、又はＷ（タングステン）などの金属等で構成されたダミー配線及びビアを含むため、ＳｉＯx（酸化シリコン）又はＳｉＮx（窒化シリコン）などの無機絶縁材料のみで構成された絶縁層よりも強度及び密度を高くすることができるためである。これによれば、ダミー配線層１０２は、電極パッド１３０のボンディング領域１３０Ａへのボンディング時に電極パッド１３０に変形等が生じることを抑制することができる。
　保護素子形成層１０１は、電極パッド１３０から侵入するサージ又はＥＳＤ（Ｅｌｅｃｔｒｏ－Ｓｔａｔｉｃ　Ｄｉｓｃｈａｒｇｅ）から回路チップ１０の内部回路を保護する保護素子（図示せず）が形成される層である。保護素子は、例えば、電極パッド１３０と、Ｉ／Ｏ回路部１３の入出力回路との間に設けられることで、サージ又はＥＳＤから回路チップ１０の内部回路を保護することができる。保護素子としては、例えば、ツェナーダイオード、積層チップバリスタ、ＥＳＤサプレッサ、積層チップコンデンサ、ＲＣＭＯＳ（ＲＣタイマー回路）、ＣＣＭＯＳ（ＣＣタイマー回路）、ＧＧＭＯＳ（Ｇａｔｅ　Ｇｒｏｕｎｄｅｄ　ｎＭＯＳ）、サイリスタ、又はダイオードなどを用いることができる。
　素子配線層１０３は、電極パッド１３０と、保護素子形成層１０１に設けられる保護素子とを電気的に接続する配線を含む層である。具体的には、素子配線層１０３は、電極パッド１３０と、保護素子形成層１０１に設けられる保護素子とを電気的に接続する配線、配線と交互に積層される層間絶縁層、及び層間絶縁層を貫通して配線同士を接続するビアを含む多層配線層である。
　上記の本実施形態に係る半導体装置は、以下の方法にて製造することができる。
　具体的には、まず、回路チップ１０の各々に切断される前のウェハの状態で、通常の成膜工程及びリソグラフィ工程によって、回路チップ１０の各々に内部回路が形成される。その後、通常の成膜工程及びリソグラフィ工程によって、回路チップ１０の各々にダミー配線層１０２、保護素子が形成された保護素子形成層１０１、及び素子配線層１０３が形成される。次に、ダミー配線層１０２及び保護素子形成層１０１の上に電極パッド１３０が形成される。
　続いて、保護素子形成層１０１の上の電極パッド１３０のプローブ領域１３０Ｂにテストプローブ５１の先端を当接させることで、回路チップ１０の電気特性が検査され、回路チップ１０の良否判定が行われる。かかる検査は、ウェハ上の全ての回路チップ１０に対して行われる。
　次に、ウェハが切断され、回路チップ１０がそれぞれ個片に分けられる。その後、良品判定された回路チップ１０に対してワイヤボンディングが行われる。具体的には、ダミー配線層１０２の上の電極パッド１３０のボンディング領域１３０Ａにワイヤ５２が接続されることで、ワイヤボンディングが行われる。これによれば、回路チップ１０は、テストプローブ５１の接触によるプローブ痕が形成されていないボンディング領域１３０Ａの平坦面にワイヤ５２をボンディングすることができる。したがって、回路チップ１０は、ワイヤ５２のボンディングの信頼性を向上させることができる。
　（１．３．ダミー配線層及び素子配線層の構成例）
　続いて、図４Ａ～図４Ｃを参照して、ダミー配線層１０２及び素子配線層１０３のより具体的な構成例について説明する。図４Ａは、ダミー配線層１０２及び素子配線層１０３の第１の構成例を示す模式的な断面図であり、図４Ｂは、ダミー配線層１０２及び素子配線層１０３の第２の構成例を示す模式的な断面図であり、図４Ｃは、ダミー配線層１０２及び素子配線層１０３の第３の構成例を示す模式的な断面図である。
　図４Ａ～図４Ｃに示すように、ダミー配線層１０２は、例えば、電極パッド１３０のボンディング領域１３０Ａの下に、複数のダミー配線１４２と、ダミー配線１４２と交互に積層される層間絶縁層１４３と、層間絶縁層１４３を貫通してダミー配線１４２同士を接続するビア１４１とを含んで設けられてもよい。
　ダミー配線１４２及びビア１４１の各々のレイアウトは、任意のレイアウトを採用することが可能である。ただし、ダミー配線層１０２のボンディング時の応力に対する耐性をより向上させるためには、ダミー配線１４２及びビア１４１がより多く配置されるレイアウトを採用することが好ましい。
　また、素子配線層１０３は、例えば、電極パッド１３０のプローブ領域１３０Ｂの下に、複数の素子配線１５２と、素子配線１５２と交互に積層される層間絶縁層１５３と、層間絶縁層１５３を貫通して素子配線１５２同士を接続するビア１５１とを含んで設けられてもよい。
　素子配線１５２及びビア１５１の各々のレイアウトは、電極パッド１３０と、保護素子形成層１０１に含まれる保護素子との電気的接続を確保することができれば、任意のレイアウトを採用することが可能である。
　なお、ダミー配線層１０２及び素子配線層１０３の配線レイアウトは、互いに同じであってもよく、互いに異なっていてもよい。また、ダミー配線層１０２及び素子配線層１０３の配線レイアウトは、互いに一部が共通の構成となっていてもよい。
　ダミー配線１４２及び素子配線１５２は、例えば、Ｃｕ（銅）、Ａｌ（アルミニウム）などの金属、金属化合物、又は合金の導電材料で設けられてもよい。層間絶縁層１４３及び層間絶縁層１５３は、ＳｉＯx（酸化シリコン）、ＳｉＮx（窒化シリコン）、又はいわゆるｌｏｗ－ｋ材料などの無機絶縁材料で設けられてもよい。ビア１４１及びビア１５１は、Ｔｉ（チタン）、Ｔａ（タンタル）、又はＷ（タングステン）などの金属、金属化合物、又は合金の導電材料で設けられてもよい。
　ここで、図４Ａに示すように、ダミー配線層１０２及び素子配線層１０３は、互いに電気的に離隔されて設けられてもよい。具体的には、ダミー配線層１０２に含まれるダミー配線１４２、及び素子配線層１０３に含まれる素子配線１５２は、互いに電気的に接続されていなくともよい。
　また、図４Ｂに示すように、ダミー配線層１０２に含まれるダミー配線１４２、及び素子配線層１０３に含まれる素子配線１５２は、一部が互いに電気的に接続されていてもよい。また、ダミー配線層１０２及び素子配線層１０３の配線レイアウトは、一部が互いに共通の構成となっていてもよい。
　さらに、図４Ｃに示すように、ダミー配線層１０２に含まれるダミー配線１４２は、ビア１４１を介して電極パッド１３０と電気的に接続されていなくともよい。このような場合、ダミー配線層１０２に含まれるダミー配線１４２の電位は、フロート状態であってもよく、グランド電位又は電源電位に固定されていてもよい。
　以上にて説明したように、本実施形態に係る半導体装置では、電極パッド１３０がボンディング領域１３０Ａ及びプローブ領域１３０Ｂに分けられ、それぞれの領域の下方の回路チップ１０に適切な構成を含む層が設けられる。これによれば、本実施形態に係る半導体装置は、電極パッド１３０のボンディング領域１３０Ａの表面品質を良好とすると共に、電極パッド１３０の下方の層に対するダメージを抑制することができる。したがって、本実施形態に係る半導体装置は、電極パッド１３０により良好なワイヤボンディングを形成することができる。
　また、本実施形態に係る半導体装置は、電極パッド１３０の表面にボンディング領域１３０Ａ及びプローブ領域１３０Ｂを区分けするランド（凸部）が設けられないため、ランドによるテストプローブ５１のクラック又はチッピングを防止することができる。
　また、本実施形態に係る半導体装置は、ボンディング領域１３０Ａの下方により強度及び密度が高いダミー配線層１０２を設けることで、電極パッド１３０へのワイヤボンディング時の損傷を抑制することができる。さらに、本実施形態に係る半導体装置は、ダミー配線層１０２に含まれるダミー配線をリソグラフィ工程におけるプロセス条件の探索にも利用することができる。
　さらに、本実施形態に係る半導体装置は、プローブ領域１３０Ｂの下方に保護素子形成層１０１及び素子配線層１０３を設けることで、保護素子及び配線のレイアウトの自由度をより向上させることができる。
　＜２．第２の実施形態＞
　（２．１．半導体装置の構成例）
　次に、図５を参照して、本開示の第２の実施形態に係る半導体装置の全体構成について説明する。図５は、本実施形態に係る半導体装置の全体構成を示す模式的な平面図である。
　図５に示すように、本実施形態に係る半導体装置は、例えば、画素領域１１が設けられた積層チップ２０と、回路領域１２が設けられた回路チップ１０とを積層した積層型の撮像装置である。
　回路チップ１０は、例えば、シリコン基板、ＧａＮなどの化合物半導体基板、ＳｉＣ基板、サファイア基板、又はＳＯＩ基板などを半導体装置ごとに切断した個片（チップ）である。回路チップ１０の略中央には、積層チップ２０の画素領域１１から出力される画素信号を信号処理するロジック回路を含む回路領域１２が設けられる。また、回路チップ１０の周辺近傍には、入出力回路と電気的に接続された複数の電極パッド１３０を含むＩ／Ｏ回路部１３が配置される。図５に示す例では、Ｉ／Ｏ回路部１３は、回路チップ１０の外周の３辺に沿ってそれぞれ配置されている。
　積層チップ２０は、シリコン基板、ＧａＮなどの化合物半導体基板、又はＳｉＣ基板などを半導体装置ごとに切断した個片（チップ）である。なお、積層チップ２０の基板は、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）等によって薄肉化されていてもよい。積層チップ２０の略中央には、複数の画素が行列状に配列された画素領域１１が配置される。また、積層チップ２０の周辺近傍には、回路チップ１０に設けられた複数の電極パッド１３０の各々に対応するように設けられた開口１６０を含む開口部１６が設けられる。
　なお、本実施形態に係る半導体装置は、上記で例示した積層型の撮像装置に限定されず、複数のチップを貼り合わせた積層型の半導体装置であれば、いずれであってもよい。本実施形態に係る半導体装置は、例えば、複数のチップを積層した演算処理装置又はメモリ装置などであってもよい。
　（２．２．電極パッドの構成例）
　続いて、図６を参照して、電極パッド１３０の構成例について説明する。図６は、電極パッド１３０の断面構成及び平面構成を示す説明図である。図６では、上側にて電極パッド１３０の断面構成を示し、下側にて電極パッド１３０の平面構成を示す。
　図６に示すように、回路チップ１０の表面に設けられた電極パッド１３０は、回路チップ１０の面内方向に、ボンディング領域１３０Ａと、プローブ領域１３０Ｂとを含む。また、ボンディング領域１３０Ａの下方の回路チップ１０には、ダミー配線層１０２が設けられ、プローブ領域１３０Ｂの下方の回路チップ１０には、保護素子形成層１０１が設けられる。ボンディング領域１３０Ａ、プローブ領域１３０Ｂ、ダミー配線層１０２、及び保護素子形成層１０１の各々の構成については、第１の実施形態にて説明した構成と同様であるため、ここでの説明は省略する。
　本実施形態に係る半導体装置では、回路チップ１０に積層された積層チップ２０に、積層チップ２０を貫通して電極パッド１３０を露出される開口１６０が設けられる。これにより、本実施形態に係る半導体装置は、開口１６０を介して、電極パッド１３０のボンディング領域１３０Ａにワイヤ５２をボンディングさせることができ、かつ電極パッド１３０のプローブ領域１３０Ｂにテストプローブ５１を接触させることができる。
　なお、開口１６０は、電極パッド１３０が設けられた領域と同一の領域に設けられてもよく、電極パッド１３０が設けられた領域よりも大きい領域に設けられてもよく、電極パッド１３０が設けられた領域よりも小さい領域に設けられてもよい。開口１６０は、電極パッド１３０のボンディング領域１３０Ａ及びプローブ領域１３０Ｂの両方を露出させることができれば、任意の大きさで設けられてもよい。
　＜３．変形例＞
　続いて、図７Ａ及び図７Ｂを参照して、本開示の第１及び第２の実施形態に係る半導体装置の変形例について説明する。図７Ａ及び図７Ｂは、本変形例に係る構成を積層型の半導体装置に対して適用した場合について示す模式的な平面図である。
　図７Ａに示すように、変形例に係る半導体装置は、マーキング部１７０Ａをさらに備えていてもよい。マーキング部１７０Ａは、電極パッド１３０のボンディング領域１３０Ａ及びプローブ領域１３０Ｂの各々を明示するために設けられる。
　具体的には、マーキング部１７０Ａは、ボンディング領域１３０Ａ及びプローブ領域１３０Ｂの配列方向に延在し、ボンディング領域１３０Ａに対応する領域に設けられた矩形の金属層であってもよい。マーキング部１７０Ａは、Ａｌ（アルミニウム）又はＷ（タングステン）などの視認性又は検出性が高い金属材料で設けられることにより、マーキング部１７０Ａに対応するボンディング領域１３０Ａを目視又は検出装置にて検出可能とすることができる。
　マーキング部１７０Ａは、目視又は検出装置にて検出可能であれば、金属層以外の他の構成にて設けられてもよい。例えば、マーキング部１７０Ａは、ボンディング領域１３０Ａ及びプローブ領域１３０Ｂの配列方向に延在し、ボンディング領域１３０Ａに対応する領域に設けられた矩形のピット（凹部）又はランド（凸部）であってもよい。このような場合でも、マーキング部１７０Ａは、マーキング部１７０Ａに対応するボンディング領域１３０Ａを目視又は検出装置にて検出可能とすることができる。
　また、図７Ｂに示すように、マーキング部１７０Ｂは、プローブ領域１３０Ｂに対応した領域に設けられてもよい。具体的には、マーキング部１７０Ｂは、ボンディング領域１３０Ａ及びプローブ領域１３０Ｂの配列方向に延在し、プローブ領域１３０Ｂに対応する領域に設けられた矩形の金属層であってもよい。
　本変形例に係る半導体装置では、電極パッド１３０は、ボンディング領域１３０Ａ及びプローブ領域１３０Ｂからなる。したがって、マーキング部１７０Ａ、１７０Ｂは、ボンディング領域１３０Ａ又はプローブ領域１３０Ｂの一方を示すことで、電極パッド１３０の残部をボンディング領域１３０Ａ又はプローブ領域１３０Ｂの他方として示すことができる。
　なお、本変形例に係る半導体装置は、上記例示に限定されない。本変形例に係る半導体装置は、例えば、ボンディング領域１３０Ａに対応するマーキング部１７０Ａ、及びプローブ領域１３０Ｂに対応するマーキング部１７０Ｂの双方を備えてもよい。
　上記では、第２の実施形態にて説明した積層型の半導体装置に対して本変形例に係る構成を適用した場合について説明した。しかしながら、本変形例に係る構成は、第１の実施形態に係る半導体装置に対しても適用可能であることは言うまでもない。本変形例に係る構成を第１の実施形態に係る半導体装置に対して適用する場合、マーキング部１７０Ａ、１７０Ｂは、例えば、回路チップ１０に設けられることになる。
　以上、第１及び第２の実施形態、及び変形例を挙げて、本開示にかかる技術を説明した。ただし、本開示にかかる技術は、上記実施の形態等に限定されるわけではなく、種々の変形が可能である。
　例えば、電極パッド１３０の平面形状は、角が丸くなった矩形形状、円形状、又は楕円形状などであってもよい。また、電極パッド１３０は、ボンディング領域１３０Ａ、及びプローブ領域１３０Ｂの他にさらに他の領域を含んでいてもよい。
　また、本開示の第１及び第２の実施形態に係る半導体装置を備える電子機器についても本開示に係る技術の範疇に含まれる。本開示の第１及び第２の実施形態に係る半導体装置を備え得る電子機器としては、携帯電話、スマートフォン、ウェアラブルデバイス、デジタルカメラ、パーソナルコンピュータ、ＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　Ｔｈｉｎｇｓ）機器、又は車載デバイスなどを例示することができる。
　さらに、各実施形態で説明した構成および動作の全てが本開示の構成および動作として必須であるとは限らない。たとえば、各実施形態における構成要素のうち、本開示の最上位概念を示す独立請求項に記載されていない構成要素は、任意の構成要素として理解されるべきである。
　本明細書および添付の特許請求の範囲全体で使用される用語は、「限定的でない」用語と解釈されるべきである。例えば、「含む」又は「含まれる」という用語は、「含まれるとして記載された様態に限定されない」と解釈されるべきである。「有する」という用語は、「有するとして記載された様態に限定されない」と解釈されるべきである。
　本明細書で使用した用語には、単に説明の便宜のために用いており、構成及び動作を限定する目的で使用したわけではない用語が含まれる。たとえば、「右」、「左」、「上」、「下」などの用語は、参照している図面上での方向を示しているにすぎない。また、「内側」、「外側」という用語は、それぞれ、注目要素の中心に向かう方向、注目要素の中心から離れる方向を示しているにすぎない。これらに類似する用語や同様の趣旨の用語についても同様である。
　なお、本開示にかかる技術は、以下のような構成を取ることも可能である。以下の構成を備える本開示にかかる技術によれば、電極パッドがボンディング領域及びプローブ領域に分けられると共に、各領域の下方の回路チップにそれぞれ適切な構成を含む層が設けられる。よって、本開示にかかる技術は、電極パッドのボンディング領域の表面品質を良好に維持することが可能となる。また、本開示にかかる技術は、電極パッドの下方の回路チップに設けられる各層に対するダメージを抑制することができる。本開示にかかる技術が奏する効果は、ここに記載された効果に必ずしも限定されるわけではなく、本開示中に記載されたいずれの効果であってもよい。
（１）
　回路チップと、
　前記回路チップの面内方向にボンディング領域及びプローブ領域を有し、前記回路チップの表面に露出されて設けられた電極パッドと、
　前記ボンディング領域の下方の前記回路チップに設けられたダミー配線層と、
　前記プローブ領域の下方の前記回路チップに設けられた保護素子形成層と
を備える、半導体装置。
（２）
　前記ボンディング領域には、外部電極と電気的に接続されたワイヤが接続される、上記（１）に記載の半導体装置。
（３）
　前記プローブ領域には、プローブ痕が形成される、上記（１）又は（２）に記載の半導体装置。
（４）
　前記ボンディング領域の平面面積は、前記プローブ領域の平面面積よりも大きい、上記（１）～（３）のいずれか一項に記載の半導体装置。
（５）
　前記回路チップの前記表面に積層され、前記電極パッドに対応する領域に開口部が設けられた積層チップをさらに備える、上記（１）～（４）のいずれか一項に記載の半導体装置。
（６）
　前記電極パッドは、前記回路チップの周縁に沿って複数設けられる、上記（１）～（５）のいずれか一項に記載の半導体装置。
（７）
　前記回路チップの前記表面には、前記ボンディング領域又は前記プローブ領域のいずれか一方に対応した領域にマーキング部がさらに設けられる、上記（１）～（６）のいずれか一項に記載の半導体装置。
（８）
　前記保護素子形成層には、前記電極パッドと電気的に接続された保護素子が設けられる、上記（１）～（７）のいずれか一項に記載の半導体装置。
（９）
　ダミー配線層及び保護素子形成層が設けられた回路チップを形成することと、
　前記ダミー配線層が設けられた領域、及び前記保護素子形成層が設けられた領域の双方に亘って前記回路チップの表面に露出された電極パッドを形成することと、
　前記保護素子形成層が設けられた領域の前記電極パッドにプロービングを行うことと、
　前記ダミー配線層が設けられた領域の前記電極パッドにワイヤボンディングを形成することと
を含む、半導体装置の製造方法。
（１０）
　半導体装置を含み、
　前記半導体装置は、
　回路チップと、
　前記回路チップの面内方向にボンディング領域及びプローブ領域を有し、前記回路チップの表面に露出されて設けられた電極パッドと、
　前記ボンディング領域の下方の前記回路チップに設けられたダミー配線層と、
　前記プローブ領域の下方の前記回路チップに設けられた保護素子形成層と
を備える、電子機器。
　本出願は、日本国特許庁において２０２０年３月１６日に出願された日本特許出願番号第２０２０－０４５１８３号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (10)

  1. 　回路チップと、
    　前記回路チップの面内方向にボンディング領域及びプローブ領域を有し、前記回路チップの表面に露出されて設けられた電極パッドと、
    　前記ボンディング領域の下方の前記回路チップに設けられたダミー配線層と、
    　前記プローブ領域の下方の前記回路チップに設けられた保護素子形成層と
    を備える、半導体装置。
  2. 　前記ボンディング領域には、外部電極と電気的に接続されたワイヤが接続される、請求項１に記載の半導体装置。
  3. 　前記プローブ領域には、プローブ痕が形成される、請求項１に記載の半導体装置。
  4. 　前記ボンディング領域の平面面積は、前記プローブ領域の平面面積よりも大きい、請求項１に記載の半導体装置。
  5. 　前記回路チップの前記表面に積層され、前記電極パッドに対応する領域に開口部が設けられた積層チップをさらに備える、請求項１に記載の半導体装置。
  6. 　前記電極パッドは、前記回路チップの周縁に沿って複数設けられる、請求項１に記載の半導体装置。
  7. 　前記回路チップの前記表面には、前記ボンディング領域又は前記プローブ領域のいずれか一方に対応した領域にマーキング部がさらに設けられる、請求項１に記載の半導体装置。
  8. 　前記保護素子形成層には、前記電極パッドと電気的に接続された保護素子が設けられる、請求項１に記載の半導体装置。
  9. 　ダミー配線層及び保護素子形成層が設けられた回路チップを形成することと、
    　前記ダミー配線層が設けられた領域、及び前記保護素子形成層が設けられた領域の双方に亘って前記回路チップの表面に露出された電極パッドを形成することと、
    　前記保護素子形成層が設けられた領域の前記電極パッドにプロービングを行うことと、
    　前記ダミー配線層が設けられた領域の前記電極パッドにワイヤボンディングを形成することと
    を含む、半導体装置の製造方法。
  10. 　半導体装置を含み、
    　前記半導体装置は、
    　回路チップと、
    　前記回路チップの面内方向にボンディング領域及びプローブ領域を有し、前記回路チップの表面に露出されて設けられた電極パッドと、
    　前記ボンディング領域の下方の前記回路チップに設けられたダミー配線層と、
    　前記プローブ領域の下方の前記回路チップに設けられた保護素子形成層と
    を備える、電子機器。
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