CN111863755A - 一种半导体结构及其制备方法 - Google Patents

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Abstract

本发明实施例涉及晶片封装技术领域，公开了一种半导体结构及其制备方法。本发明中，半导体结构包括：包含有电连接层的基底，设置在所述基底上的导电垫，所述导电垫与所述电连接层电性连接，所述导电垫内设置有沟槽，所述沟槽将所述导电垫分隔为用于测试的第一区域、以及用于电连接的第二区域。本发明还提供了一种半导体结构的制备方法。本发明提供的半导体结构及其制备方法，能够提高芯片的良率与稳定性。

Description

一种半导体结构及其制备方法
技术领域
本发明实施例涉及晶片封装技术领域，特别涉及一种半导体结构及其制备方法。
背景技术
在半导体工艺的集成度提高及尺寸缩小的情况下，其工艺的复杂度及困难度也越来越高，为了提高芯片的良率与稳定性，在芯片(die)制作完成后，通常需要利用探针(testprobe)来对芯片上的导电垫来进行测试(probing)步骤，并且导电垫会被接触多次。首先，进行测试的探针会以高速施加适当的力量于芯片的导电垫上，确保探针碰触到导电垫，然后再进行电性测试。为了确保探针有实际碰触到导电垫，探针会多次与导电垫进行接触，最终于导电垫的表面形成破坏性的损坏。例如，就存储器产品而言，为了提更产品的成品率，通常会预留多个备用电路单元(redundant cell)，以便进行修复之用。在存储器初步完成时，会先经由探针测试，检测出坏的或是较差的电路单元，将这些坏的或是较差的电路单元进行激光修复(laser repair)，使其连至预留的备用电路单元，然后再进行探针电性测试。如此，存储器便会经过一次以上的探针电性测试，导致导电垫产生刮伤与微尘问题。
发明人发现现有技术中至少存在如下问题：在进行完探针电性测试后，接着会进行凸块(bumping)工艺或引线键合(wire bonding)工艺，以于导电垫表面形成凸块或导线来连接基板上的其他元件。在探针电性测试阶段导致的导电垫刮伤与微尘问题，将会导致后续进行引线键合或凸块工艺时所形成的凸块或导线品质不佳，芯片的良率与稳定性不高。
发明内容
本发明实施方式的目的在于提供一种半导体结构及其制备方法，能够提高芯片的良率与稳定性。
为解决上述技术问题，本发明的实施方式提供了一种半导体结构，包括：包含有电连接层的基底，设置在所述基底上的导电垫，所述导电垫与所述电连接层电性连接，所述导电垫内设置有沟槽，所述沟槽将所述导电垫分隔为用于测试的第一区域、以及用于电连接的第二区域。
本发明的实施方式还提供了一种半导体结构的制备方法，包括：提供包含有至少一层电连接层的基底；在所述基底上形成与所述电连接层电性连接的导电垫，其中，所述导电垫内设置有沟槽，所述沟槽将所述导电垫分隔为用于测试的第一区域、以及用于电连接的第二区域。
本发明实施方式相对于现有技术而言，由于在导电垫内设置有沟槽，所述沟槽将所述导电垫分隔为用于测试的第一区域、以及用于电连接的第二区域，从而，在实际应用过程中，探针只能在第一区域进行探测，探针一旦试图进入第二区域就会落入沟槽底部、从而停止运动，即，所述沟槽能够阻挡所述探针进入所述第二区域，进而保证了用于电连接的第二区域不会被探针破坏，避免了后续进行引线键合或凸块工艺时所形成的凸块或导线品质不佳的问题，提高了芯片的良率与稳定性。
另外，所述基底内设置有露出所述电连接层的导通孔，所述导电垫包括位于所述基底表面的导电层、以及位于所述导通孔内的连接部，所述导电层经由所述连接部与所述电连接层电性连接。
另外，所述沟槽与所述导通孔在所述基底上的正投影至少部分重合。如此设置，有利于在形成所述导电垫的工艺过程中直接形成所述沟槽，从而简化了制程，具有成本优势。
另外，所述沟槽贯穿所述导电层和所述连接部。
另外，所述沟槽与所述导通孔在所述基底上的正投影相互间隔设置。
另外，在垂直于所述基底表面的方向上，所述沟槽的深度小于所述导电层的厚度。
另外，在垂直于所述第一区域指向所述第二区域的方向上，所述沟槽的长度小于所述导电层的长度。如此设置，能够保证所述第一区域和所述第二区域之间的电连接，使得只要所述第一区域和所述第二区域中至少任一者与所述电连接层电性连接、就可以保证二者均与所述电连接层电性连接，从而保证了导电垫的可靠性。
另外，所述基底上还设置有介电层，所述导电层的数量为多个，所述介电层设置在多个所述导电层之间、以电性绝缘多个所述导电层。
另外，所述沟槽在所述基底上的投影为矩形或椭圆形。
另外，在沿所述第一区域指向所述第二区域的方向上，所述沟槽的宽度范围为1微米～20微米。
另外，在垂直于所述第一区域指向所述第二区域的方向上，所述沟槽的长度范围为50微米～80微米。
另外，在垂直于所述基底表面的方向上，所述沟槽的深度范围为100纳米～6微米。
另外，所述在所述基底上形成与所述电连接层电性连接的导电垫，具体包括：在所述基底上形成导通孔；在所述基底上以及所述导通孔中形成所述导电垫。
另外，所述在所述基底上以及所述导通孔中形成所述导电垫，具体包括：在形成所述导电垫的工艺过程中，形成所述沟槽。如此设置，有利于在形成所述导电垫的工艺过程中直接形成所述沟槽，从而简化了制程，具有成本优势。
另外，所述在所述基底上以及所述导通孔中形成所述导电垫之后，还包括：形成所述沟槽。如此设置，能够形成预设尺寸的沟槽，从而更好的阻挡所述探针进入所述第二区域。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1是本发明第一实施方式提供的半导体结构的俯视图；
图2是本发明第一实施方式提供的半导体结构的剖视图；
图3是本发明第二实施方式提供的半导体结构的剖视图；
图4是本发明第又一可实施方式提供的半导体结构的剖视图；
图5是本发明第三实施方式提供的半导体结构的制备方法的流程图；
图6是本发明第三实施方式提供的半导体结构的制备方法的各步骤结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施方式进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施方式中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请所要求保护的技术方案。
本发明的第一实施方式涉及一种半导体结构100，如图1、图2所示，包括：包含有电连接层10的基底11，设置在基底11上的导电垫12，导电垫12与电连接层10电性连接，导电垫12内设置有沟槽13，沟槽13将导电垫12分隔为用于测试的第一区域20、以及用于电连接的第二区域30。
本发明实施方式相对于现有技术而言，由于在导电垫12内设置有顶部露出的沟槽13(顶部露出导电垫12)，沟槽13将导电垫12分隔为用于测试的第一区域20、以及用于电连接的第二区域30，从而，在实际应用过程中，探针只能在第一区域20进行探测，探针一旦试图进入第二区域30就会落入沟槽13底部、从而停止运动，即，沟槽13能够阻挡探针进入第二区域30，进而保证了用于电连接的第二区域30不会被探针破坏，避免了探针进行电性测试阶段导致的导电垫12刮伤与微尘问题(以凹洞(dent)的形式形成于导电垫12的表面，或使导电垫12表面产生毛边(burring)的现象)，提升了后续进行引线键合或凸块工艺时所形成的凸块或导线的品质，提高了芯片的良率与稳定性。
具体的说，基底11内设置有露出电连接层10的导通孔14，导电垫12包括位于基底11表面的导电层121、以及位于导通孔14内的连接部122，导电层121经由连接部122与电连接层10电性连接，导电垫12的材料可以为铜、铝、钨金属等相关集成电路导电材料，也可以为合金等，导电垫12的形状可以为正方形、长方形以及各种光学可形成的形状。
值得一提的是，第一区域20和第二区域30的面积可分别容纳测试与打线的需求即可，实际大小须考量线路设计。
在实际应用中，沟槽13在基底11上的投影为矩形或椭圆形，在沿第一区域20指向第二区域30的方向上，沟槽13的宽度范围为1微米～20微米，例如，沟槽13的宽度可以为1微米、5微米、10微米、20微米等，由于现有技术中探针的宽度大概是8um，而本实施方式中，沟槽13的宽度范围为1微米～20微米，其宽度大于探针的宽度，从而能够更好的阻挡探针进入用于电连接的第二区域30。
进一步的，在垂直于第一区域20指向第二区域30的方向上，沟槽13的长度范围为50微米～80微米，例如，沟槽13的长度可以为50微米、60微米、80微米等，通过将沟槽13的长度设置成与导电垫12的长度差不多，从而能够防止探针从边缘处(沟槽长度不足以完全将第一区域20和第二区域30分离开来的地方)滑到第二区域30。
另外，在垂直于基底11表面的方向上，沟槽13的深度范围为100纳米～6微米，例如，沟槽13的深度可以为100纳米、500纳米、1微米、3微米、6微米等，实际深度须考量线路设计。
本实施方式中，沟槽13与导通孔14在基底11上的正投影至少部分重合，如此设置，有利于在形成导电垫12的工艺过程中直接形成沟槽13，从而简化了制程，具有成本优势，可选的，在形成导电垫12的工艺过程中直接形成沟槽13之后，还可以通过蚀刻(通过此方式时，导电垫12的材料为铝、钨金属等，不能为铜)、机械刻划等方式改变沟槽13的尺寸(主要是深度)。当然，也可以在形成平坦的导电垫12之后，直接通过蚀刻(通过此方式时，导电垫12的材料为铝、钨金属等)、机械刻划等方式形成沟槽13。
进一步的，沟槽13可以贯穿导电层121和连接部122，即，导电垫12在沟槽13底部是分离的，连接部122一分为二、且分别与电连接层10相连，从而保证了第一区域20和第二区域30与电连接层10电性相连，此时沟槽13的深度较大，能够更好的阻挡探针进入用于电连接的第二区域30。
可选的，在垂直于第一区域20指向第二区域30的方向上，沟槽13的长度小于导电层121的长度，如此设置，能够保证第一区域20和第二区域30之间的电连接，使得只要第一区域20和第二区域30中至少任一者与电连接层10电性连接、就可以保证二者均与电连接层10电性连接，从而保证了导电垫12的可靠性。当然，在垂直于第一区域20指向第二区域30的方向上，沟槽13的长度也可以等于导电层121的长度。
值得一提的是，基底11上还设置有介电层15，导电层121的数量为多个，介电层15设置在多个导电层121之间、以电性绝缘多个导电层121，其中，介电层15的材质可以为聚酰亚胺。
本发明的第二实施方式涉及一种半导体结构200，如图3所示，第二实施方式与第一实施方式大致相同，主要区别之处在于：在第一实施方式中，沟槽13贯穿导电层121和连接部122。而在本发明第二实施方式中，在垂直于基底11表面的方向上，沟槽13的深度小于导电层121的厚度。此外，本领域技术人员可以理解，本实施方式能够达到与第一实施方式类似的技术效果，此处不再赘述。
换句话说，本实施方式中，沟槽13不贯穿导电层121，从而保证了第一区域20和第二区域30相连，此时，沟槽13可以与导通孔14在基底11上的正投影至少部分重合。
可以理解的是，如图4所示，沟槽13也可以与导通孔14在基底11上的正投影相互间隔设置。
当然，沟槽13也可以贯穿导电层121、而不贯穿连接部122。在这种情况下，沟槽13可以与导通孔14在基底11上的正投影至少部分重合，第一区域20和第二区域30在连接部122处相连，从而经由连接部122与电连接层10电性相连，此时，在垂直于第一区域20指向第二区域30的方向上，沟槽13的长度可以小于或等于导电层121的长度。
可以理解的是，当沟槽13贯穿导电层121而不贯穿连接部122时，沟槽13也可以与导通孔14在基底11上的正投影相互间隔设置，此时，在垂直于第一区域20指向第二区域30的方向上，沟槽13的长度小于导电层121的长度，从而保证了第一区域20和第二区域30之间的电连接，使得只要第一区域20和第二区域30中至少任一者与电连接层10电性连接、就可以保证二者均与电连接层10电性连接，从而保证了导电垫12的可靠性。
本发明第三实施方式提供了一种半导体结构的制备方法，包括：提供包含有至少一层电连接层的基底；在所述基底上形成与所述电连接层电性连接的导电垫，其中，所述导电垫内设置有沟槽，所述沟槽将所述导电垫分隔为用于测试的第一区域、以及用于电连接的第二区域。由于在导电垫内设置有沟槽(顶部露出导电垫)，所述沟槽将所述导电垫分隔为用于测试的第一区域、以及用于电连接的第二区域，从而，在实际应用过程中，探针只能在第一区域进行探测，探针一旦试图进入第二区域就会落入沟槽底部、从而停止运动，即，所述沟槽能够阻挡所述探针进入所述第二区域，进而保证了用于电连接的第二区域不会被探针破坏，避免了探针进行电性测试阶段导致的导电垫刮伤与微尘问题(以凹洞(dent)的形式形成于导电垫的表面，或使导电垫表面产生毛边(burring)的现象)，提升了后续进行引线键合或凸块工艺时所形成的凸块或导线的品质，提高了芯片的良率与稳定性。
具体的说，所述在所述基底上形成与所述电连接层电性连接的导电垫，具体包括：在所述基底上形成导通孔，在所述基底上以及所述导通孔中形成所述导电垫。
本实施方式中，所述在所述基底上以及所述导通孔中形成所述导电垫，具体包括：在形成所述导电垫的工艺过程中，形成所述沟槽，如此设置，有利于在形成所述导电垫的工艺过程中直接形成所述沟槽，从而简化了制程，具有成本优势。
可选的，在形成所述导电垫的工艺过程中直接形成所述沟槽之后，还可以通过蚀刻(通过此方式时，导电垫的材料为铝、钨金属等，不能为铜)、机械刻划等方式改变沟槽的尺寸(主要是深度)。
可以理解的是，也可以是，所述在所述基底上以及所述导通孔中形成所述导电垫之后，还包括：形成所述沟槽。也就是说，在形成平坦的导电垫之后，直接通过蚀刻(通过此方式时，导电垫的材料为铝、钨金属等)、机械刻划等方式形成沟槽，从而能够形成预设尺寸的沟槽，从而更好的阻挡所述探针进入所述第二区域。
下面对本实施方式的半导体结构的制备方法的实现细节进行具体的说明，以下内容仅为方便理解提供的实现细节，并非实施本方案的必须。
本实施方式中的半导体结构的制备方法，如图5、图6所示，具体包括以下步骤：
S11:提供包含有至少一层电连接层的基底。
具体的说，如图5中(a)所示，电连接层设置在基底内部，电连接层为待测试的电路单元。
S12:在基底上形成导通孔以露出电连接层。
具体的说，如图5中(b)所示，可以利用图案化掩模覆盖于基底上进行蚀刻的工艺，去除部分基底以形成导通孔、露出电连接层。
S13:在形成有导通孔的基底上形成导电涂层。
具体的说，如图5中(c)所示，在形成有导通孔的基底上溅射一层导电材料、形成导电涂层，由于导通孔处为一凹陷，从而在溅射导电材料的过程、会在导通孔上方形成顶部露出的沟槽，如此设置，无需额外的步骤来制备沟槽，具有成本优势。
S14:图案化导电涂层以形成多个导电垫。
具体的说，如图5中(d)所示，利用图案化掩模覆盖于导电涂层上进行蚀刻的工艺，去除部分导电涂层来暴露部分基底、以形成多个相互间隔设置的导电垫。
S15:在露出的基底上形成介电层。
具体的说，如图5中(e)所示，介电层的材质可以为聚酰亚胺。
上面各种方法的步骤划分，只是为了描述清楚，实现时可以合并为一个步骤或者对某些步骤进行拆分，分解为多个步骤，只要包括相同的逻辑关系，都在本专利的保护范围内；对算法中或者流程中添加无关紧要的修改或者引入无关紧要的设计，但不改变其算法和流程的核心设计都在该专利的保护范围内。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。

Claims (16)

1.一种半导体结构，其特征在于，包括：包含有电连接层的基底，设置在所述基底上的导电垫，所述导电垫与所述电连接层电性连接，所述导电垫内设置有沟槽，所述沟槽将所述导电垫分隔为用于测试的第一区域、以及用于电连接的第二区域。
2.根据权利要求1所述的半导体结构，其特征在于，所述基底内设置有露出所述电连接层的导通孔，所述导电垫包括位于所述基底表面的导电层、以及位于所述导通孔内的连接部，所述导电层经由所述连接部与所述电连接层电性连接。
3.根据权利要求2所述的半导体结构，其特征在于，所述沟槽与所述导通孔在所述基底上的正投影至少部分重合。
4.根据权利要求3所述的半导体结构，其特征在于，所述沟槽贯穿所述导电层和所述连接部。
5.根据权利要求2所述的半导体结构，其特征在于，所述沟槽与所述导通孔在所述基底上的正投影相互间隔设置。
6.根据权利要求2所述的半导体结构，其特征在于，在垂直于所述基底表面的方向上，所述沟槽的深度小于所述导电层的厚度。
7.根据权利要求1所述的半导体结构，其特征在于，在垂直于所述第一区域指向所述第二区域的方向上，所述沟槽的长度小于所述导电层的长度。
8.根据权利要求1所述的半导体结构，其特征在于，所述基底上还设置有介电层，所述导电层的数量为多个，所述介电层设置在多个所述导电层之间、以电性绝缘多个所述导电层。
9.根据权利要求1所述的半导体结构，其特征在于，所述沟槽在所述基底上的投影为矩形或椭圆形。
10.根据权利要求1所述的半导体结构，其特征在于，在沿所述第一区域指向所述第二区域的方向上，所述沟槽的宽度范围为1微米～20微米。
11.根据权利要求1所述的半导体结构，其特征在于，在垂直于所述第一区域指向所述第二区域的方向上，所述沟槽的长度范围为50微米～80微米。
12.根据权利要求1所述的半导体结构，其特征在于，在垂直于所述基底表面的方向上，所述沟槽的深度范围为100纳米～6微米。
13.一种半导体结构的制备方法，其特征在于，包括：
提供包含有至少一层电连接层的基底；
在所述基底上形成与所述电连接层电性连接的导电垫，其中，所述导电垫内设置有沟槽，所述沟槽将所述导电垫分隔为用于测试的第一区域、以及用于电连接的第二区域。
14.根据权利要求13所述的半导体结构的制备方法，其特征在于，所述在所述基底上形成与所述电连接层电性连接的导电垫，具体包括：
在所述基底上形成导通孔；
在所述基底上以及所述导通孔中形成所述导电垫。
15.根据权利要求14所述的半导体结构的制备方法，其特征在于，所述在所述基底上以及所述导通孔中形成所述导电垫，具体包括：
在形成所述导电垫的工艺过程中，形成所述沟槽。
16.根据权利要求14所述的半导体结构的制备方法，其特征在于，所述在所述基底上以及所述导通孔中形成所述导电垫之后，还包括：形成所述沟槽。
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