CN103456716B - 三维多芯片叠层模块及其制造方法 - Google Patents

Abstract

本发明公开了一种三维多芯片叠层模块及其制造方法，该三维叠层多芯片模块包括具有W个IC芯片的叠层，每一芯片具有一图案化导电层，包括一具有导电体的电接点区，在一些范例中更包括衬底上的元件电路；叠层芯片中的导电体相互对齐，多个电连接器沿叠层内部延伸，以接触导电体中的连接垫，产生一三维叠层多芯片模块；电连接器可穿过电接点区中内的垂直通孔；连接垫可以阶梯状排列；此叠层多芯片模块可用N个刻蚀掩模制成，其中2^N-1小于W，且2^N大于或等于W；此些刻蚀掩模交错地覆盖与暴露2^n-1个连接垫，其中n＝1，2...N。

Description

三维多芯片叠层模块及其制造方法

技术领域

本发明是关于一种三维叠层多芯片(圆)模块，特别是关于一种使用TSV技术制作的三维叠层多芯片(圆)模块及其制造方法。

背景技术

一种三维集成电路(three-dimensionalintegratedcircuit，3DIC)的制造方法是将多个半导电体芯片垂直地叠层并键合，以产生单一的3DIC。从外部连接垫至3DIC内的导电体的电性连接，以及3DIC内不同导电层之间的电性连接可以多种方法达成。例如，在一种打线键合的方法中，将相邻芯片的边缘可以阶梯状错开。如此能够以外部的焊线将芯片的焊垫和衬底上的焊垫连接。

另一种在叠层芯片间电性连接的方法称为硅通孔(through-siliconvia，TSV)，已经引起了重大的关注。通过TSV内接的叠层芯片较传统的外部打线键合技术有几个优点。TSV叠层芯片比起以外部打线键合技术连接的叠层芯片，能够表现出更宽的带宽，进而具有更多的I/O。且TSV提供较短的连接路径，进而提高处理速度和降低功耗。

可采用具有分离或切块对位芯片的晶圆级叠层(waferscalestacking)完成TSV。晶圆级叠层提供低成本与高生产量，但因为叠层中单一芯片的故障会导致整个叠层的故障，而有低产率问题。此外，晶圆磨薄的处理是制造过程中的一大挑战，可能导致产品的损坏或毁坏。亦可采用芯片级叠层(diescalestacking)完成TSV。采用芯片级叠层的优点是比较容易处理，但成本也相对较高。

传统TSV技术的另一个缺点是，一般的TSV工艺需要对每个芯片或晶圆进行11个步骤：TSV光刻胶层沉积、TSV刻蚀、二氧化硅层沉积，势垒层/种晶层沉积、图案化光刻胶、Cu/W层沉积、光刻胶层移除、Cu/W层的化学机械抛光，芯片黏着的支撑/操作(support/handlingdiebonding)，芯片磨薄，以及键合。除了进行此些步骤需要的时间及花费，个别芯片所需的处理与工艺亦导致产量的降低。

发明内容

有鉴于此，本发明提供了一种三维叠层多芯片模块的范例，包括具有W个集成电路芯片的一叠层。此叠层的每一芯片包括一图案化导电层。图案化导电层位于一衬底上且包括一电接点区，电接点区包括多个导电体。此些导电体中至少包括一连接垫。叠层包括一第一芯片与一第二芯片，第一芯片位于叠层的一端，第二芯片位于叠层的另一端，第一芯片的衬底面向第二芯片的图案化导电层。每一芯片的连接垫，与叠层中其他芯片的连接垫对齐。多个电连接器由叠层的一表面向叠层内延伸，并与连接垫电性连接，以制造一具有W芯片层的三维叠层多芯片模块。其他范例可包括下列提及的一个或多个特征。电连接器直接接触该多个连接垫。至少一部分的芯片包括一元件电路，此元件电路与电接点区间隔设置。一材料层，位于第一芯片的图案化导电层之上。电连接器通过电接点区中的一垂直通孔。每一个电连接器电性连接于一芯片层的一连接垫。与电连接器电性连接的连接垫以阶梯方式排列。

一种三维叠层多晶圆模块的范例包括多个集成电路晶圆的一叠层，其中每一集成电路晶圆包括多格芯片区。每一集成电路晶圆中至少一些芯片区，与叠层中其他晶圆的芯片区对齐。每一芯片区包括如上段所述的一种三维叠层多芯片模块。

一种用以制造三维叠层多芯片模块的第一方法的范例可如下列实施。提供具有W个集成电路芯片的一叠层。此叠层的每一芯片包括一图案化导电层。图案化导电层位于一衬底上且包括一电接点区，电接点区包括多个导电体，导电体中包括多个连接垫。安装一操作芯片至芯片中一被选择的芯片的图案化导电层之上。移除被选择芯片的一暴露层，以产生一增强操作芯片。使用增强操作芯片，重复上述安装与移除步骤，并使每一芯片的连接垫与其他芯片的连接垫对齐，直至W个芯片皆安装完成，以产生一个三维叠层芯片。形成多个电连接器于三维叠层芯片的一表面，此些电连接器与每一芯片中互相对齐的连接垫接触，以产生一具有W芯片层的三维叠层多芯片模块。

第一方法的范例更可包括下列一个或多个特征。形成多个电连接器的步骤中，至少一些芯片包括一元件电路，元件电路与电接点区间隔设置。安装操作芯片的步骤更包括沉积一介电、黏性增强层在操作芯片与芯片之间。芯片选择具有一衬底的一芯片，衬底具有一第一侧与一第二侧，第一侧位于图案化导电层区，第二侧位于第一侧的对向，暴露层自衬底第二侧的一部份被移除。三维叠层多芯片模块中，至少一部分的操作芯片被移除，以产生一暴露表面。于该模块的表面制造多个接触开口，接触开口位于每一芯片层导电体的连接垫之上；选择N个刻蚀掩模，其中N选自于使2^N-1小于W且2^N大于或等于W的数字；使用N个刻蚀掩模刻蚀该些W芯片层的接触开口，N个刻蚀掩模以n编号，其中n＝1，2...N，使用N个刻蚀掩模刻蚀的步骤包括以编号为n的掩模刻蚀2^n-1的芯片层中有效的一半接触开口；导电体可形成在接触开口中，以与每一芯片层的连接垫电性连接。在移除操作芯片之后，以一介电材料覆盖该模块的该表面，在制造该多个接触开口的步骤中更包括移除至少一部分的介电材料。使用该些N个刻蚀掩模的步骤更包括交错地覆盖与暴露2^n-1个连接垫，其中n＝1，2...N。

一种制造多个三维叠层多芯片模块的第二方法如下所述。提供W个集成电路晶圆。每一晶圆包括多格芯片区。每一芯片区包括一集成电路芯片，芯片包括一图案化导电层，图案化导电层包括一电接点区。电接点区包括多个连接垫。安装一操作晶圆至晶圆叠层中一被选择的晶圆的图案化导电层之上。移除被选择晶圆的一暴露层，以产生一增强操作晶圆。使用增强操作晶圆，重复上述安装与移除步骤，并使每一晶圆的连接垫与其他晶圆的连接垫对齐，直至W个晶圆皆安装完成，以产生多格三维叠层芯片。形成多个电连接器于三维叠层晶圆的一表面，电连接器与每一芯片中互相对齐的连接垫接触，以产生多个具有W芯片层的三维叠层多芯片模块。以物理方法分离多个三维叠层多芯片模块为单独的三维叠层多芯片模块。

第二方法的范例也可以如下所述的形成电连接器的步骤实行。于该三维叠层晶圆模块的表面制造多个接触开口，接触开口位于三维叠层多芯片模块的每一芯片层导电体的连接垫之上。选择N个刻蚀掩模，其中N选自于使2^N-1小于W且2^N次方大于或等于W的数字。使用N个刻蚀掩模刻蚀W芯片层的接触开口，N个刻蚀掩模以n编号，其中n＝1，2...N，使用N个刻蚀掩模刻蚀的步骤包括以编号为n之掩模刻蚀2的n-1次方的芯片层中有效的一半接触开口。导电体可形成在接触开口中，以与每一芯片层的连接垫电性连接。第二方法的范例亦可使用N个刻蚀掩模交错地先覆盖2^n-1个连接垫，再暴露2^n-1个连接垫，其中n＝1，2...N。

附图说明

图1是一IC芯片12的剖面简单放大图。

图2绘示于图1芯片12的图案化导电层22的上表面沉积一硬掩模层30后的结构。

图3绘示图2芯片12的衬底28的底端36被移除后，制成一在剩余的衬底41中具一下键合面40的增强操作芯片38。

图4绘示图3的增强操作芯片38设置在另一芯片42的上方。

图5绘示图4中每一芯片12的衬底底端都被移除后，产生的叠层芯片46的结构。

图6绘示重复图4及图5的步骤后，产生的一第一三维叠层芯片。

图7绘示图6的第一三维叠层芯片48的，移除至少一部分的操作芯片34后，产生的具有一暴露表面52的一第二三维叠层芯片50。

图8绘示沉积一介电层54在图7的暴露表面52后，产生的一第三三维叠层芯片56。

图9-图18绘示建立如图18中叠层芯片模块61的电连接器60的连续步骤。

图9绘示在图8的介电层54上产生一初始光刻胶掩模57后，刻蚀介电层54直至硬掩模层30产生的结构。

图10绘示的一第一光刻胶掩模66，形成在图9结构中除了导电体位置1、3、5、7之外的开口58。

图11绘示移除图10的第一光刻胶掩模66后，形成一第二光刻胶掩模72的结构。

图12绘示以一第三光刻胶掩模刻蚀4层，产生一延伸至每一层的通孔。

图13绘示刻蚀衬底41上通孔77暴露的部份，产生凹部88。

图14绘示以例如是氧化物材料等介电材料94修饰过的线型通孔。

图15绘示一第四光刻胶掩模覆盖除了接地线位置之外的部份。

图16绘示在接地通孔的衬底上进行等向性刻蚀的结果。

图17绘示在凹部沉积绝缘材料的结果。

图18绘示以金属或其他适合的导电材料填入图17的通孔以及扩大接地通孔，以形成接地线64与电连接器60.0-60.7的结果。

图19-图21绘示三种芯片的简化平面图。其中每个芯片具有一个以上的电接点区，以及一个以上的有源元件电路。

图22绘示一具有栅线划分芯片区的IC晶圆的上视图。

图23绘示图22的芯片的一侧视剖面图。

图24A至图24B绘示四种具有90％良品芯片与10％坏品芯片的不同晶圆。

图25绘示叠层图24A至图24B中四种晶圆的结果。

【主要元件符号说明】

GC：接地线位置62：接触垫

0-7：导电体位置64：接地线

12、42、124、126：芯片66：第一光刻胶掩模

18：电接点区68：最上层(第一层)

20：有源元件电路70：第二层

22：图案化导电层72：第二光刻胶掩模

24：导电体74：第三层

26：介电层76：第四层

28、41：衬底78：第三光刻胶掩模

30：硬掩模层80：第五层

32：上表面82：第六层

36：底端84：第七层

38：增强操作芯片86：第八层

40：下键合面88、90、104：凹部

46：叠层芯片92、96：通孔

48：第一三维叠层芯片94：介电材料

50：第二三维叠层芯片98、98.0-98.7：连接垫

52：暴露表面100：第四光刻胶掩模

54：介电层102、108：接地通孔

56：第三三维叠层芯片106：绝缘材料

56.1：第三三维叠层晶圆110：结构

57：初始光刻胶掩模120：晶圆

58：开口122：栅线

60、60.0-60.7：电连接器123：芯片区

61：叠层芯片模块

具体实施方式

本发明可以晶圆级叠层(waferscalestacking)或芯片级叠层(diescalestacking)完成。在图1-图21中，将就芯片级叠层详述本发明。采用晶圆级叠层实施本发明获得的优点，将以图22-图25详述。在晶圆或芯片中相同的元件将以类似的标号表示。

图1是一IC芯片12的剖面简单放大图，此芯片适合以下列描述的方式，建立一个三维叠层多芯片模块。图1绘示的芯片12包括一电接点区18和一有源元件电路20，两者皆位于一图案化导电层22之内。图案化导电层22包括一介电层26，覆盖在芯片12的衬底28上，并受衬底28支撑。衬底28通常是硅。电接点区18包括多个导电体24，此些导电体通常由如铜或钨等适合的金属制成。介电层26通常为如二氧化硅之类的氧化物。在此范例中，导电体24和有源元件电路20形成在介电层26之中且以介电层的材质间隔设置。包括芯片的任务函数电路的有源元件电路20，较佳的是与电接点区18间隔设置，如此将不会位于电接点区18的下方。有源元件电路20可包括闪存电路、其他类型的存储器电路、应用型专用电路(applicationspecificcircuit)、通用处理器、可编程逻辑元件(programmablelogicdevice)、用于芯片装置系统的电路的组合，以及此些与其他类型电路的组合。在图1中，有源元件电路20绘示为一个相对较小的元件是因绘图的目的。有源元件电路与接点区18的相对大小取决于特定的应用。

图2绘示在图1芯片12的图案化导电层22的上表面沉积一硬掩模层30。硬掩模层30是一种任意的介电层，用于绝缘和增强附着力。一操作芯片34(handlingdie)设置在芯片12的硬掩模层30上。较佳的是选用厚度与强度足够的操作芯片34，以防止在接续的工艺步骤中，操作芯片34下方芯片12和后续加入的芯片12的损坏。操作芯片34通常是一硅裸晶。使用晶圆级叠层时，设置一操作晶圆在晶圆上，此操作晶圆通常安装在与覆盖在晶圆上的硬掩模层30相应的一硬掩模层。较佳的选用厚度足够与够坚固的操作晶圆，以防止在接续的工艺步骤中，操作晶圆下方晶圆和后续加入的晶圆的损坏。操作晶圆通常是裸硅晶圆。

图3绘示图2芯片12的衬底28的底端36被移除后，制成在剩余的衬底41中具一下键合面40的增强操作芯片38。由于操作芯片34提供下方的芯片12足够强度，故可进行此等芯片磨薄步骤。在晶圆级操作中，此些操作将产生一个与增强操作芯片38相对应的增强操作晶圆。

图4绘示图3的增强操作芯片38设置在另一芯片42的上方。另一芯片42相似于图1的芯片12，但较佳的是包括形成在图案化导电层22的上表面32的硬掩模层30。增强操作芯片29的下键合面40设置在另一芯片42的硬掩模层30。相似地，在晶圆级操作中，增强操作晶圆的下表面设置在另一晶圆的硬掩模层。

图5绘示图4中每一芯片12的衬底底端都被移除后，所产生叠层芯片46的结构。图6绘示使用额外的芯片42重复进行图4及图5的工艺步骤，所产生的一第一三维叠层芯片48。减少叠层芯片46厚度的优点之一是，降低图9-图18中须刻蚀与填充的通孔深度。因为增加通孔深度通常需要增加通孔的直径，减低通孔深度因而更简化了工艺。实际操作上，通孔可能是锥形，且填充通孔的技术也限制了大长宽比(通孔深度/宽度)的通孔。在晶圆级操作时，通过相似的方法产生一第一三维堆积晶圆。

图7绘示图6的第一三维叠层芯片48的，移除至少一部分的操作芯片34后，产生的具有一暴露表面52的一第二三维叠层芯片50。图8绘示沉积一介电层54在图7的暴露表面52后，产生的一第三三维叠层芯片56。在晶圆级操作中，以相似的方法产生第二三维叠层晶圆和图25绘示的第三三维叠层晶圆56.1。图9-图18说明了建立如图18中叠层芯片模块61的电连接器60的连续步骤，此些电连接器60与导电体24接触。电连接器60连接位于不同层的导电体24的连接垫98至接触垫62。如图18所示，各个不同的电连接器60以标号60.0-60.7注记，其中位于最左侧的电连接器的标号为60.0。图式中，电连接器60与对应的导电体24接触的位置以0到7标示。标号为GC的位置为接地线64的位置，接地线通常与每一层的导电体24电性连接。虽然图式中各层的导电体24只与一个电连接器60连接，实际操作上，可使用许多不同的电连接器60来连接同层的导电体24。在晶圆级操作上，将使用与第三三维叠层晶圆56.1相同的基本工艺步骤产生一叠层多芯片模块61阵列。

图9绘示在图8的介电层54上产生一初始光刻胶掩模57后，刻蚀介电层54直至硬掩模层30产生的结构。制成的开口58对准接地线的位置GC以及导电体位置0-7。

图10绘示的一第一光刻胶掩模66，形成在图9结构中除了导电体位置1、3、5、7之外的开口58。此些未被光刻胶掩模66覆盖的对齐导电体24的开口，接着刻蚀通过硬掩模层30、位于最上层68的导电体24、介电层26以及硅衬底41，刻蚀停止于第二层70的导电体24之上。虽图式中的电连接器60排列成一横排，其他布局是可能的。举例来说，电连接器60可排列成平行或横向扩展的横排。例如，图1绘示的电接点区18可包括两排以上的电连接器60。

接着，如图11所示，移除第一光刻胶掩模66，然后形成一第二光刻胶掩模72于图10的结构，覆盖接地线位置GC以及导电体位置0、1、4、5。并以下列方式刻蚀两层。导电体位置2及6之下的部份刻蚀两层，穿过第一层68及第二层70以及此些层的导电体64。导电体位置3及7之下的部分刻蚀两层，穿过第二层70和第三层74以及此些层的导电体24。以此产生如图11的结构。

接着，移除第二光刻胶掩模72且形成一第三光刻胶掩模覆盖接地线位置GC与导电体位置0、1、2、3。暴露的导电体位置4、5、6、7接着刻蚀四层，也就是分别穿过导电体位置4、5、6、7的第五层80、第6层82、第7层84以及第8层86，以产生如图12的通孔77结构。

接着移除第三光刻胶掩模78，再等向性刻蚀(isotropicetch)衬底41上通孔77暴露的部份，以产生如图13的凹部88。等向性刻蚀使通孔77的导电体24形成导电体凹部90。修饰过的通孔92经由此些刻蚀步骤形成。

图14绘示以例如是氧化物材料等介电材料94修饰过的线型通孔92，其中凹部88及90以氧化物材料填补。介电材料94举例来说可以是氮化硅SiN或是氧化硅SiO₂。形成的通孔96延伸以开通底下作为连接垫98的导电体。

图15-图17绘示电连接器60形成的步骤，而接地线64绘示于图18。在图15中，一第四光刻胶掩模100覆盖除了接地线位置GC之外的部份。图15另绘示刻蚀第一层到第七层(68、70、74、76、80、82、84)，刻蚀停止于第八层86的导电体24，产生的接地通孔102。图16绘示在接地通孔102的衬底41上进行等向性刻蚀后，在接地通孔102中产生凹部104。此些步骤完成后，接着移除第四光刻胶掩模100。

图17绘示在凹部104沉积绝缘材料106，例如是聚合物之类的有机材料的结果。此外，接地通孔108中暴露的介电层26被回蚀(etchback)，形成一扩大接地通孔108。如此将增加导电体24通过扩大接地通孔108的侧壁暴露接触面。

图18绘示以金属或其他适合的导电材料填入图17的通孔96以及扩大接地通孔108，以形成接地线64与电连接器60.0-60.7。如此亦产生了三围叠层多芯片模块61。多芯片模块61以接触垫62与结构110连接。由于此技术提供的灵活性，举例来说，结构110可以是操作芯片或具有源元件的芯片，例如是存储器元件或逻辑元件，或上述提及元件的组合。当结构110包括有源元件，结构110可通过与接触垫62的电性连接，和叠层多芯片模块61内连接，进而与电连接器60内连接。接地线64和电连接器60实质上为多段同种的导电材料。对比于传统以TSV工艺形成的电连接器，其每层个别通孔是分别形成，接着在芯片或晶圆互相叠层键合时电性连接，因为多了接面电阻，使得键合接口有高的阻值及可靠度问题。此外，若此接口含有焊盘(BondingPAD)协助键合(降低工艺难度)，则会有焊盘设计准则不易微缩及因焊盘导致的更高阻值。

虽然用于形成图6所示的第一三维叠层芯片48的芯片12，其导体24可在不同位置，以及具有独立的图案化结构，较佳的还是会选用导体的位置以及图案化结构相同的芯片，以便简化工艺。尤其，每一层的连接垫98更是需要对齐。

上述的制造电连接器60的方法，可用二进制表示，以2⁰...2^N-1中的n表示第n步刻蚀。也就是说，图10的第一光刻胶掩模66，交错地先覆盖2⁰个连接垫98，再暴露2⁰个连接垫98；图11的第二光刻胶掩模72，交错地先覆盖2¹个连接垫98，再暴露2¹个连接垫98；图12的第三光刻胶掩模78，交错地先覆盖2²个连接垫98，再暴露2²个连接垫98，依此类推。利用此二进制表示的方法，可使用n个掩模，于2ⁿ层的结构中提供通道使2ⁿ个连接垫98与2ⁿ个导电体24连接。因此，使用3个掩模可于8层结构中提供通道使8个连接垫98与8个导电体24连接。使用5个掩模可提供通道使32个连接垫98与32个导电体24连接。刻蚀不一定要以n-1＝0，1，2...的顺序实施。例如第一步刻蚀的n-1可为2，第二步刻蚀的n-1可为0，第三步刻蚀的n-1可为1。如此可得到与图12相同的结构。典型的操作中每步刻蚀将刻蚀一半的接触开口。当可被刻蚀的层数大于等于将被刻蚀的层数时，例如使用5个掩模刻蚀29个接触开口以连通29个连接垫，掩模将不会用来刻蚀一半的接触开口，而是用以刻蚀一半的「有效接触开口」。

更多关于连接电连接器60至导电体24的连接垫98的方法，描述于美国专利申请号13/049,303及13/114,931中，此两案为本申请的受让人所共同拥有，且在此作为参照。

图19-图21是三个芯片12范例的简化平面图。其中每个芯片具有一个以上的电接点区18，以及一个以上的有源元件电路20。此些芯片12可能是相同的，或者会有所不同。举例来说，逻辑芯片如CPU或控制器，可与存储器芯片一起使用。在图19的例子中，有源元件电路20组成芯片12的主要部份，而电接点区18沿着芯片12的一边缘设置。在图20的例子中，电接点区域18沿着有源元件电路20的三个侧边设置。在图21的例子中，两个有源元件电路20由单一的电接点区18分开。由于TSV工艺的优点之一是较例如外部连接垫及连接线技术，缩短联机的距离，因此每一芯片将有更多电接点区18。估计一个或多个电接点区18以及有源元件电路20间的最小距离，例如是2微米。由于TSV工艺中会产生应力，可能需要这样的最小距离。其中一种应用是广泛的IO存储器。

本发明的一优点是，可以制造例如是三维叠层存储器元件的三维叠层多芯片模块，同时大幅减少制造传统TSV叠层半导体元件的时间与费用。此外，相比于传统TSV工艺，本发明减少对每一芯片的处理程序，进而能够提高产量。除了提供更薄的元件(这对如手机之类的装置非常重要)，通过移除芯片底端36，降低叠层芯片12的厚度还有几个优点。此些优点包括减少电连接器24间互相耦合，以及耦合至连接垫98的长度，进而减少电阻和相关的热损失，提高传输速度。

本发明可以使用如上述讨论般采用芯片级叠层，也可以进行采用晶圆级叠层，采用晶圆级叠层可获得如下所述的其他优点。图22绘示一个具有栅线122的集成电路晶圆120的上视图。此些栅线122标示芯片区123，独立芯片12将由晶圆120切割出。图23绘示位于晶圆120C-7位置，一典型芯片12的剖面图，此芯片实质上相同于图1的芯片12。在此例子中，晶圆120总共可产生50个芯片12。假设在图22中，以较深的阴影绘示5个缺陷或故障的芯片124。在这种情况下，晶圆120上占90％的芯片126是良品，而占10％之芯片124为故障芯片。

在图24A至图24B的例子中，4个不同的IC晶圆120各具有50个芯片区123，其中10％的芯片区123是坏的。如果将IC晶圆120单独切块，接着可以选择良品芯片使用芯片级叠层技术，产生90％产量的叠层多芯片模块。不过，由于需要对每一多芯片模块61使用芯片级叠层技术单独处理，使成本较以晶圆级规模一齐处理50个叠层多芯片模块61更为昂贵。

图24A至图24B中的IC晶圆24叠层制成图25中的第三三维叠层晶圆56.1。叠层晶圆56.1具有15个标记为2或3的芯片区123，表示此些叠层的4个芯片其中2个或3个为良品。未做标记表示其每一层的芯片皆为良品。如果叠层4个不同的IC晶圆120，互相黏合并切块，并以如打线键合或TSV等传统的方式处理，每一具有超过1个坏品芯片的叠层多芯片模块会导致整个多芯片模块因缺陷退件，因为每个多芯片模块中的芯片必须是良品。此例中，将只有70％产量的良品叠层多芯片模块，也就是50分之35。不过，此技术将去除如前述段落中，关于与芯片级规模叠层有关的处理费用。

利用本发明，部份具缺陷的叠层多芯片模块能够分离当作非理想芯片使用。举例来说，如果芯片12为CPU的一核心，非理想模块61如果具有2个良品芯片12，可以作为一双核心模块，如非理想模块61具有3个良品芯片，可作为三核心模块。同样地，如果每个芯片为一个1GB的存储器芯片，非理想模块61视情况可以作为3GB或2GB的存储器模块2GB。在此例中，将有良好的叠层多芯片模块61，但也有5个具2个良品芯片12的非理想模块61，以及10个具3个良品芯片12的非理想模块61。由于个别的连接器链接叠层中各层的单一连接垫，此处描述的内联机技术能够隔离叠层中的缺陷芯片。在叠层芯片以及形成连接器的工艺中，缺陷芯片能与可操作芯片隔离，一种方法是依据叠层中缺陷芯片的数量与位置，以掩模形成连接器。非理想模块61的再利用，有助于较传统的晶圆级加工技术更降低成本。

以上的叙述中使用了例如是「上方」、「下方」、「顶部」、「底部」、「之上」或「之下」等用语，此些位置描述是用以帮助了解本发明的内容以及权利要求范围，而不会造成限制。

综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (25)

1.一种三维叠层多芯片模块，包括：

具有W个集成电路芯片的一叠层，该叠层的每一芯片包括一图案化导电层，该图案化导电层位于一衬底上且包括一电接点区，该电接点区包括多个导电体，该多个导电体中至少包括一连接垫；

该叠层包括一第一芯片与一第二芯片，该第一芯片位于该叠层的一端，该第二芯片位于该叠层的另一端，该第一芯片的该衬底面向该第二芯片的该图案化导电层；

每一芯片的该多个连接垫与该叠层中其他芯片的该多个连接垫对齐；以及

多个电连接器，该多个电连接器由该叠层的一表面向该叠层内延伸并与该多个连接垫电性连接，以制造一具有W个芯片的叠层的三维叠层多芯片模块，该多个电连接器包括多段同种的导电材料。

2.根据权利要求1所述的模块，其中该多个电连接器直接接触该多个连接垫。

3.根据权利要求1所述的模块，其中至少一部分的该多个芯片包括一元件电路，该元件电路与该多个电接点区间隔设置。

4.根据权利要求3所述的模块，其中至少一芯片的该元件电路位于该芯片的一第一部份，该电接点区位于该芯片的该第一部份与一第二部份。

5.根据权利要求3所述的模块，其中该元件电路位于该芯片的一第一部份与一第二部份，且该电接点区位于该第一部份与该第二部份之间的一第三部份。

6.根据权利要求1所述的模块，更包括一材料层，位于该第一芯片的图案化导电层之上。

7.根据权利要求1所述的模块，其中该多个电连接器通过该多个电接点区中的一垂直通孔。

8.根据权利要求1所述的模块，其中每一个电连接器电性连接于一芯片层的一连接垫。

9.根据权利要求1所述的模块，其中与该多个电连接器电性连接的该多个连接垫以阶梯方式排列。

10.一种三维叠层多晶圆模块，包括：

多个集成电路晶圆的一叠层；

每一集成电路晶圆包括多格芯片区；

每一集成电路晶圆中至少一些芯片区，与该叠层中其他晶圆的该些芯片区对齐；以及

每一格芯片区包括如权利要求1所述的一种三维叠层多芯片模块。

11.一种三维叠层多芯片模块，包括：

具有W个集成电路芯片的一叠层，该叠层的每一芯片包括一图案化导电层，该图案化导电层位于一衬底上且包括一电接点区，该电接点区包括多个导电体，该多个导电体中至少包括一连接垫；

至少一部分的该多个芯片包括一元件电路，该元件电路与该多个电接点区间隔设置；

该叠层包括一第一芯片与一第二芯片，该第一芯片位于该叠层的一端，该第二芯片位于该叠层的另一端，该第一芯片的该衬底面向该第二芯片的该图案化导电层；

一材料层，位于该第一芯片的图案化导电层之上；

每一芯片的该多个连接垫，与该叠层中其他芯片的该多个连接垫对齐；以及

多个电连接器，该多个电连接器通过一垂直通孔，并由该叠层的一表面向该叠层内延伸并与被选择的连接垫电性连接，该多个被选择的连接垫呈阶梯状排列，以制造一具有W个芯片的叠层的三维叠层多芯片模块。

12.一种三维叠层多晶圆模块，包括：

多个集成电路晶圆的一叠层；

每一集成电路晶圆包括多格芯片区；

每一集成电路晶圆中至少一些芯片区，与该叠层中其他晶圆的该多个芯片区对齐；以及

每一格芯片区包括如权利要求11所述的一种三维叠层多芯片模块。

13.一种制造三维叠层多芯片模块的方法，包括：

提供W个集成电路芯片，每一芯片包括一图案化导电层，该图案化导电层包括一电接点区，该电接点区包括多个连接垫；

安装一操作芯片至该多个芯片中一被选择的芯片的该图案化导电层之上；

移除该被选择芯片的一暴露层，以产生一增强操作芯片；

使用该增强操作芯片，重复上述安装与移除步骤，并使每一芯片的该多个连接垫与其他芯片的该多个连接垫对齐，直至该些W个芯片皆安装完成，以产生一个三维叠层芯片；以及

形成多个电连接器于该三维叠层芯片的一表面，该多个电连接器与每一芯片中互相对齐的该多个连接垫接触，以产生一具有W个芯片的叠层的三维叠层多芯片模块。

14.根据权利要求13所述的方法，其中形成多个电连接器的步骤中，至少一些芯片包括一元件电路，该元件电路与该多个电接点区间隔设置。

15.根据权利要求13所述的方法，其中安装操作芯片的步骤更包括沉积一介电及黏性增强层在该操作芯片与该芯片之间。

16.根据权利要求13所述的方法，其中提供芯片的步骤更包括选择具有一衬底的一芯片，该衬底具有一第一侧与一第二侧，该第一侧位于该图案化导电层区，该第二侧位于该第一侧的对向。

17.根据权利要求16所述的方法，其中移除步骤更包括移除该衬底该第二侧的一部份。

18.根据权利要求13所述的方法，更包括移除三维叠层多芯片模块中，至少一部分的操作芯片，以产生一暴露表面。

19.根据权利要求13所述的方法，其中多个电连接器形成的步骤包括：

于该模块的一表面制造多个接触开口，该多个接触开口位于每一芯片层导电体的连接垫之上；

选择N个刻蚀掩模，其中N选自于使2^N-1次方小于W且2^N大于或等于W的数字；

使用该些N个刻蚀掩模刻蚀该些W个芯片的叠层的接触开口，该些N个刻蚀掩模以n编号，其中n＝1,2...N，使用该些N个刻蚀掩模刻蚀的步骤包括以编号为n的掩模刻蚀2^n-1的芯片层中有效的一半该多个接触开口；以及

该多个导电体可形成在该多个接触开口中，以与每一芯片层的该多个连接垫电性连接。

20.根据权利要求19所述的方法，更包括在移除操作芯片之后，以一介电材料覆盖该模块的该表面；以及

在制造该多个接触开口的步骤中更包括移除至少一部分的该介电材料。

21.根据权利要求19所述的方法，其中使用该些N个刻蚀掩模的步骤更包括交错地覆盖与暴露2^n-1个连接垫，其中n＝1,2...N。

22.一种制造多个三维叠层多芯片模块的方法，包括：

提供W个集成电路晶圆，每一晶圆包括多格芯片区，每一芯片区包括一集成电路芯片，该芯片包括一图案化导电层，该图案化导电层包括一电接点区，该电接点区包括多个连接垫；

安装一操作晶圆至该些晶圆中一被选择的晶圆的该图案化导电层之上；

移除该被选择晶圆的一暴露层，以产生一增强操作晶圆；

使用该增强操作晶圆，重复上述安装与移除步骤，并使每一晶圆的该多个连接垫与其他芯片的该多个连接垫对齐，直至该些W个晶圆皆安装完成，以产生多格三维叠层芯片；以及

形成多个电连接器于该三维叠层晶圆的一表面，该多个电连接器与每一芯片中互相对齐的该多个连接垫接触，以产生多个具有W个芯片的叠层的三维叠层多芯片模块；

以物理方法分离该多格三维叠层多芯片模块为单独的三维叠层多芯片模块。

23.根据权利要求22所述的方法，其中多个电连接器形成的步骤包括：

于该三维叠层晶圆模块的该表面制造多个接触开口，该多个接触开口位于该多个三维叠层多芯片模块的每一芯片层导电体的连接垫之上；

选择N个刻蚀掩模，其中N选自于使2^N-1小于W且2^N大于或等于W的数字；

使用该些N个刻蚀掩模刻蚀该些W个芯片的叠层之接触开口，该些N个刻蚀掩模以n编号，其中n＝1,2...N，使用该些N个刻蚀掩模刻蚀的步骤包括以编号为n的掩模刻蚀2^n-1的芯片层中有效的一半该多个接触开口；以及

该多个导电体可形成在该多个接触开口中，以与每一芯片层的该多个连接垫电性连接。

24.根据权利要求23所述的方法，其中使用该些N个刻蚀掩模的步骤更包括交错地覆盖与暴露2^n-1个连接垫，其中n＝1,2...N。

25.一种三维叠层多芯片模块，包括：

一芯片叠层，该叠层中的每一芯片包括一电接点区，形成于一衬底上，该电接点区包括多个连接垫；

该芯片叠层包括一第一芯片与一第二芯片，该第一芯片位于该叠层的一端，该第二芯片位于该叠层的另一端，该第一芯片的该衬底面向该第二芯片的该多个连接垫；

每一芯片的该多个连接垫与该叠层中的其他芯片对齐；以及

一导电材料，该导电材料透过通孔连接该第一芯片中至少一连接垫于该第二芯片上对应的连接垫。