CN100399526C - 半导体器件的布局检验方法 - Google Patents

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CN100399526C CNB2003101183463A CN200310118346A CN100399526C CN 100399526 C CN100399526 C CN 100399526C CN B2003101183463 A CNB2003101183463 A CN B2003101183463A CN 200310118346 A CN200310118346 A CN 200310118346A CN 100399526 C CN100399526 C CN 100399526C
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Abstract

本发明的课题的目的在于，用芯片水准发现布线缺陷发生部位即大面积布线上的接触孔的高密度部。为此，通过限制芯片布局上的同一节点布线的总面积与同一节点布线上的接触孔的总面积的面积比，并基于该限制判定布线是否良好，从而检测出布线形成缺陷部位。这样，通过在布局设计阶段检测出超过面积比限制的缺陷部位，可避免因小丘或布线与接触孔的连接缺陷造成的大面积布线的断线、布线破损、表面剥离等形成缺陷。

Description

半导体器件的布局检验方法
技术领域
本发明特别涉及对布线形成缺陷采取措施的半导体器件的布局检验方法。
背景技术
在被薄膜化了的绝缘膜覆盖的大面积布线中，为了防止小丘的发生，防止半导体制造时发生的布线缺陷，以往曾采取了下述措施。
例如，如特开平8-115914号公报中所示，在半导体衬底上具有隔着绝缘膜形成的大面积布线的半导体器件中，将布线的宽度、长度分割成不至发生小丘的临界尺寸以下。然后，将分割后的各布线用另外的布线相互进行电连接。将分割后的布线彼此之间连接起来的布线被错开配置成即使与分割后的布线进行组合也不至发生小丘。
在现有的半导体制造中，在大面积布线上的接触孔为高密度的情况下，由小丘造成的布线隆起，以及灰化及清洗工序中的接触孔与布线的连接部缺损往往会发生。由此，因上层的CVD膜在淀积时发出的热，致使在大面积布线部发生断线、布线破损、表面剥离。
发明内容
本发明的目的在于，提供一种可用芯片水准发现布线缺陷发生部位即大面积布线上的接触孔的高密度部的半导体器件的布局检验方法。
本发明第1方面的半导体器件的布局检验方法是检验芯片布局上的布线发生的缺陷的方法，通过从布线上的接触孔的布局与布线的布局的信息，抽出连接于上述布线的上述接触孔、并求出在上述布线中接触孔的密度，检测出潜在的布线形成缺陷部位。
按照本发明的第1方面，由于从布线上的接触孔的布局与布线的布局的关系检测出潜在的布线形成缺陷部位，所以在大面积布线上的接触孔为高密度的情况下，可防止小丘的发生，防止半导体制造时发生的布线缺陷。
在本发明第1方面的方法中，最好对已检测出布线形成缺陷部位的布线的布局进行修正。
这样，如果对已检测出布线形成缺陷部位的布线的布局进行修正，则可减少因宽布线上的小丘造成的布线的剥离缺陷。
本发明第2方面的半导体器件的布局检验方法是检验芯片布局上的布线发生的缺陷的方法，通过削减上述布线上的接触孔的个数，限制芯片布局上同一节点布线的总面积与同一节点布线上的接触孔的总面积的面积比，并基于该限制来判定布线是否良好，从而检测出潜在的布线形成缺陷部位。
按照本发明的第2方面，由于通过限制芯片布局上同一节点布线的总面积与同一节点布线上的接触孔的总面积的面积比，并基于该限制来判定布线是否良好，从而检测出潜在的布线形成缺陷部位，所以在布局设计阶段，通过检测出超过面积比限制的缺陷部位，可避免因小丘及布线与接触孔的连接缺陷造成的大面积布线的断线、布线破损、表面剥离等的形成缺陷。
本发明第3方面的半导体器件的布局检验方法是检验芯片布局上的布线发生的缺陷的方法，通过限制同一节点布线上的接触孔的个数至不产生小丘的个数，并基于该个数限制来判定布线是否良好，从而检测出潜在的布线形成缺陷部位。
按照本发明的第3方面，由于通过限制同一节点布线上的接触孔的个数，并基于该个数限制来判定布线是否良好，从而检测潜在的出布线形成缺陷部位，所以在布局设计阶段，通过检测出超过个数限制的缺陷部位，可避免因小丘及布线与接触孔的连接缺陷造成的大面积布线的断线、布线破损、表面剥离等的形成缺陷。
本发明第4方面的半导体器件的布局检验方法是检验芯片布局上的布线发生的缺陷的方法，通过限制恒定宽度的布线上的接触孔的个数至不产生小丘的个数，并基于该个数限制来判定布线是否良好，从而检测出潜在的布线形成缺陷部位。
按照本发明的第4方面，由于通过限制恒定宽度的布线上的接触孔的个数，并基于该个数限制来判定布线是否良好，从而检测出潜在的布线形成缺陷部位，所以在布局设计阶段，通过检测出超过个数限制的缺陷部位，可避免因小丘及布线与接触孔的连接缺陷造成的大面积布线的断线、布线破损、表面剥离等的形成缺陷。
本发明第5方面的半导体器件的布局检验方法是检验芯片布局上的布线处发生的形成缺陷的方法，通过限制恒定宽度的布线上的接触孔的总面积至不产生小丘的面积，并基于该接触孔的总面积和不产生小丘的接触孔的面积的比较来判定布线是否良好，从而检测出潜在的布线形成缺陷部位。
按照本发明的第5方面，由于通过限制恒定宽度的布线上的接触孔的总面积，并基于该面积限制来判定布线是否良好，从而检测出潜在的布线形成缺陷部位，所以在布局设计阶段，通过检测出超过面积限制的缺陷部位，可避免因小丘及布线与接触孔的连接缺陷造成的大面积布线的断线、布线破损、表面剥离等的形成缺陷。
本发明第6方面的半导体器件的布局检验方法是检验芯片布局上的布线发生的缺陷的方法，包含计算同一节点布线的总面积和同一节点布线上的接触孔的总面积的工序，以及根据同一节点布线的总面积决定接触孔的面积限制值的工序，当接触孔的总面积在面积限制值以上时，作为潜在的布线形成缺陷部位而被检测出来。
按照本发明的第6方面，由于包含计算同一节点布线的总面积和同一节点布线上的接触孔的总面积的工序，以及根据同一节点布线的总面积决定接触孔的面积限制值的工序，当接触孔的总面积在面积限制值以上时，作为潜在的布线形成缺陷部位而被检测出来，所以借助于接触孔总面积的限制随同一节点布线的总面积而改变，可取得与本发明第2方面同样的作用效果，同时可根据布线的宽度、面积，以高精度对限制值进行微调。
本发明第7方面的半导体器件的布局检验方法是检验芯片布局上的布线发生的缺陷的方法，包含计算同一节点布线的总面积和同一节点布线上的接触孔的个数的工序，以及根据同一节点布线的总面积决定接触孔的个数限制值的工序，当接触孔的个数在个数限制值以上时，作为潜在的布线形成缺陷部位而被检测出来。
按照本发明的第7方面，由于包含计算同一节点布线的总面积和同一节点布线上的接触孔的个数的工序，以及根据同一节点布线的总面积决定接触孔的个数限制值的工序，当接触孔的个数在个数限制值以上时，作为潜在的布线形成缺陷部位而被检测出来，所以借助于接触孔的个数限制随同一节点布线的总面积而改变，可取得与本发明第3方面同样的作用效果，同时可根据布线的宽度、面积，以高精度对限制值进行微调。
本发明第8方面的半导体器件的布局检验方法是检验芯片布局上的布线发生的缺陷的方法，包含计算恒定宽度的布线上的接触孔的个数的工序，以及根据布线宽度决定接触孔的个数限制值的工序，当接触孔的个数在个数限制值以上时，作为布线潜在的形成缺陷部位而被检测出来。
按照本发明的第8方面，由于包含计算恒定宽度的布线上的接触孔的个数的工序，以及根据布线宽度决定接触孔的个数限制值的工序，当接触孔的个数在个数限制值以上时，作为潜在的布线形成缺陷部位而被检测出来，所以借助于接触孔的个数限制随布线宽度而改变，可取得与本发明第4方面同样的作用效果，同时可根据接触的面积、个数，以高精度对限制值进行微调。
本发明第9方面的半导体器件的布局检验方法是检验芯片布局上的布线发生的缺陷的方法，包含计算恒定宽度的布线上的接触孔的总面积的工序，以及根据布线宽度决定接触孔的面积限制值的工序，当接触孔的总面积在面积限制值以上时，作为潜在的布线形成缺陷部位而被检测出来。
按照本发明的第9方面，由于包含计算恒定宽度的布线上的接触孔的总面积的工序，以及根据布线宽度决定接触孔的面积限制值的工序，当接触孔的总面积在面积限制值以上时，作为潜在的布线形成缺陷部位而被检测出来，所以借助于接触孔的面积限制随布线宽度而改变，可取得与本发明第5方面同样的作用效果，同时可根据接触的面积、个数，以高精度对限制值进行微调。
本发明第10方面的半导体器件的布局检验方法是检验芯片布局上的布线发生的缺陷的方法，包含将芯片布局的整个面分割成多个检验区域的工序，通过在检验区域内限制恒定宽度的布线上的接触孔的个数至不产生小丘的个数，并根据该个数限制判定布线是否良好从而检测出潜在的布线形成缺陷部位的工序，以及检验区域对芯片布局上的整个面进行扫描的工序。
按照本发明的第10方面，由于包含将芯片布局的整个面分割成多个检验区域的工序，通过在检验区域内限制恒定宽度的布线上的接触孔的个数并根据该个数限制判定布线是否良好从而检测出布线形成缺陷部位的工序，以及检验区域对芯片布局上的整个面进行扫描的工序，所以在检验区域内进行与本发明第4方面同样的检验，通过检验区域对整个面进行扫描，布局的整个面的检验结束。通过将布局的整个面进行区域分割，比起芯片的整个面来，可局部地检测出接触的密集部分，避免形成缺陷。
在本发明的第10方面的结构中，对于检验芯片布局的芯片整个面的全面检验和检验芯片的一部分的局部检验，检验区域的扫描间隔可以不同。
这样，由于对于检验芯片布局的芯片整个面的全面检验和检验芯片的一部分的局部检验，检验区域的扫描间隔不同，所以根据芯片全面检验以处理周转周期(以下，简称为TAT)优先，局部检验以详细的检验优先这样的目的，分别使用扫描间隔。
在本发明的第10方面的结构中，对于检验芯片布局的芯片整个面的全面检验和检验芯片的一部分的局部检验，检验区域的大小可以不同。
这样，可根据芯片全面检验以处理TAT优先，局部检验以详细的检验优先这样的目的，分别使用检验区域的大小。
在本发明的第4方面的结构中，在预先去除掉在芯片布局上要连接的接触孔不足恒定的数目的布线的基础上，最好限制恒定宽度的布线上的接触孔的个数。
这样，由于在预先去除掉在芯片布局上要连接的接触孔不足恒定的数目的布线的基础上，限制恒定宽度的布线上的接触孔的个数，所以在通过定义有缺陷发生的可能性的布线上的最低限度的接触孔个数，凭借接触孔的个数去除掉无需检验的布线后，与本发明第4方面同样地实施接触孔的个数限制，可缩短处理TAT。
在本发明的第10方面的结构中，限定于多个检验区域之中接触孔的个数在恒定数目以上的检验区域，最好限制恒定宽度的布线上的接触孔的个数。
这样，由于限定于多个检验区域之中接触孔的个数在恒定数目以上的检验区域，限制恒定宽度的布线上的接触孔的个数，所以通过凭借接触孔的个数不选择无需检验的检验区域，与本发明第10方面同样地实施接触孔的个数限制，可缩短处理TAT。
本发明第11方面的半导体器件的布局检验方法是检验芯片布局上的布线处的形成缺陷的发生的方法，包含将芯片布局的整个面分割成多个检验区域的工序，通过在检验区域内采用天线检验限制同一节点布线的总面积与同一节点布线上的接触孔的总面积的面积比并基于该限制判定布线是否良好从而检测出布线形成缺陷部位的工序，以及检验区域对芯片布局上的整个面进行扫描的工序。
按照本发明的第11方面，由于包含将芯片布局的整个面分割成多个检验区域的工序，通过在检验区域内采用天线检验限制同一节点布线的总面积与同一节点布线上的接触孔的总面积的面积比并基于该限制判定布线是否良好从而检测出布线形成缺陷部位的工序，以及检验区域对芯片布局上的整个面进行扫描的工序，所以在检验区域内进行与本发明第2方面同样的检验，通过检验区域对整个面进行扫描，布局的整个面的检验结束。因此，可避免因小丘及布线与接触孔的连接缺陷造成的大面积布线的断线、布线破损、表面剥离等的形成缺陷。另外，天线检验虽然通常计算栅和与栅连接的接触的比率，但也可不用栅而用布线应用于该检验。
本发明第12方面的半导体器件的布局检验方法是检验芯片布局上的布线处的形成缺陷的发生的方法，包含定义芯片布局上局部检验区域的工序，通过在局部检验区域内采用天线检验限制同一节点布线的总面积与同一节点布线上的接触孔的总面积的面积比并基于该限制判定布线是否良好从而检测出布线形成缺陷部位的工序，以及局部检验区域采用密度检验对芯片布局上的整个面进行扫描的工序。
按照本发明的第12方面，由于包含定义芯片布局上局部检验区域的工序，通过在局部检验区域内采用天线检验限制同一节点布线的总面积与同一节点布线上的接触孔的总面积的面积比并基于该限制判定布线是否良好从而检测出布线形成缺陷部位的工序，以及局部检验区域采用密度检验对芯片布局上的整个面进行扫描的工序，所以在局部检验区域内进行与本发明第2方面同样的检验，通过局部检验区域对整个面进行扫描，布局的整个面的检验结束。因此，可避免因小丘及布线与接触孔的连接缺陷造成的大面积布线的断线、布线破损、表面剥离等的形成缺陷。另外，天线检验虽然通常计算栅和与栅连接的接触的比率，但也可不用栅而用布线应用于该检验。
附图说明
图1是示出应用于本发明的实施例的半导体布局上的布线和接触孔层的布局图。
图2是示出本发明的第1实施例的检验时的数据流的数据流图。
图3是示出本发明的第1实施例的检验算法的流程图。
图4A、图4B、图4C、图4D是示出本发明的第1实施例的检验过程的说明图。
图5是示出本发明的第2实施例的检验时的数据流的数据流图。
图6是示出本发明的第2实施例的检验算法的流程图。
图7A、图7B、图7C、图7D是示出本发明的第2实施例的检验过程的说明图。
图8是示出本发明的第3实施例的检验时的数据流的数据流图。
图9是示出本发明的第3实施例的检验算法的流程图。
图10A、图10B、图10C、图10D是示出本发明的第3实施例的检验过程的说明图。
图11是示出本发明的第4实施例的检验时的数据流的数据流图。
图12是示出本发明的第4实施例的检验算法的流程图。
图13A、图13B、图13C、图13D是示出本发明的第4实施例的检验过程的说明图。
图14是示出本发明的第5实施例的检验时的数据流的数据流图。
图15是示出本发明的第5实施例的检验算法的流程图。
图16A、图16B、图16C、图16D、图16E是示出本发明的第5实施例的检验过程的说明图。
图17是示出本发明的第6实施例的检验时的数据流的数据流图。
图18是示出本发明的第6实施例的检验算法的流程图。
图19A、图19B、图19C、图19D、图19E是示出本发明的第6实施例的检验过程的说明图。
图20是示出本发明的第7实施例的检验时的数据流的数据流图。
图21是示出本发明的第7实施例的检验算法的流程图。
图22A、图22B、图22C、图22D、图22E是示出本发明的第7实施例的检验过程的说明图。
图23是示出本发明的第8实施例的检验时的数据流的数据流图。
图24是示出本发明的第8实施例的检验算法的流程图.
图25A、图25B、图25C、图25D、图25E是示出本发明的第8实施例的检验过程的说明图。
图26是示出本发明的第9实施例的检验时的数据流的数据流图。
图27是示出本发明的第9实施例的检验算法的流程图。
图28A、图28B、图28C、图28D是在本发明的第9实施例中总刮地示出检查接触孔的个数的区域的说明图。
图29A、图29B、图29C、图29D、图29E是示出本发明的第9实施例的检验过程的说明图。
图30A、图30B、图30C、图30D、图30E、图30F是示出本发明的第9实施例的检验过程的说明图。
图31是示出本发明的第10实施例的检验时的数据流的数据流图。
图32是示出本发明的第10实施例的检验算法的流程图。
图33A、图33B、图33C、图33D、图33E是示出本发明的第10实施例的检验过程的说明图。
图34是示出本发明的第11实施例的检验时的数据流的数据流图。
图35是示出本发明的第11实施例的检验算法的流程图。
图36A、图36B、图36C、图36D是在本发明的第11实施例中总刮地示出检查接触孔的个数的区域的说明图。
图37A、图37B、图37C、图37D、图37E是示出本发明的第11实施例的检验过程的说明图。
图38A、图38B、图38C、图38D是示出本发明的第11实施例的检验过程的说明图。
图39A、图39B、图39C、图39D、图39E是示出本发明的第11实施例的检验过程的说明图。
图40是示出本发明的第12实施例的检验时的数据流的数据流图。
图41是示出本发明的第12实施例的检验算法的流程图。
图42A、图42B、图42C、图42D是在本发明的第12实施例中总刮地示出检查接触孔的个数的区域的说明图。
图43A、图43B、图43C、图43D是示出本发明的第12实施例的检验过程的说明图。
图44是示出本发明的第13实施例的检验时的数据流的数据流图。
图45是示出本发明的第13实施例的检验算法的流程图。
图46A、图46B、图46C、图46D是示出本发明的第13实施例的检验过程的说明图。
具体实施方式
现基于图1、图2、图3、图4A、图4B、图4C、图4D说明本发明的第1实施例。
图1是示出应用于本发明的实施例的半导体布局上的布线和接触孔层的布局图。
在图1中，符号11表示芯片的最外围，符号12表示布线层的布局，符号13表示接触孔层的布局。
图3是示出本发明的第1实施例的检验算法的流程图，图4A、图4B、图4C、图4D是示出本发明的第1实施例的检验过程的说明图。以下，沿流程图说明检验程序。
本半导体器件的布局检验方法是检验芯片布局上的大面积布线处发生的形成缺陷的方法，通过限制芯片布局上同一节点布线的总面积与同一节点布线上的接触孔的总面积的面积比，并基于该限制来判定布线是否良好，从而检测出布线形成缺陷部位。
这时，如图4A、图4B、图4C所示，定义布局14上以最小布线间隔W见方的尺寸表示的区域19，在布局14的布线之中，选择区域19重叠的布线15。由于区域19为最小布线间隔，所选择的布线15必然成为同一节点。在区域19不与布局14的布线重叠的情况下，移动最小布线间隔W的部分，使区域19不与布局14内以前的位置重叠，然后选择下一个区域，判定是否与布局14的布线层重叠。反复判定对布局的整个面是否扫描结束，直至发现下一条同一节点布线为止(步骤1A)。
计算所选择的同一节点的布线15的面积(步骤1B)。具有接触孔17的布线15和具有接触孔18的布线16是另一节点(图4D)。在步骤1A中选择与所选择的布线15重叠的接触孔17(步骤1C)。在步骤1C中计算所选择的接触孔17的总面积(步骤1D)。从在步骤1B中所算出的同一节点布线15的面积与在步骤1D中所算出的接触孔17的总面积算出面积比(步骤1E)。这时，接触孔17和接触孔18是另一节点的布线上的接触孔，可分别算出面积比。当步骤1E的面积比在限制值以上时，可作为发生布线形成缺陷的错误部位而被检测出来(步骤1F)。
接着，从输入布局14中去除掉在步骤1A中所选择的布线(步骤1G)。利用步骤1G将一度被选择的同一节点布线从输入布局14中去除掉，由于不作二度选择，所以可实施高速的CAD处理。判定在步骤1A中所选择的区域19是否对输入布局的整个面进行了扫描(步骤1H)。当存在未扫描的区域19时，返回到步骤1A，如此反复进行。采用全面扫描来结束检验。
图2是示出本发明的第1实施例的检验时的数据流的数据流图。以下说明数据流。
如图2所示，在同一节点布线识别步骤1a中，定义最小布线间隔的区域19，当与所输入的布局数据14的布线数据15重叠的区域存在时，选择布线数据15作为同一节点输出。在接触识别步骤1b中，选择将所选择的布线数据15和布局数据14作为输入而与布线数据15重叠的布局数据14中的接触孔数据17输出。在面积计算步骤1c中，输入所选择的同一节点布线数据15和所选择的接触孔数据17，计算各自的总面积。在面积比计算步骤1d中，从在面积计算步骤1c中所算出的同一节点布线数据15和接触孔数据17的各自的面积算出面积比并输出。
在错误判定步骤1e中，将面积比与出错条件进行比较，当面积比不满足条件时，所选择的布线数据15和接触孔数据17作为错误输出。在布局数据更新步骤1f中，输入布局数据14和布线数据15，从输入布局数据14中减去在同一节点布线识别步骤1a中所选择的布线数据15后得到的布局数据被输出，成为接下来要检验的布线的输入布局数据。
按照以上做法可检测出输入布局上布线形成缺陷发生的部位。
现基于图5、图6、图7A、图7B、图7C、图7D说明本发明的第2实施例。
图6是示出本发明的第2实施例的检验算法的流程图，图7A、图7B、图7C、图7D是示出本发明的第2实施例的检验过程的说明图。以下，沿流程图说明检验程序。
本半导体器件的布局检验方法是检验芯片布局上的大面积布线处发生的形成缺陷的方法，通过限制同一节点布线上的接触孔的个数，并基于该个数限制来判定布线是否良好，从而检测出布线形成缺陷部位。
这时，如图7A、图7B、图7C所示，定义布局21上以最小布线间隔W2见方的尺寸表示的区域26，在布局21的布线之中，选择区域26重叠的布线22。由于区域26为最小布线间隔，所选择的布线22必然成为同一节点。在区域26不与布局21的布线重叠的情况下，移动最小布线间隔W2的部分，使区域26不与布局21内以前的位置重叠，然后选择下一个区域，判定是否与布局21的布线层重叠。反复判定对布局的整个面是否扫描结束，直至发现下一条同一节点布线为止(步骤2A)。
计算所选择的同一节点布线22的面积(步骤1B)。选择与所算出的同一节点布线22重叠的接触孔24(步骤2C)。这时，具有接触孔24的布线22和具有接触孔25的布线23是另一节点(图7D)。在步骤2C中计算所选择的接触孔24的个数(步骤2D)。当步骤2D中所算出的接触孔24的个数在由同一节点布线22的面积预先确定的限制值以上时，可作为发生布线形成缺陷的错误部位而被检测出来(步骤2E)。
接着，从输入布局21中去除掉在步骤2A中所选择的布线(步骤2F)。利用步骤2F将一度被选择的同一节点布线从输入布局21中去除掉，由于不作二度选择，所以可实施高速的CAD处理。判定在步骤2A中所选择的区域26是否对输入布局21的整个面进行了扫描(步骤2G)。当存在未扫描的区域26时，返回到步骤2A，如此反复进行。采用全面扫描来结束检验。
图5是示出本发明的第2实施例的检验时的数据流的数据流图。以下说明数据流。
如图5所示，在同一节点布线识别步骤2a中，选择最小布线间隔区域26，当与所输入的布局数据21的布线数据22重叠的区域存在时，选择布线数据22作为同一节点输出。在同一节点面积计算步骤2b中，输入所选择的布线数据22，计算面积，输出计算值。在接触识别步骤2c中，将作为输入布局数据21和在同一节点布线识别步骤2a中所输出的布线数据22作为输入，选择与布线数据22重叠的输入布局数据21中的接触孔数据24输出。在接触个数计数步骤2d中，计算在接触识别步骤2c中所输出的接触孔数据24的个数并输出。
在错误判定步骤2e中，输入在面积计算步骤2b中所输出的同一节点布线数据22的面积和在接触个数计数步骤2d中所输出的接触孔数据24的个数，如果不满足接触孔个数对面积的条件，则所选择的布线数据22和接触孔数据24作为错误输出。在布局数据更新步骤2f中，输入布局数据21和布线数据22，从输入布局数据21的布线层中减去选择布线数据22后得到的布局数据被输出，成为接下来要检验的布线的输入布局数据。
按照以上做法可检测出输入布局上布线形成缺陷发生的部位。
现基于图8、图9、图10A、图10B、图10C、图10D说明本发明的第3实施例。
图9是示出本发明的第3实施例的检验算法的流程图，图10A、图10B、图10C、图10D是示出本发明的第3实施例的检验过程的说明图。以下，沿流程图说明检验程序。
本半导体器件的布局检验方法是检验芯片布局上的大面积布线处发生的形成缺陷的方法，通过限制恒定宽度的布线上的接触孔的个数，并基于该个数限制来判定布线是否良好，从而检测出布线形成缺陷部位。
这时，如图10A、图10B所示，选择在布局31上预先认为有布线形成缺陷的可能性的布线宽度L以上的布线32(步骤3A)。如图10C、图10D所示，选择与在步骤3A中所选择的布线32重叠的接触孔33(步骤3B)。计算在步骤3B中所选择的接触孔33的个数(步骤3C)。借助于与布线宽度L相关地设定的个数限制(例子：4个以上)，检测出错误布局34(步骤3D)。
图8是示出本发明的第3实施例的检验时的数据流的数据流图。以下说明数据流。
如图8所示，在布线识别步骤3a中，定义预先认为有布线形成缺陷的可能性的布线宽度L，从所输入的布局数据31选择布线宽度L以上的布线数据32输出。在接触识别步骤3b中，输入在布线识别步骤3a中所输出的布线数据32和输入布局数据31，从输入布局数据31中选择与布线数据32重叠的接触孔数据33输出。在接触个数计数步骤3c中，将在接触识别步骤3b中所输出的接触孔数据33作为输入，计算接触孔的个数并输出。
在错误判定步骤3d中，输入在接触个数计数步骤3c中所输出的接触孔数据33的个数，输出符合于与布线宽度L相关地设定的个数限制(例子：4个以上)的错误布局数据34。
按照以上做法可检测出输入布局上布线形成缺陷发生的部位。
现基于图11、图12、图13A、图13B、图13C、图13D说明本发明的第4实施例。
图12是示出本发明的第4实施例的检验算法的流程图，图13A、图13B、图13C、图13D是示出本发明的第4实施例的检验过程的说明图。以下，沿流程图说明检验程序。
本半导体器件的布局检验方法是检验芯片布局上的大面积布线处发生的形成缺陷的方法，通过限制恒定宽度的布线上的接触孔的总面积，并基于该面积限制来判定布线是否良好，从而检测出布线形成缺陷部位。
这时，如图13A、图13B所示，选择在布局41上预先认为有布线形成缺陷的可能性的布线宽度L2以上的布线42(步骤4A)。如图13C、图13D所示，选择与在步骤4A中所选择的布线42重叠的接触孔43(步骤4B)。计算在步骤4B中所选择的接触孔43的面积(步骤4C)。借助于与布线宽度L2相关地设定的面积限制，检测出错误布局44(步骤4D)。
图11是示出本发明的第4实施例的检验时的数据流的数据流图。以下说明数据流。
如图11所示，在布线识别步骤4a中，定义预先认为有布线形成缺陷的可能性的布线宽度L2，从所输入的布局数据41选择布线宽度L2以上的布线数据42输出。在接触识别步骤4b中，输入在布线识别步骤4a中所输出的布线数据42和输入布局数据41，从输入布局数据41中选择与布线数据42重叠的接触孔数据43输出。在接触面积计数步骤4c中，将在接触识别步骤4b中所输出的接触孔数据43作为输入，计算接触孔的总面积并输出。
在错误判定步骤4d中，输入在接触面积计算步骤4c中所输出的接触孔数据43的总面积，输出符合于与布线宽度L2相关地设定的面积限制的错误布局数据44。
按照以上做法可检测出输入布局上布线形成缺陷发生的部位。
现基于图14、图15、图16A、图16B、图16C、图16D、图16E说明本发明的第5实施例。
图15是示出本发明的第5实施例的检验算法的流程图，图16A、图16B、图16C、图16D、图16E是示出本发明的第5实施例的检验过程的说明图。以下，沿流程图说明检验程序。
本半导体器件的布局检验方法是检验芯片布局上的大面积布线处发生的形成缺陷的方法，包含计算同一节点布线的总面积和同一节点布线上的接触孔的总面积的工序，以及根据同一节点布线的总面积决定接触孔的面积限制值的工序，当接触孔的总面积在面积限制值以上时，作为布线形成缺陷部位而被检测出来。
这时，如图16A、图16B、图16C所示，定义布局51上以最小布线间隔W3见方的尺寸表示的区域56，在布局51的布线之中，选择区域56重叠的布线52。由于区域56为最小布线间隔，所选择的布线52必然成为同一节点。在区域56不与布局51的布线重叠的情况下，移动最小布线间隔W3的部分，使区域56不与布局内以前的位置重叠，然后选择下一个区域，判定是否与布局51的布线层重叠。反复判定对布局的整个面是否扫描结束，直至发现下一条同一节点布线为止(步骤5A)。
计算所选择的同一节点的布线52的面积(步骤5B)。具有接触孔54的布线52和具有接触孔55的布线53是另一节点(图16D)。选择与在步骤5A中所选择的布线52重叠的接触孔54(步骤5C)。计算在步骤5C中所选择的接触孔54的总面积(步骤5D)。从图16E的表57中唯一地决定从在步骤5B中所算出的同一节点布线52的面积中与布线面积B(μm2)的范围对应的接触面积限制值X(μm2)。将所决定的限制面积X(μm2)与在步骤5D中所算出的接触孔54的总面积进行比较，当在限制值X(μm2)以上时，可作为发生布线形成缺陷的错误部位而被检测出来(步骤5E)。
接着，从输入布局51中去除掉在步骤5A中所选择的布线(步骤5F)。利用步骤5F将一度被选择的同一节点布线从输入布局51中去除掉，由于不作二度选择，所以可实施高速的CAD处理。判定在步骤5A中所选择的区域56是否对输入布局51的整个面进行了扫描(步骤5G)。当存在未扫描的区域56时，返回到步骤5A，如此反复进行。采用全面扫描来结束检验。
图14是示出本发明的第5实施例的检验时的数据流的数据流图。以下说明数据流。
如图14所示，在同一节点布线识别步骤5a中，定义最小布线间隔区域56，当与所输入的布局数据51的布线数据52重叠的区域存在时，选择布线数据52作为同一节点输出。在布线面积计算步骤5b中，输入在同一节点布线识别步骤5a中所识别的布线数据52，计算面积，输出结果。在接触识别步骤5c中，将所选择的布线数据52和布局数据51作为输入，选择与布线数据52重叠的布局数据51内的接触孔数据54输出。在接触面积计算步骤5d中，输入所选择的接触孔数据54，计算总面积。在接触面积决定步骤5e中，输入预先从布线缺陷的发生率规定的出错条件表57的与布线面积B(μm2)相关的接触面积限制值X(μm2)和在布线面积计算步骤5b中所输出的布线面积B(μm2)，唯一地决定接触面积的面积限制值X(μm2)。
在错误判定步骤5f中，输入从接触面积决定步骤5e中所输出的接触面积的限制值X(μm2)和在接触面积计算步骤5d中所算出的接触面积，当面积在X(μm2)以上时，将所选择的布线数据52和接触孔数据54作为错误输出。在布局数据更新步骤5g中，输入布局数据51和布线数据52，从输入布局数据51的布线层中减去选择布线数据52后得到的布局数据被输出，成为接下来要检验的布线的输入布局数据。
按照以上做法可检测出输入布局上布线形成缺陷发生的部位。
现基于图17、图18、图19A、图19B、图19C、图19D、图19E说明本发明的第6实施例。
图18是示出本发明的第6实施例的检验算法的流程图，图19A、图19B、图19C、图19D、图19E是示出本发明的第6实施例的检验过程的说明图。以下，沿流程图说明检验程序。
本半导体器件的布局检验方法是检验芯片布局上的大面积布线处所发生的形成缺陷的方法，包含计算同一节点布线的总面积和同一节点布线上的接触孔的个数的工序，以及根据同一节点布线的总面积决定接触孔的个数限制值的工序，当接触孔的个数在个数限制值以上时，作为布线形成缺陷部位而被检测出来。
这时，如图19A、图19B、图19C所示，定义布局61上以最小布线间隔W4见方的尺寸表示的区域66，在布局61的布线之中，选择区域66重叠的布线62。由于区域66为最小布线间隔，所选择的布线62必然成为同一节点。在区域66不与布局61的布线重叠的情况下，移动最小布线间隔W4的部分，使区域66不与布局内以前的位置重叠，然后选择下一个区域，判定是否与布局61的布线层重叠。反复判定对布局的整个面是否扫描结束，直至发现下一条同一节点布线为止(步骤6A)。
计算所选择的同一节点的布线62的面积(步骤6B)。具有接触孔64的布线62和具有接触孔65的布线63是另一节点(图19D)。选择与在步骤6A中所选择的布线62重叠的接触孔64(步骤6C)。计算在步骤6C中所选择的接触孔64的个数(步骤6D)。从图19E的表67中唯一地决定从在步骤6B中所算出的同一节点布线62的面积中与布线面积B(μm2)对应的接触个数限制值C(个)。将所决定的限制个数C(个)与在步骤6D中所算出的接触孔64的个数进行比较，当在C个以上时，可作为发生布线形成缺陷的错误部位而被检测出来(步骤6E)。
接着，从输入布局中去除掉在步骤6A中所选择的布线(步骤6F)。利用步骤6F将一度被选择的同一节点布线从输入布局中去除掉，由于不作二度选择，所以可实施高速的CAD处理。判定在步骤6A中所选择的区域66是否对输入布局的整个面进行了扫描(步骤6G)。当存在未扫描的区域66时，返回到步骤6A，如此反复进行。采用全面扫描来结束检验。
图17是示出本发明的第6实施例的检验时的数据流的数据流图。以下说明数据流。
如图17所示，在同一节点布线识别步骤6a中，定义最小布线间隔区域66，当与所输入的布局数据61的布线数据62重叠的区域存在时，选择布线数据62作为同一节点输出。在布线面积计算步骤6b中，输入在同一节点布线识别步骤6a中所识别的同一节点布线数据62，计算面积，输出结果。在接触识别步骤6c中，将所选择的布线数据62和布局数据61作为输入，选择与布线数据62重叠的布局数据61内的接触孔数据64输出。在接触个数计数步骤6d中，输入在接触识别步骤6c中所选择的接触孔数据64，计算个数。在接触个数决定步骤6e中，输入预先从布线缺陷的发生率规定的出错条件表67和在布线面积计算步骤6b中所输出的布线面积B(μm2)，决定与布线面积B(μm2)相关的接触个数限制值C(个)并输出。
在错误判定步骤6f中，输入从接触个数决定步骤6e中所输出的接触个数的限制值C(个)和在接触个数计数步骤6d中所算出的接触个数，当个数在C个以上时，将所选择的布线数据62和接触孔数据64作为错误输出。在布局数据更新步骤6g中，输入布局数据61和布线数据62，从输入布局数据61的布线层中减去选择布线数据62后得到的布局数据被输出，成为应检验的下一布线的输入布局数据。
按照以上做法可检测出输入布局上布线形成缺陷发生的部位。
现基于图20、图21、图22A、图22B、图22C、图22D、图22E说明本发明的第7实施例。
图21是示出本发明的第7实施例的检验算法的流程图，图22A、图22B、图22C、图22D、图22E是示出本发明的第7实施例的检验过程的说明图。以下，沿流程图说明检验程序。
本半导体器件的布局检验方法是检验芯片布局上的大面积布线处发生的形成缺陷的方法，包含计算恒定宽度的布线上的接触孔的个数的工序，以及根据布线宽度决定接触孔的个数限制值的工序，当接触孔的个数在个数限制值以上时，作为布线形成缺陷部位而被检测出来。
这时，如图22A、图22B所示，选择在布局71上预先认为有布线形成缺陷的可能性的布线宽度L3以上的布线72(步骤7A)。选择与在步骤7A中所选择的布线72重叠的接触孔73(步骤7B)。计算在步骤7B中所选择的接触孔的个数(步骤7C)。由与图22E的表77的布线宽度L3的范围相关的接触个数限制值C(例子：L3＝W1的范围→4个以上)唯一地决定在步骤7C中所算出的接触孔73的个数限制值。如图22C、22D所示，对所决定的限制个数4个与在步骤7C中所算出的接触孔74的个数进行比较，当在限制值(4个)以上时，作为发生布线形成缺陷的错误部位而被检测出来(步骤7D)。
图20是示出本发明的第7实施例的检验时的数据流的数据流图。以下说明数据流。
如图20所示，在布线识别步骤7a中，定义预先认为有布线形成缺陷的可能性的布线宽度L3，从所输入的布局数据71选择布线宽度L3以上的布线数据72输出。在接触识别步骤7b中，输入在布线识别步骤7a中所输出的布线数据72和输入布局数据71，从输入布局数据71中选择与布线数据72重叠的接触孔数据73输出。在接触个数计数步骤7c中，输入在接触识别步骤7b中所输出的接触孔数据73，计算个数并输出。在接触个数决定步骤7d中，输入预先从布线缺陷的发生率规定的出错条件表77和在布线识别步骤7a中所输出的布线宽度L 3(μm)，决定与布线宽度L3(μm)相关的接触个数限制值C(个)并输出。
在错误判定步骤7e中，输入从接触个数决定步骤7d中所输出的接触个数的限制值(例子：W1＝4个以上)和在接触个数计数步骤7c中所算出的接触孔数据73的个数并进行比较，当在4个以上时，将所选择的接触孔数据74作为错误输出。
按照以上做法可检测出输入布局上布线形成缺陷发生的部位。
现基于图23、图24、图25A、图25B、图25C、图25D、图25E说明本发明的第8实施例。
图24是示出本发明的第8实施例的检验算法的流程图，图25A、图25B、图25C、图25D、图25E是示出本发明的第8实施例的检验过程的说明图。以下，沿流程图说明检验程序。
本半导体器件的布局检验方法是检验芯片布局上的大面积布线处发生的形成缺陷的方法，包含计算恒定宽度的布线上的接触孔的总面积的工序，以及根据布线宽度决定接触孔的面积限制值的工序，当接触孔的总面积在面积限制值以上时，作为布线形成缺陷部位而被检测出来。
这时，如图25A、图25B所示，选择在布局81上预先认为有布线形成缺陷的可能性的布线宽度L4以上的布线82(步骤8A)。选择与在步骤8A中所选择的布线82重叠的接触孔83(步骤8B)。计算在步骤8B中所选择的接触孔的总面积(步骤8C)。由与图25E的表87的布线宽度L4的范围相关的接触面积限制值X(例子：W1的范围→面积1μm2以上)唯一地决定在步骤8C中所算出的接触孔的面积限制值。如图25C、25D所示，对所决定的限制面积X(μm2)与在步骤8C中所算出的接触孔84的面积进行比较，当在X(μm2)以上时，作为发生布线形成缺陷的错误部位而被检测出来(步骤8D)。
图23是示出本发明的第8实施例的检验时的数据流的数据流图。以下说明数据流。
如图23所示，在布线识别步骤8a中，选择在布局数据81上预先认为有布线形成缺陷的可能性的布线宽度L4以上的布线数据82输出。在接触识别步骤8b中，输入在布线识别步骤8a中所输出的布线数据82和输入布局数据81，从输入布局数据81中选择与布线数据82重叠的接触孔数据83输出。在接触面积计数步骤8c中，输入在接触识别步骤8b中所输出的接触孔数据83，计算接触孔数据83的总面积并输出。在接触面积决定步骤8d中，输入预先从布线缺陷的发生率规定的出错条件表87和在布线识别步骤8a中所输出的布线宽度L4(μm)，决定与布线宽度L4(μm)相关的接触孔总面积X(μm2)并输出。
在错误判定步骤8e中，输入从接触面积决定步骤8d中所输出的接触总面积的限制值(例子：W1＝1μm2以上)和在接触面积计算步骤8c中所算出的接触孔总面积并进行比较，当面积在1μm2以上时，将所选择的接触孔数据84作为错误输出。
按照以上做法可检测出输入布局上布线形成缺陷发生的部位。
现基于图26、图27、图28A、图28B、图28C、图28D、图29A、图29B、图29C、图29D、图29E、图30A、图30B、图30C、图30D、图30E、图30F说明本发明的第9实施例。
图28A、图28B、图28C、图28D是示出在本发明的第9实施例中总括检查接触孔的个数的区域的说明图。用实线示出的区域96表示要检验的芯片的整个面。用虚线示出的区域95具有预先决定的以检查区域宽度A见方表示的大小，表示沿纵向和横向均以等间隔S配置的检验区域。符号91～94表示检验区域的移动状态。图29A、图29B、图29C、图29D、图29E系将图28A、图28B、图28C、图28D的检验区域加以放大并示出与布线布局98的关系的图。
图27是示出本发明的第9实施例的检验算法的流程图。以下，沿流程图说明检验程序。
本半导体器件的布局检验方法是检验芯片布局上的大面积布线处的形成缺陷的发生的方法，包含将芯片布局的整个面分割为多个检验区域的工序，通过限制在检验区域中恒定宽度的布线上的接触孔的个数并基于该个数限制来判定布线是否良好从而检测出布线形成缺陷部位的工序，以及检验区域对芯片布局上的整个面进行扫描的工序。
这时，如图29A、图29B、图29C、图29D、图29E所示，在检验对象的输入布局98中定义总括检验区域95。检验区域有宽度A见方的大小，沿纵向和横向均以等间隔S配置(步骤9A)。以下叙述使用了检验区域的接触孔个数的限制方法。
在检验区域95内进行检验，如检验结束，则检验区域95将应检验的布局移动，再次进行另一区域的检验。检验区域95对整个面进行扫描后结束布局的整个面的检验。以下，举检验区域95移动的一例进行说明。
首先，最初针对布局的整个面的左下方选择检验区域(用图29A的符号91表示的状态)。如在区域95的检验结束，则接着沿纵向92以由预先处理的数据规模决定的间隔移动检验区域95(图29B)。依据整体的检验区域是芯片的整个面，还是1个块这样的处理的数据规模来改变检验区域95的移动量及检验区域95的1个方框的大小，从而可根据芯片的整个面检验以处理TAT优先，芯片的一部分内的检验以详细的检验优先这样的目的灵活运用。从初始位置开始，重复用符号92表示的向纵向的移动，直至移动S(检验区域的间隔)+A(检验区域的方框的1边的边长)为止。接着，如用符号93所示，对横向也同样地进行重复，直至检验区域移动S+A为止(图29C)。最后，对用符号94表示的斜向也同样地进行重复，直至检验区域移动为止(图29D)。在三个方向结束了的时刻，布局的整个面的检验即告结束(步骤9B)。
接着，选择检验区域95与布局98内的布线97重叠的区域99。如图30A、图30B所示，从步骤9C的结局的布线区域中选择预先考虑到有布线形成缺陷的可能性的布线宽度L5的布线区域88(步骤9C)。如图30C所示，选择与在步骤9C中所选择的布线重叠的接触孔89(步骤9D)。这时，要计数的接触孔在跨越检验区域95时或接到外部时(图30F中所示的符号107)不作为个数来计数。仅在完全包含在检验区域95内时(图30F中所示的符号106)作为计数对象。计算所选择的接触孔89的个数(步骤9E)。如图30D所示，将在步骤9E中所算出的接触孔89的个数和预先决定的出错条件进行比较，当在限制值以上时，作为布线形成缺陷发生的错误部位90而被检测出来(步骤9F)。接着，判定检验区域95是否对芯片的整个面进行了扫描(步骤9G)。如尚未扫描到全部，则重复步骤9B～步骤9G。如全部作了扫描，则检验结束。
图26是示出本发明的第9实施例的检验时的数据流的数据流图。以下说明数据流。
如图26所示，在检验区域选择步骤9a中，输入布局数据98，定义要检验的布局上的总括检验区域数据95，选择与布局数据98重叠的布线，作为特定区域布线数据97输出。在布线识别步骤9b中选择由从检验区域选择步骤9a中输出的特定区域布线数据97预先确定的宽度L5的布线数据88并输出。在接触识别步骤9c中输入从检验区域选择步骤9a输出的特定区域布线数据97和从布线识别步骤9b输出的布线数据88，在特定区域布线数据97中，选择与布线数据88重叠的接触孔数据89并输出。
在接触个数计数步骤9d中，输入从接触识别步骤9c中所输出的接触孔数据89，计算接触孔个数。在错误判定步骤9e中，对从接触个数计数步骤9d所输出的接触孔个数与预先确定的出错条件进行比较，当不满足条件时，将接触孔数据90作为错误输出。
按照以上做法可检测出输入布局上布线形成缺陷发生的部位。
现基于图31、图32、图33A、图33B、图33C、图33D、图33E说明本发明的第10实施例。
图32是示出本发明的第10实施例的检验算法的流程图，图33A、图33B、图33C、图33D、图33E是示出本发明的第10实施例的检验过程的说明图，以下，沿流程图说明检验程序。
本半导体器件的布局检验方法在第3实施例中，预先去除掉芯片布局上要连接的接触孔不满恒定数目的布线的基础上，限制恒定宽度的布线上的接触孔的个数。
这时，定义在有缺陷发生可能性的布线上的最低限度的接触孔个数(例子：3个)。接着，如图33A、33B所示，通过选择从输入布局101定义的接触孔个数以上的布线102，去除掉无需检验的布线，缩短CAD处理TAT(步骤10A)。如图33C所示，在步骤10A中，从所筛选的布局102中只选择具有预先决定的布线宽度L6以上的宽度的布线103(步骤10B)。如图33D所示，从所筛选的布局102中选择与所选择的布线103重叠的接触孔104(步骤10C)。如图33E所示，计算所选择的接触孔的个数(步骤10D)，将预先确定的出错条件与步骤10D中所算出的接触孔个数进行比较，输出不满足条件(3个以上的)接触孔105(步骤10E)。
图31是示出本发明的第10实施例的检验时的数据流的数据流图。以下说明数据流。
如图31所示，在布线筛选步骤10a中，输入布局数据101，输出预先从布局数据101中去除掉由接触孔的个数决定、没有布线形成缺陷发生的可能性的布线的布局数据102。在布线识别步骤10b中，定义预先考虑到有布线形成缺陷的可能性的布线宽度L6，从所输入的布局数据102中选择布线宽度L6以上的布线数据103输出。在接触识别步骤10c中，输入从布线识别步骤10b中所输出的布线数据103和布局数据102，从布局数据102中选择与布线数据103重叠的接触孔数据104输出。
在接触个数计数步骤10d中，输入从接触识别步骤10c中所输出的接触孔数据104，计算个数并输出。在错误判定步骤10e中，输入在接触个数计数步骤10d中所输出的接触孔数据104的个数，输出与布线宽度L6相关地设定的符合个数限制(例子：4个以上)的作为错误的接触孔数据105。
按照以上做法可检测出输入布局上布线形成缺陷发生的部位。
现基于图34、图35、图36A、图36B、图36C、图36D、图37A、图37B、图37C、图37D、图37E、图38A、图38B、图38C、图38D、图39A、图39B、图39C、图39D、图39E说明本发明的第11实施例。
图36A、图36B、图36C、图36D是示出在本发明的第11实施例中总括检查接触孔的个数的区域的说明图。用实线示出的区域116表示要检验的芯片的整个面。用虚线示出的区域115具有预先决定的检查区域宽度A2见方的大小，表示沿纵向和横向均以等间隔S2配置的检验区域。符号111～114表示检验区域的移动状态。图37A、图37B、图37C、图37D、图37E系将图36A、图36B、图36C、图36D的检验区域加以放大并示出与布线布局118的关系的图。
图35是示出本发明的第11实施例的检验算法的流程图。以下，沿流程图说明检验程序。
本半导体器件的布局检验方法在第9实施例中，限定于多个检验区域之中接触孔的个数在恒定数目以上的检验区域，并限制恒定宽度的布线上的接触孔的个数。
这时，如图37A、图37B、图37C、图37D、图37E所示，在检验对象的输入布局118中定义总括检验区域115。检验区域为宽度A2见方的大小，沿纵向和横向均以等间隔S2配置(步骤11A)。以下叙述使用了检验区域的接触孔的限制方法。
在检验区域115内进行检验，如检验结束，则检验区域115将应检验的布局移动，再次进行另一区域的检验。检验区域115对整个面进行扫描后结束布局的整个面的检验。以下，举检验区域115移动的一例进行说明。
首先，最初针对布局的整个面的左下方选择检验区域(图37A的符号111的状态)。如在区域115中的检验结束，则接着沿纵向112以预先决定的间隔移动检验区域115(图37B)。依据整体的检验区域是芯片的整个面，还是1个块这样的处理的数据规模来改变检验区域115的移动量及检验区域115的1个方框的大小，从而可根据芯片的整个面检验以处理TAT优先，芯片的一部分内的检验以详细的检验优先这样的目的灵活运用。从初始位置开始，重复用符号112表示的向纵向的移动，直至移动S2(检验区域的间隔)+A2(检验区域的方框的1边的边长)为止。接着，如用符号113所示，对横向也同样地进行重复，直至检验区域移动S2+A2为止(图37C)。最后，对用符号114表示的斜向也同样地进行重复，直至检验区域移动为止(图37D)。在三个方向结束了的时刻，布局的整个面的检验即告结束(步骤11B)。
在步骤11B中，对所选择的区域115按接触孔的个数进行筛选。如接触孔的个数至少在3个以上时布线形成缺陷会发生而与布线的面积或宽度无关，则由于接触孔在2个以下的区域无需检验，所以如图38A、图38B、图38C、图38D所示，通过在步骤11B中从所选择的检验区域115选择接触孔有3个以上存在的检验区域120(步骤11C)，可缩短检验处理TAT。
接着，选择所筛选的检验区域120与布局118内的布线117重叠的区域119(步骤11C)。如图39A、图39B所示，从步骤11C的结局的布线区域中选择预先决定的宽度W以上的布线区域122(步骤11D)。如图39C所示，选择与在步骤11D中所选择的布线重叠的接触孔123(步骤11E)。计算所选择的接触孔123的个数(步骤11F)。将在步骤11F中所算出的接触孔123的个数和预先决定的出错条件进行比较，当在限制值以上(图39D的符号124)时，作为布线形成缺陷发生的错误部位而被检测出来(步骤11G)。接着，判定检验区域115是否对芯片的整个面进行了扫描(步骤11H)。如尚未扫描到全部，则重复步骤11B～步骤11G。如全部作了扫描，则检验结束。
图34是示出本发明的第11实施例的检验时的数据流的数据流图。以下说明数据流。
如图34所示，在检验区域选择步骤11a中，输入布局数据118，选择总括检验区域数据115输出。在检验区域筛选步骤11b中，输入检验区域数据115和布局数据118，将检验区域数据115中接触孔在3个以上的检验区域120与布线117的重叠部分作为特定区域布线数据119输出。在布线识别步骤11c中，选择由从检验区域筛选步骤11b中输出的特定区域布线数据119预先确定的宽度W的布线数据122并输出。在接触识别步骤11d中，输入从检验区域筛选步骤11b中输出的特定区域布线数据119和从布线识别步骤11c中输出的布线数据122，在特定区域布线数据119中，选择与特定检验布线数据119重叠的接触孔数据123并输出。
在接触个数计数步骤11e中，输入从接触识别步骤11d中所输出的接触孔数据123，计算接触孔个数。在错误判定步骤11f中，对从接触个数计数步骤11e所输出的接触孔个数与预先决定的出错条件进行比较，当不满足条件时，将所选择的接触孔数据124作为错误输出。
按照以上做法可检测出输入布局上布线形成缺陷发生的部位。
现基于图40、图41、图42A、图42B、图42C、图42D、图43A、图43B、图43C、图43D说明本发明的第12实施例。
图42A、图42B、图42C、图42D是示出在本发明的第12实施例中总括检查接触孔的个数的区域的说明图。用实线示出的区域136表示要检验的芯片的整个面。用虚线示出的区域135具有预先决定的检查区域宽度A3见方的大小，表示沿纵向和横向均以等间隔S3配置的检验区域。符号131～134表示检验区域的移动状态。图43A、图43B、图43C、图43D系将图42A、图42B、图42C、图42D的检验区域加以放大并示出与布线布局138的关系的图。
图41是示出本发明的第12实施例的检验算法的流程图。以下，沿流程图说明检验程序。
本半导体器件的布局检验方法是检验芯片布局上的大面积布线处的形成缺陷的发生的方法，包含将芯片布局的整个面分割为多个检验区域的工序，通过在检验区域中用天线检验限制同一节点布线的总面积与同一节点布线上的接触孔的总面积的面积比并基于该限制来判定布线是否良好从而检测出布线形成缺陷部位的工序，以及检验区域对芯片布局上的整个面进行扫描的工序。
上述天线检验是为了预先防止在半导体制造时因等离子体刻蚀工序中所产生的电荷致使晶体管的栅遭到击穿，由栅与布线(通路、导线)之比确定阈值，并进行检验的技术。
这时，如图43A、图43B、图43C、图43D所示，在检验对象的输入布局138中定义总括检验区域135。检验区域有宽度A3见方的大小，沿纵向和横向均以等间隔S3配置(步骤13A)。以下叙述使用了检验区域135的同一节点总面积与接触孔总面积的面积比的限制方法。
在检验区域135内进行检验，如检验结束，则检验区域135将应检验的布局移动，再次进行另一区域的检验。检验区域135对整个面进行扫描后结束布局的整个面的检验。以下，举检验区域135移动的一例进行说明。
首先，最初针对布局的整个面的左下方选择检验区域(图42A的符号131的状态)。如在区域135的检验结束，则接着沿纵向132以预先决定的间隔移动检验区域135(图42B)。从初始位置开始，重复用符号132表示的向纵向的移动，直至移动S3(检验区域的间隔)+A3(检验区域的方框的1边的边长)为止。接着，如用符号133所示，对横向也同样地进行重复，直至检验区域移动S3+A3为止(图42C)。最后，对用符号134表示的斜向也同样地进行重复，直至检验区域移动为止(图42D)。在三个方向结束了的时刻，布局的整个面的检验即告结束(步骤13B)。
接着，选择检验区域135与布局138内的布线137重叠的布线139(步骤13C)。选择检验区域135与布局138内的接触孔重叠的接触孔140(步骤13D)。在天线检验中使用在步骤13C和步骤13D中所选择的布线139和接触孔140，计算同一节点的布线的总面积与同一节点布线上的接触孔的总面积的比率(步骤13E)。通常，天线检验中虽然计算了栅和与栅连接的接触的比率，但也可不用栅而用布线139求得布线和与布线连接的接触孔的比率。将在步骤13E中所算出的总面积比与预先决定的出错条件进行比较，当在限制值以上时，作为布线形成缺陷发生的错误部位而被检测出来(步骤13F)。接着，判定检验区域135是否对芯片的整个面进行了扫描(步骤13G)。如尚未扫描到全部，则重复步骤13B～步骤13G。如全部作了扫描，则检验结束。
图40是示出本发明的第12实施例的检验时的数据流的数据流图。以下说明数据流。
如图40所示，在检验区域选择步骤13a中，输入布局数据138，选择总括检验区域数据135输出。在布线识别步骤13b中，输入检验区域数据135和布局数据138，从布局数据138中选择与检验区域数据135重叠的布线数据139。在接触识别步骤13c中，输入检验区域数据135和布局数据138，从布局数据中选择与检验区域135重叠的接触孔数据140。在面积比计算步骤13d中，输入在布线识别步骤13b所选择的布线数据139和在接触识别步骤13c中所选择的接触孔数据140，不用栅而用布线数据139进行天线检验。
在错误判定步骤13e中，对从面积比计算步骤13d中输出的面积比与预先决定的出错条件进行比较，当不满足条件时，将所选择的布线数据139和接触孔数据140作为错误输出。
按照以上做法可检测出输入布局上布线形成缺陷发生的部位。
现基于图44、图45、图46A、图46B、图46C、图46D说明本发明的第13实施例。
图45是示出本发明的第13实施例的检验算法的流程图。以下，沿流程图说明检验程序。
本半导体器件的布局检验方法是检验芯片布局上的大面积布线处的形成缺陷的发生的方法，包含在芯片布局上定义局部检验区域的工序，通过在局部检验区域中用天线检验限制同一节点布线的总面积与同一节点布线上的接触孔的总面积的面积比并基于该限制来判定布线是否良好从而检测出布线形成缺陷部位的工序，以及局部检验区域用密度检验对芯片布局上的整个面进行扫描的工序。
上述密度检验是指用于半导体制造时的CMP(化学机械研磨)的平坦化及提高刻蚀精度，确定单层布局中的恒定的面积率阈值，并进行检验的技术。
这时，如图46A、图46B、图46C、图46D所示，叙述了在检验对象的输入布局142中，在用大小A4定义的局部检验区域143中进行面积比计算，在移动步骤S4(＜A4)中局部检验区域143对布局142的整个面进行扫描，限制同一节点布线和与布线连接的接触孔的总面积比的方法。
在检验区域143内进行检验，如检验结束，则局部检验区域143将应检验的布局移动，再次进行另一区域的检验。局部检验区域143对整个面进行扫描后结束布局的整个面的检验(步骤14A)。选择局部检验区域143与布局142内的布线141重叠的布线145(步骤14B)。选择局部检验区域143与布局142内的接触孔重叠的接触孔146(步骤14C)。在天线检验中使用在步骤14B和步骤14C中所选择的布线145和接触孔146，计算同一节点的布线的总面积与同一节点布线上的接触孔的总面积的比率(步骤14D)。通常，天线检验中虽然计算了栅和与栅连接的接触的比率，但也可不用栅而用布线145求得布线和与布线连接的接触孔的比率。将在步骤14D中所算出的总面积比与预先决定的出错条件进行比较，当在限制值以上时，作为布线形成缺陷发生的错误部位而被检测出来(步骤14E)。接着，判定局部检验区域143是否对布局的整个面进行了扫描(步骤14F)。如尚未扫描到全部，则重复步骤14A～步骤14E。如全部作了扫描，则检验结束。
图44是示出本发明的第13实施例的检验时的数据流的数据流图。以下说明数据流。
如图44所示，在局部检验区域选择步骤14a中，输入布局数据142，选择局部检验区域数据143输出。在布线识别步骤14b中，输入局部检验区域数据143和布局数据142，从布局数据142中选择与局部检验区域数据143重叠的布线数据145。在接触识别步骤14c中，输入局部检验区域数据143和布局数据142，从布局数据142中选择与局部检验区域数据143重叠的接触孔数据146。在面积比计算步骤14d中，输入在布线识别步骤14b中所选择的布线数据145和在接触识别步骤14c中所选择的接触孔数据146，不用栅而用布线数据145进行天线检验。
在错误判定步骤14e中，对从面积比计算步骤14d中输出的面积比与预先决定的出错条件进行比较，当不满足条件时，将所选择的布线数据145和接触孔数据146作为错误输出。
按照以上做法可检测出输入布局上布线形成缺陷发生的部位。

Claims (18)

1.一种半导体器件的布局检验方法，用于检验在芯片布局上的布线发生的缺陷，其特征在于：
从上述布线上的接触孔的布局与上述布线的布局的信息，抽出连接于上述布线的上述接触孔、并求出在上述布线中接触孔的密度，
当上述接触孔密度在预先规定为不产生小丘的限制值以上时，作为潜在的布线形成缺陷部位而被检测出来。
2.如权利要求1所述的半导体器件的布局检验方法，其特征在于：
通过削减已检测出布线形成缺陷部位的布线上的接触孔的个数，修正布线的布局。
3.如权利要求1所述的半导体器件的布局检验方法，其特征在于：
通过削减已检测出布线形成缺陷部位的布线上的接触孔的总面积，修正布线的布局。
4.一种半导体器件的布局检验方法，用于检验在芯片布局上的布线发生的缺陷的方法，其特征在于：
求出芯片布局上同一节点布线的总面积与同一节点布线上的接触孔的总面积的面积比，
当上述面积比在预先规定为不产生小丘的限制值以上时，作为潜在的布线形成缺陷部位而被检测出来。
5.一种半导体器件的布局检验方法，用于检验在芯片布局上的布线发生的缺陷，其特征在于：
当同一节点布线上的接触孔的个数在预先规定为不产生小丘的限制值以上时，作为潜在的布线形成缺陷部位而被检测出来。
6.一种半导体器件的布局检验方法，用于检验在芯片布局上的布线发生的缺陷，其特征在于：
当恒定宽度的布线上的接触孔的个数在预先规定为不产生小丘的限制值以上时，作为潜在的布线形成缺陷部位而被检测来。
7.一种半导体器件的布局检验方法，用于检验在芯片布局上的布线发生的缺陷的方法，其特征在于：
当恒定宽度的布线上的接触孔的总面积在预先规定为不产生小丘的限制值以上时，作为潜在的布线形成缺陷部位而被检测出来。
8.一种半导体器件的布局检验方法，用于检验在芯片布局上的布线发生的缺陷的方法，其特征在于：
包含计算同一节点布线的总面积和同一节点布线上的接触孔的总面积的工序，以及根据上述同一节点布线的总面积决定上述接触孔的面积限制值以不产生小丘的工序，当上述接触孔的总面积在上述面积限制值以上时，作为潜在的布线形成缺陷部位而被检测出来。
9.一种半导体器件的布局检验方法，用于检验在芯片布局上的布线发生的缺陷的方法，其特征在于：
包含计算同一节点布线的总面积和同一节点布线上的接触孔的个数的工序，以及根据上述同一节点布线的总面积决定上述接触孔的个数限制值以不产生小丘的工序，当上述接触孔的个数在上述个数限制值以上时，作为潜在的布线形成缺陷部位而被检测出来。
10.一种半导体器件的布局检验方法，用于检验在芯片布局上的布线发生的缺陷的方法，其特征在于：
包含计算恒定宽度的布线上的接触孔的个数的工序，以及决定随布线宽度而变化的上述接触孔的个数限制值以不产生小丘的工序，当上述接触孔的个数在上述个数限制值以上时，作为潜在的布线形成缺陷部位而被检测出来。
11.一种半导体器件的布局检验方法，用于检验在芯片布局上的布线发生的缺陷的方法，其特征在于：
包含计算恒定宽度的布线上的接触孔的总面积的工序，以及决定随布线宽度而变化的上述接触孔的面积限制值以不产生小丘的工序，当上述接触孔的总面积在上述面积限制值以上时，作为潜在的布线形成缺陷部位而被检测出来。
12.一种半导体器件的布局检验方法，用于检验在芯片布局上的布线发生的缺陷，其特征在于：
包含将芯片布局的整个面分割成多个检验区域的工序，当上述检验区域内恒定宽度的布线上的接触孔的个数在预先规定为不产生小丘的限制值以上时，作为潜在的布线形成缺陷部位而检测出来的工序，以及上述检验区域对芯片布局上的整个面进行扫描的工序。
13.如权利要求12所述的半导体器件的布局检验方法，其特征在于：
对于检验芯片布局的芯片整个面的全面检验和检验芯片的一部分的局部检验，检验区域的扫描间隔不同。
14.如权利要求12所述的半导体器件的布局检验方法，其特征在于：
对于检验芯片布局的芯片整个面的全面检验和检验芯片的一部分的局部检验，检验区域的大小不同。
15.如权利要求6所述的半导体器件的布局检验方法，其特征在于：
在预先去除掉在芯片布局上要连接的接触孔不足恒定的数目的布线的基础上，限制恒定宽度的布线上的接触孔的个数。
16.如权利要求12所述的半导体器件的布局检验方法，其特征在于：
限定于多个检验区域之中接触孔的个数在恒定数目以上的检验区域，限制恒定宽度的布线上的接触孔的个数。
17.一种半导体器件的布局检验方法，用于检验在芯片布局上的布线发生的缺陷，其特征在于：
包含将芯片布局的整个面分割成多个检验区域的工序，在上述检验区域内采用天线检验，求出同一节点布线的总面积与同一节点布线上的接触孔的总面积的面积比，当上述面积比在规定的限制值以上时作为布线形成缺陷部位而检测出来的工序，以及上述检验区域对芯片布局上的整个面进行扫描的工序。
18.一种半导体器件的布局检验方法，用于检验在芯片布局上的布线发生的缺陷，其特征在于：
包含在芯片布局上定义局部检验区域的工序，在上述局部检验区域内采用天线检验，求出同一节点布线的总面积与同一节点布线上的接触孔的总面积的面积比，当上述面积比在规定的限制值以上时作为布线形成缺陷部位而检测出来的工序，以及上述局部检验区域采用密度检验对芯片布局上的整个面进行扫描的工序。
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