JP2004172515A - 半導体装置のレイアウト検証方法 - Google Patents
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Abstract
【課題】配線不良発生箇所である大面積配線上のコンタクトホール高密度部をチップレベルで発見することができる。
【解決手段】チップレイアウト上の配線で発生する形成不良を検証する半導体装置のレイアウト検証方法であって、チップレイアウト上で同一ノード配線の総面積と同一ノード配線上のコンタクトホールの総面積との面積比を制限し、この制限に基づいて良否判定することにより配線形成不良箇所を検出する。このように、レイアウト設計段階で面積比制限を超える不良箇所を検出することにより、ヒロックや配線とコンタクトホールとの接続不良による大面積配線の断線、配線破壊、表面剥離などの形成不良を回避できる。
【選択図】 図３
【解決手段】チップレイアウト上の配線で発生する形成不良を検証する半導体装置のレイアウト検証方法であって、チップレイアウト上で同一ノード配線の総面積と同一ノード配線上のコンタクトホールの総面積との面積比を制限し、この制限に基づいて良否判定することにより配線形成不良箇所を検出する。このように、レイアウト設計段階で面積比制限を超える不良箇所を検出することにより、ヒロックや配線とコンタクトホールとの接続不良による大面積配線の断線、配線破壊、表面剥離などの形成不良を回避できる。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
この発明は、特に配線形成不良を対策する半導体装置のレイアウト検証方法に関する。
【０００２】
【従来の技術】
薄膜化された絶縁膜で覆われた大面積配線においてヒロックの発生を防止し、半導体製造時に発生する配線不良を防止するため、従来は下記のような対策を行ってきた。
【０００３】
特許文献１に示すように、半導体基盤上に絶縁膜を介して形成された大面積配線を有する半導体装置において配線の幅、長さをヒロックが発生しない臨界寸法以下に分割し、分割したそれぞれの配線は別の配線によって電気的に接続される。接続する配線は分割した配線と組みあわせてもヒロックが発生しないようずらして配置する。
【０００４】
【特許文献１】
特開平８−１１５９１４号公報
【０００５】
【発明が解決しようとする課題】
従来の半導体製造では大面積配線上のコンタクトホールが高密度の場合にヒロックによる配線隆起とアッシングや洗浄工程でのコンタクトホールと配線の接続部欠損により、上層のＣＶＤ膜堆積時の熱で大面積配線部での断線、配線破壊、表面剥離が発生していた。
【０００６】
したがって、この発明の目的は、配線不良発生箇所である大面積配線上のコンタクトホール高密度部をチップレベルで発見することができる半導体装置のレイアウト検証方法を提供することである。
【０００７】
【課題を解決するための手段】
上記目的を達成するためにこの発明の請求項１記載の半導体装置のレイアウト検証方法は、チップレイアウト上の配線で発生する形成不良を検証する半導体装置のレイアウト検証方法であって、前記配線上のコンタクトホールのレイアウトと前記配線のレイアウトとの関係から配線形成不良箇所を検出する。
【０００８】
このように、配線上のコンタクトホールのレイアウトと配線のレイアウトとの関係から配線形成不良箇所を検出するので、大面積配線上のコンタクトホールが高密度の場合に、ヒロックの発生を防止し、半導体製造時に発生する配線不良を防止することができる。
【０００９】
請求項２記載の半導体装置のレイアウト検証方法は、請求項１記載の半導体装置のレイアウト検証方法において、配線形成不良箇所を検出した配線のレイアウトを修正する。このように、配線形成不良箇所を検出した配線のレイアウトを修正するので、幅広配線上ヒロックによる配線の剥離不良を低減することができる。
【００１０】
請求項３記載の半導体装置のレイアウト検証方法は、チップレイアウト上の配線で発生する形成不良を検証する半導体装置のレイアウト検証方法であって、チップレイアウト上で同一ノード配線の総面積と同一ノード配線上のコンタクトホールの総面積との面積比を制限し、この制限に基づいて良否判定することにより配線形成不良箇所を検出する。
【００１１】
このように、チップレイアウト上で同一ノード配線の総面積と同一ノード配線上のコンタクトホールの総面積との面積比を制限し、この制限に基づいて良否判定することにより配線形成不良箇所を検出するので、レイアウト設計段階で面積比制限を超える不良箇所を検出することにより、ヒロックや配線とコンタクトホールとの接続不良による大面積配線の断線、配線破壊、表面剥離などの形成不良を回避できる。
【００１２】
請求項４記載の半導体装置のレイアウト検証方法は、チップレイアウト上の配線で発生する形成不良を検証する半導体装置のレイアウト検証方法であって、同一ノード配線上のコンタクトホールの個数を制限し、この個数制限に基づいて良否判定することにより配線形成不良箇所を検出する。
【００１３】
このように、同一ノード配線上のコンタクトホールの個数を制限し、この個数制限に基づいて良否判定することにより配線形成不良箇所を検出するので、レイアウト設計段階で個数制限を超える不良箇所を検出することにより、ヒロックや配線とコンタクトホールとの接続不良による大面積配線の断線、配線破壊、表面剥離などの形成不良を回避できる。
【００１４】
請求項５記載の半導体装置のレイアウト検証方法は、チップレイアウト上の配線で発生する形成不良を検証する半導体装置のレイアウト検証方法であって、一定幅の配線上のコンタクトホールの個数を制限し、この個数制限に基づいて良否判定することにより配線形成不良箇所を検出する。
【００１５】
このように、一定幅の配線上のコンタクトホールの個数を制限し、この個数制限に基づいて良否判定することにより配線形成不良箇所を検出するので、レイアウト設計段階で個数制限を超える不良箇所を検出することにより、ヒロックや配線とコンタクトホールとの接続不良による大面積配線の断線、配線破壊、表面剥離などの形成不良を回避できる。
【００１６】
請求項６記載の半導体装置のレイアウト検証方法は、チップレイアウト上の配線で発生する形成不良を検証する半導体装置のレイアウト検証方法であって、一定幅の配線上のコンタクトホールの総面積を制限し、この面積制限に基づいて良否判定することにより配線形成不良箇所を検出する。
【００１７】
このように、一定幅の配線上のコンタクトホールの総面積を制限し、この面積制限に基づいて良否判定することにより配線形成不良箇所を検出するので、レイアウト設計段階で面積制限を超える不良箇所を検出することにより、ヒロックや配線とコンタクトホールとの接続不良による大面積配線の断線、配線破壊、表面剥離などの形成不良を回避できる。
【００１８】
請求項７記載の半導体装置のレイアウト検証方法は、チップレイアウト上の配線で発生する形成不良を検証する半導体装置のレイアウト検証方法であって、同一ノード配線の総面積と同一ノード配線上のコンタクトホールの総面積を計算する工程と、前記同一ノード配線の総面積に応じて前記コンタクトホールの面積制限値を決定する工程とを含み、前記コンタクトホールの総面積が前記面積制限値以上のとき配線形成不良箇所として検出する。
【００１９】
このように、同一ノード配線の総面積と同一ノード配線上のコンタクトホールの総面積を計算する工程と、同一ノード配線の総面積に応じてコンタクトホールの面積制限値を決定する工程とを含み、コンタクトホールの総面積が面積制限値以上のとき配線形成不良箇所として検出するので、同一ノード配線の総面積に応じてコンタクトホール総面積の制限が変化することで、請求項３と同様の作用効果が得られるとともに、配線の幅／面積に応じて制限値を高精度に微調整できる。
【００２０】
請求項８記載の半導体装置のレイアウト検証方法は、チップレイアウト上の配線で発生する形成不良を検証する半導体装置のレイアウト検証方法であって、同一ノード配線の総面積と同一ノード配線上のコンタクトホールの個数を計算する工程と、前記同一ノード配線の総面積に応じて前記コンタクトホールの個数制限値を決定する工程とを含み、前記コンタクトホールの個数が前記個数制限値以上のとき配線形成不良箇所として検出する。
【００２１】
このように、同一ノード配線の総面積と同一ノード配線上のコンタクトホールの個数を計算する工程と、同一ノード配線の総面積に応じて前記コンタクトホールの個数制限値を決定する工程とを含み、コンタクトホールの個数が個数制限値以上のとき配線形成不良箇所として検出するので、同一ノード配線の総面積に応じてコンタクトホールの個数制限が変化することで、請求項４と同様の作用効果が得られるとともに、配線の幅／面積に応じて制限値を高精度に微調整できる。
【００２２】
請求項９記載の半導体装置のレイアウト検証方法は、チップレイアウト上の配線で発生する形成不良を検証する半導体装置のレイアウト検証方法であって、一定幅の配線上のコンタクトホールの個数を計算する工程と、配線幅に応じて前記コンタクトホールの個数制限値を決定する工程とを含み、前記コンタクトホールの個数が前記個数制限値以上のとき配線形成不良箇所として検出する。
【００２３】
このように、一定幅の配線上のコンタクトホールの個数を計算する工程と、配線幅に応じてコンタクトホールの個数制限値を決定する工程とを含み、コンタクトホールの個数が個数制限値以上のとき配線形成不良箇所として検出するので、配線幅に応じてコンタクトホールの個数制限が変化することで、請求項５と同様の作用効果が得られるとともに、コンタクトの面積／個数に応じて制限値を高精度に微調整できる。
【００２４】
請求項１０記載の半導体装置のレイアウト検証方法は、チップレイアウト上の配線で発生する形成不良を検証する半導体装置のレイアウト検証方法であって、一定幅の配線上のコンタクトホールの総面積を計算する工程と、配線幅に応じて前記コンタクトホールの面積制限値を決定する工程とを含み、前記コンタクトホールの総面積が前記面積制限値以上のとき配線形成不良箇所として検出する。
【００２５】
このように、一定幅の配線上のコンタクトホールの総面積を計算する工程と、配線幅に応じてコンタクトホールの面積制限値を決定する工程とを含み、コンタクトホールの総面積が面積制限値以上のとき配線形成不良箇所として検出するので、配線幅に応じてコンタクトホールの面積制限が変化することで、請求項６と同様の作用効果が得られるとともに、コンタクトの面積／個数に応じて制限値を高精度に微調整できる。
【００２６】
請求項１１記載の半導体装置のレイアウト検証方法は、チップレイアウト上の配線で形成不良の発生を検証する半導体装置のレイアウト検証方法であって、チップレイアウト全面を複数の検証領域に分割する工程と、前記検証領域で一定幅の配線上のコンタクトホールの個数を制限し、この個数制限に基づいて良否判定することにより配線形成不良箇所を検出する工程と、前記検証領域がチップレイアウト上の全面を走査する工程とを含む。
【００２７】
このように、チップレイアウト全面を複数の検証領域に分割する工程と、検証領域で一定幅の配線上のコンタクトホールの個数を制限し、この個数制限に基づいて良否判定することにより配線形成不良箇所を検出する工程と、検証領域がチップレイアウト上の全面を走査する工程とを含むので、検証領域内で請求項５と同様の検証を行い、検証領域が全面を走査することでレイアウト全面の検証が完了する。チップ全面を領域分割することでチップ全面に比べ局所的にコンタクトの密集した部分を検出し形成不良を回避できる。
【００２８】
請求項１２記載の半導体装置のレイアウト検証方法は、請求項１１記載の半導体装置のレイアウト検証方法において、チップレイアウトのチップ全面を検証する全面検証とチップの一部を検証する一部検証とで、検証領域の走査間隔が変動する。
【００２９】
このように、チップレイアウトのチップ全面を検証する全面検証とチップの一部を検証する一部検証とで、検証領域の走査間隔が変動するので、チップ全面検証は処理ＴＡＴを優先、一部検証は詳細な検証を優先というように目的に応じて走査間隔を使い分けることができる。
【００３０】
請求項１３記載の半導体装置のレイアウト検証方法は、請求項１１記載の半導体装置のレイアウト検証方法において、チップレイアウトのチップ全面を検証する全面検証とチップの一部を検証する一部検証とで、検証領域の大きさが変動する。
【００３１】
このように、チップ全面検証は処理ＴＡＴを優先、一部検証は詳細な検証を優先というように目的に応じて検証領域の大きさを使い分けることができる。
【００３２】
請求項１４記載の半導体装置のレイアウト検証方法は、請求項５記載の半導体装置のレイアウト検証方法において、チップレイアウト上で接続するコンタクトホールが一定の数に満たない配線を予め除いた上で、一定幅の配線上のコンタクトホールの個数を制限する。
【００３３】
このように、チップレイアウト上で接続するコンタクトホールが一定の数に満たない配線を予め除いた上で、一定幅の配線上のコンタクトホールの個数を制限するので、不良が発生する可能性がある配線上の最低限のコンタクトホール個数を定義してコンタクトホールの個数によって検証する必要がない配線を削除し、請求項５と同様にコンタクトホールの個数制限を実施することで、処理ＴＡＴを短縮することができる。
【００３４】
請求項１５記載の半導体装置のレイアウト検証方法は、請求項１１記載の半導体装置のレイアウト検証方法において、複数の検証領域のうちコンタクトホールの個数が一定以上となる検証領域に限定して、一定幅の配線上のコンタクトホールの個数を制限する。
【００３５】
このように、複数の検証領域のうちコンタクトホールの個数が一定以上となる検証領域に限定して、一定幅の配線上のコンタクトホールの個数を制限するので、コンタクトホールの個数によって検証する必要がない検証領域を選択しないで、請求項１１と同様にコンタクトホールの個数制限を実施することで、処理ＴＡＴを短縮することができる。
【００３６】
請求項１６記載の半導体装置のレイアウト検証方法は、チップレイアウト上の配線で形成不良の発生を検証する半導体装置のレイアウト検証方法であって、チップレイアウト全面を複数の検証領域に分割する工程と、前記検証領域でアンテナチェックを用いて同一ノード配線の総面積と同一ノード配線上のコンタクトホールの総面積との面積比を制限し、この制限に基づいて良否判定することにより配線形成不良箇所を検出する工程と、前記検証領域がチップレイアウト上の全面を走査する工程とを含む。
【００３７】
このように、チップレイアウト全面を複数の検証領域に分割する工程と、検証領域でアンテナチェックを用いて同一ノード配線の総面積と同一ノード配線上のコンタクトホールの総面積との面積比を制限し、この制限に基づいて良否判定することにより配線形成不良箇所を検出する工程と、検証領域がチップレイアウト上の全面を走査する工程とを含むので、検証領域内で請求項３と同様の検証を行い、検証領域が全面を走査することでレイアウト全面の検証が完了する。このため、ヒロックや配線とコンタクトホールとの接続不良による大面積配線の断線、配線破壊、表面剥離などの形成不良を回避できる。また、アンテナチェックは通常ゲートとゲートに接続するコンタクトの比率を計算するが、ゲートの代わりに配線を用いることでこの検証に適用できる。
【００３８】
請求項１７記載の半導体装置のレイアウト検証方法は、チップレイアウト上の配線で形成不良の発生を検証する半導体装置のレイアウト検証方法であって、チップレイアウト上に一部検証領域を定義する工程と、前記一部検証領域でアンテナチェックを用いて同一ノード配線の総面積と同一ノード配線上のコンタクトホールの総面積との面積比を制限し、この制限に基づいて良否判定することにより配線形成不良箇所を検出する工程と、前記一部検証領域がデンシティチェックを用いてチップレイアウト上の全面を走査する工程とを含む。
【００３９】
このように、チップレイアウト上に一部検証領域を定義する工程と、一部検証領域でアンテナチェックを用いて同一ノード配線の総面積と同一ノード配線上のコンタクトホールの総面積との面積比を制限し、この制限に基づいて良否判定することにより配線形成不良箇所を検出する工程と、一部検証領域がデンシティチェックを用いてチップレイアウト上の全面を走査する工程とを含むので、一部検証領域内で請求項３と同様の検証を行い、一部検証領域が全面を走査することでレイアウト全面の検証が完了する。このため、ヒロックや配線とコンタクトホールとの接続不良による大面積配線の断線、配線破壊、表面剥離などの形成不良を回避できる。また、アンテナチェックは通常ゲートとゲートに接続するコンタクトの比率を計算するが、ゲートの代わりに配線を用いることでこの検証に適用できる。
【００４０】
【発明の実施の形態】
この発明の第１の実施の形態を図１〜図４に基づいて説明する。図１はこの発明の実施の形態に適用される半導体レイアウト上の配線とコンタクトホール層を示すレイアウト図である。
【００４１】
図１において、１１はチップの最外周、１２は配線層、１３はコンタクトホール層のそれぞれレイアウトである。
【００４２】
図３はこの発明の第１の実施の形態の検証アルゴリズムを示すフローチャート、図４はこの発明の第１の実施の形態の検証プロセスを示す説明図である。以下フローチャートに沿って検証手順を説明する。
【００４３】
この半導体装置のレイアウト検証方法は、チップレイアウト上の大面積配線で発生する形成不良を検証する際、チップレイアウト上で同一ノード配線の総面積と同一ノード配線上のコンタクトホールの総面積との面積比を制限し、この制限に基づいて良否判定することにより配線形成不良箇所を検出する。
【００４４】
この場合、図４（ａ）〜（ｃ）に示すように、レイアウト上に最小配線間隔Ｗ四方サイズの領域１９を定義し、前記領域１９がレイアウトの配線１４に重なる配線１５を選択する。領域１９が最小線幅であるため選択された配線１５は必ず同一ノードとなる。重ならない場合、前記領域１９をレイアウト内で重ならないようＷ分移動し、次の領域を選択し配線層に重なるかを判定する。レイアウト全面を走査完了か、次の同一ノード配線が見つかるまで判定を繰り返す（ステップ１Ａ）。
【００４５】
選択した同一ノードの配線１５を面積計算する（ステップ１Ｂ）。コンタクトホール１７を有する配線１５とコンタクトホール１８を有する配線１６は別ノードである（図４（ｄ））。ステップ１Ａで選択した配線１５に重なるコンタクトホール１７を選択する（ステップ１Ｃ）。ステップ１Ｃで選択したコンタクトホール１７の総面積を計算する（ステップ１Ｄ）。ステップ１Ｂで計算した同一ノード配線１５面積とステップＤで計算したコンタクトホール１７の総面積から面積比を算出する（ステップ１Ｅ）。このときコンタクトホール１７と１８は別ノードの配線上なので別々に面積比を算出する。ステップ１Ｅの面積比が制限値以上となる場合、配線形成不良が発生するエラー箇所として検出する（ステップ１Ｆ）。
【００４６】
次に入力レイアウトからステップ１Ａで選択した配線を削除する（ステップ１Ｇ）。ステップ１Ｇにより一度選択した同一ノード配線は入力レイアウトから削除し、二度選択されることはなくなるため高速なＣＡＤ処理が実施できる。ステップ１Ａで選択した領域１９が入力レイアウト全面を走査したかを判定（ステップ１Ｈ）。走査してない領域１９が存在する場合ステップ１Ａに戻って繰り返す。全面走査で検証終了。
【００４７】
図２はこの発明の第１の実施の形態の検証時のデータの流れを示すデータフローである。以下データフローについて説明する。
【００４８】
図２に示すように、同一ノード配線認識ステップ１ａは最小線幅領域１９を定義し、入力したレイアウトデータ１４の配線データ１５との重なる領域が存在した場合、配線データ１５を同一ノードとして選択し出力する。コンタクト認識ステップ１ｂは選択された配線データ１５とレイアウトデータ１４を入力として配線データ１５に重なるレイアウトデータ中のコンタクトホールデータ１７を選択し出力する。面積計算ステップ１ｃは選択した同一ノード配線データ１５と選択したコンタクトホール１７を入力してそれぞれの総面積を計算する。面積比計算ステップ１ｄはステップ１ｃで計算した同一ノード配線とコンタクトホールの面積から面積比を計算して出力する。
【００４９】
エラー判定ステップ１ｅは面積比とエラー条件を比較して面積比が条件に満たない場合にエラーとして選択した配線１５とコンタクトホール１７を出力する。
レイアウトデータ更新ステップ１ｆはレイアウトデータ１４と配線データ１５を入力し、入力レイアウトデータ１４からステップ１ａで選択した配線データ１５を差し引いたレイアウトを出力し、次に検証する配線の入力レイアウトデータとする。
【００５０】
以上により入力レイアウト上で配線形成不良が発生する箇所を検出できる。
【００５１】
この発明の第２の実施の形態を図５〜図７に基づいて説明する。
【００５２】
図６はこの発明の第２の実施の形態の検証アルゴリズムを示すフローチャート、図７はこの発明の第２の実施の形態の検証プロセスを示す説明図である。以下フローチャートに沿って検証手順を説明する。
【００５３】
この半導体装置のレイアウト検証方法は、チップレイアウト上の大面積配線で発生する形成不良を検証する際、同一ノード配線上のコンタクトホールの個数を制限し、この個数制限に基づいて良否判定することにより配線形成不良箇所を検出する。
【００５４】
この場合、図７（ａ）〜（ｃ）に示すように、レイアウト上に最小配線間隔Ｗ２四方サイズの領域２６を定義し、前記領域２６がレイアウトの配線２１に重なる配線２２を選択する。領域２６が最小線幅であるため選択された配線２２は同一ノードとなる。重ならない場合、前記領域２６をレイアウト内で重ならないようにＷ２分移動し、次の領域を選択し配線層に重なるかを判定する。レイアウト全面を走査完了か、次の同一ノード配線が見つかるまで判定を繰り返す（ステップ２Ａ）。選択した同一ノード配線２２の面積を計算する（ステップ２Ｂ）。計算した同一ノード配線２２に重なるコンタクトホール２４を選択する（ステップ２Ｃ）。このとき、コンタクトホール２４を有する配線２２とコンタクトホール２５を有する配線２３は別ノードである（図７（ｄ））。ステップ２Ｃで選択したコンタクトホール２４の個数を計算する（ステップ２Ｄ）。ステップ２Ｄで計算したコンタクトホール２４の個数が同一ノード配線２２の面積によって予め定められた制限値以上となる場合、配線形成不良が発生するエラー箇所として検出する（ステップ２Ｅ）。
【００５５】
次に入力レイアウトからステップ２Ａで選択した配線を削除する（ステップ２Ｆ）。ステップ２Ｆにより一度選択した同一ノード配線は入力レイアウトから削除し、二度選択されることはなくなるため高速なＣＡＤ処理が実施できる。ステップ２Ａで選択した領域２６が入力レイアウト全面を走査したかを判定（ステップ２Ｇ）。走査してない領域２６が存在する場合、ステップ２Ａに戻って繰り返す。全面走査で検証終了。
【００５６】
図５はこの発明の第２の実施の形態の検証時のデータの流れを示すデータフローである。以下データフローについて説明する。
【００５７】
図５に示すように、同一ノード配線認識ステップ２ａは最小線幅領域２６を選択し、入力したレイアウトデータ２１の配線データ２２との重なる領域が存在した場合、配線データ２２を同一ノードとして選択し出力する。面積計算ステップ２ｂは選択された配線データ２２を入力し、面積を計算して計算値を出力する。
コンタクト認識ステップ２ｃは入力レイアウトデータとステップ２ａで出力した配線データ２２を入力として配線データ２２に重なる入力レイアウトデータ２１中のコンタクトホール２４を選択し出力する。コンタクト個数カウントステップ２ｄではステップ２ｃで出力されたコンタクトホール２４の個数を計算し出力する。
【００５８】
エラー判定ステップ２ｅではステップ２ｂで出力された同一ノード配線２２の面積とステップ２ｄで出力されたコンタクトホール２４の個数を入力し、面積に対するコンタクトホール個数が条件を満たしてなければエラーとして選択した配線２２とコンタクトホール２４を出力する。レイアウトデータ更新ステップ２ｆはレイアウトデータ２１と配線データ２２を入力し、入力レイアウトデータの配線層から選択配線データ２２を差し引いたレイアウトを出力し、次に検証する配線の入力レイアウトデータとする。
【００５９】
以上により入力レイアウト上で配線形成不良が発生する箇所を検出できる。
【００６０】
この発明の第３の実施の形態を図８〜図１０に基づいて説明する。
【００６１】
図９はこの発明の第３の実施の形態の検証アルゴリズムを示すフローチャート、図１０はこの発明の第３の実施の形態の検証プロセスを示す説明図である。以下フローチャートに沿って検証手順を説明する。
【００６２】
この半導体装置のレイアウト検証方法は、チップレイアウト上の大面積配線で発生する形成不良を検証する際、一定幅の配線上のコンタクトホールの個数を制限し、この個数制限に基づいて良否判定することにより配線形成不良箇所を検出する。
【００６３】
この場合、図１０（ａ），（ｂ）に示すように、レイアウト３１上で予め配線形成不良の可能性があると考えられる配線幅Ｌ以上の配線３２を選択する（ステップ３Ａ）。ステップ３Ａで選択した配線３２に重なるコンタクトホール３３を選択する（ステップ３Ｂ）。図１０（ｃ），（ｄ）に示すように、ステップ３Ｂで選択したコンタクトホールの個数を計算する（ステップ３Ｃ）。配線幅Ｌに依存して設定した個数制限（例：４個以上）によりエラーレイアウト３４を検出する（ステップ３Ｄ）。
【００６４】
図８はこの発明の第３の実施の形態の検証時のデータの流れを示すデータフローである。以下データフローについて説明する。
【００６５】
図８に示すように、配線認識ステップ３ａは予め配線形成不良の可能性があると考えられる配線幅Ｌを定義し、入力したレイアウトデータ３１から配線幅Ｌ以上の配線３２を選択し出力する。コンタクト認識ステップ３ｂはステップ３ａで出力された配線データ３２と入力レイアウトデータ３１を入力し、入力レイアウトデータ３１から配線データ３２に重なるコンタクトデータ３３を選択し出力する。コンタクト個数カウントステップ３ｃはステップ３ｂで出力されたコンタクトデータ３３を入力としてコンタクトホールの個数を計算し出力する。
【００６６】
エラー判定ステップ３ｄではステップ３ｃで出力されたコンタクトホール３３の個数を入力し配線幅Ｌに依存して設定した個数制限（例：４個以上）に該当するエラーデータ３４を出力する。
【００６７】
以上により入力レイアウト上で配線形成不良が発生する箇所を検出できる。
【００６８】
この発明の第４の実施の形態を図１１〜図１３に基づいて説明する。
【００６９】
図１２はこの発明の第４の実施の形態の検証アルゴリズムを示すフローチャート、図１３はこの発明の第４の実施の形態の検証プロセスを示す説明図である。
以下フローチャートに沿って検証手順を説明する。
【００７０】
この半導体装置のレイアウト検証方法は、チップレイアウト上の大面積配線で発生する形成不良を検証する際、一定幅の配線上のコンタクトホールの総面積を制限し、この面積制限に基づいて良否判定することにより配線形成不良箇所を検出する。
【００７１】
この場合、図１３（ａ），（ｂ）に示すように、レイアウト４１上で予め配線形成不良の可能性があると考えられる配線幅Ｌ２以上の配線４２を選択する（ステップ４Ａ）。ステップ４Ａで選択した配線４２に重なるコンタクトホール４３を選択する（ステップ４Ｂ）。図１３（ｃ），（ｄ）に示すように、ステップ４Ｂで選択したコンタクトホールの面積を計算する（ステップ４Ｃ）。配線幅Ｌ２に依存して設定した面積制限によりエラーレイアウト４４を検出する（ステップ４Ｄ）。
【００７２】
図１１はこの発明の第４の実施の形態の検証時のデータの流れを示すデータフローである。以下データフローについて説明する。
【００７３】
図１１に示すように、配線認識ステップ４ａは予め配線形成不良の可能性があると考えられる配線幅Ｌ２を定義し、入力したレイアウトデータ４１から配線幅Ｌ２以上の配線データ４２を選択し出力する。コンタクト認識ステップ４ｂはステップ４ａで出力された配線データ４２と入力レイアウトデータ４１を入力し、入力レイアウトデータ４１から配線データ４２に重なるコンタクトデータ４３を選択し出力する。コンタクト面積計算ステップ４ｃはステップ４ｂで出力されたコンタクトデータ４３を入力としてコンタクトホールの総面積を計算し出力する。
【００７４】
エラー判定ステップ４ｄではステップ４ｃで出力されたコンタクトホール４３の総面積を入力し配線幅Ｌ２に依存して設定した面積制限に該当するエラーデータ４４を出力する。
【００７５】
以上により入力レイアウト上で配線形成不良が発生する箇所を検出できる。
【００７６】
この発明の第５の実施の形態を図１４〜図１６に基づいて説明する。
【００７７】
図１５はこの発明の第５の実施の形態の検証アルゴリズムを示すフローチャート、図１６はこの発明の第５の実施の形態の検証プロセスを示す説明図である。以下フローチャートに沿って検証手順を説明する。
【００７８】
この半導体装置のレイアウト検証方法は、チップレイアウト上の大面積配線で発生する形成不良を検証する際、同一ノード配線の総面積と同一ノード配線上のコンタクトホールの総面積を計算する工程と、同一ノード配線の総面積に応じて前記コンタクトホールの面積制限値を決定する工程とを含み、コンタクトホールの総面積が面積制限値以上のとき配線形成不良箇所として検出する。
【００７９】
この場合、図１６（ａ）〜（ｃ）に示すように、レイアウト上に最小線幅Ｗ３四方サイズの領域５６を定義し、前記領域５６がレイアウトの配線５１に重なる配線５２を選択する。領域５６が最小線幅であるため選択された配線５２は必ず同一ノードとなる。重ならない場合、前記領域５６をレイアウト内で重ならないようＷ３分移動し、次の領域を選択し配線層に重なるかを判定する。レイアウト全面を走査完了か、次の同一ノード配線が見つかるまで判定を繰り返す（ステップ５Ａ）。選択した同一ノードの配線５２を面積計算する（ステップ５Ｂ）。コンタクトホールホール５４を有する配線５２とコンタクトホール５５を有する配線５３は別ノードである（図１６（ｄ））。ステップ５Ａで選択した配線５２に重なるコンタクトホール５４を選択する（ステップ５Ｃ）。ステップ５Ｃで選択したコンタクトホール５４の総面積を計算する（ステップ５Ｄ）。ステップ５Ｂで計算した同一ノード配線５２から配線面積Ｂ（μｍ２）の範囲に応じたコンタクト面積制限値Ｘ（μｍ２）を図１６（ｅ）の表５７から一意に決定する。決定した制限面積Ｘ（μｍ２）とステップ５Ｄで計算したコンタクトホール５４の総面積を比較し制限値Ｘ（μｍ２）以上となる場合、配線形成不良が発生するエラー箇所として検出する（ステップ５Ｅ）。
【００８０】
次に入力レイアウトからステップ５Ａで選択した配線を削除する（ステップ５Ｆ）。ステップ５Ｆにより一度選択した同一ノード配線は入力レイアウトから削除し、二度選択されることはなくなるため高速なＣＡＤ処理が実施できる。ステップ５Ａで選択した領域５６が入力レイアウト全面を走査したかを判定（ステップ５Ｇ）。走査してない領域５６が存在する場合、ステップ５Ａに戻って繰り返す。全面走査で検証終了。
【００８１】
図１４はこの発明の第５の実施の形態の検証時のデータの流れを示すデータフローである。以下データフローについて説明する。
【００８２】
図１４に示すように、同一ノード配線認識ステップ５ａは最小線幅領域５６を定義し、入力したレイアウトデータ５１の配線データとの重なる領域が存在した場合、配線データ５２を同一ノードとして選択し出力する。配線面積計算ステップ５ｂはステップ５ａで認識した配線データ５２を入力し、面積を計算して結果を出力する。コンタクト認識ステップ５ｃは選択された配線データ５２とレイアウトデータ５１を入力として配線データ５２に重なるレイアウトデータ内のコンタクトホール５４を選択し出力する。コンタクト面積計算ステップ５ｄは選択したコンタクトホール５４を入力して総面積を計算する。コンタクト面積決定ステップ５ｅは予め配線不良の発生率から規定されたエラー条件表５７の配線面積Ｂ（μｍ２）に依存したコンタクト面積制限値Ｘ（μｍ２）とステップ５ｂで出力された配線面積Ｂ（μｍ２）を入力しコンタクト面積の面積制限値Ｘ（μｍ２）を一意に決定する。
【００８３】
エラー判定ステップ５ｆはステップ５ｅから出力されたコンタクト面積の制限値Ｘ（μｍ２）とステップ５ｄで計算されたコンタクト面積とを入力して、面積がＸ（μｍ２）以上の場合にエラーとして選択した配線５２とコンタクトホール５４を出力する。レイアウトデータ更新ステップ５ｇはレイアウトデータ５１と配線データ５２を入力し、入力レイアウトデータの配線層から選択配線データ５２を差し引いたレイアウトを出力し、次に検証する配線の入力レイアウトデータとする。
【００８４】
以上により入力レイアウト上で配線形成不良が発生する箇所を検出できる。
【００８５】
この発明の第６の実施の形態を図１７〜図１９に基づいて説明する。
【００８６】
図１８はこの発明の第６の実施の形態の検証アルゴリズムを示すフローチャート、図１９はこの発明の第６の実施の形態の検証プロセスを示す説明図である。
以下フローチャートに沿って検証手順を説明する。
【００８７】
この半導体装置のレイアウト検証方法は、チップレイアウト上の大面積配線で発生する形成不良を検証する際、同一ノード配線の総面積と同一ノード配線上のコンタクトホールの個数を計算する工程と、同一ノード配線の総面積に応じてコンタクトホールの個数制限値を決定する工程とを含み、コンタクトホールの個数が個数制限値以上のとき配線形成不良箇所として検出する。
【００８８】
この場合、図１９（ａ）〜（ｃ）に示すように、レイアウト上に最小線幅Ｗ４四方サイズの領域６６を定義し、前記領域６６がレイアウトの配線６１に重なる配線６２を選択する。領域６６が最小線幅であるため選択された配線６２は必ず同一ノードとなる。重ならない場合、前記領域６６をレイアウト内で重ならないようＷ４分移動し、次の領域を選択し配線層に重なるかを判定する。レイアウト全面を走査完了か、次の同一ノード配線が見つかるまで判定を繰り返す（ステップ６Ａ）。選択した同一ノードの配線６２を面積計算する（ステップ６Ｂ）。コンタクトホール６４を有する配線６２とコンタクトホール６５を有する配線６３は別ノードである（図１９（ｄ））。ステップ６Ａで選択した配線６２に重なるコンタクトホール６４を選択する（ステップ６Ｃ）。ステップ６Ｃで選択したコンタクトホール６４の個数を計算する（ステップ６Ｄ）。ステップ６Ｂで計算した同一ノード配線６２から配線面積Ｂ（μｍ２）に応じたコンタクト個数制限値Ｃ（個）を図１９（ｅ）の表６７から一意に決定する。決定した制限個数Ｃ（個）とステップ６Ｄで計算したコンタクトホール６４の個数を比較しＣ個以上となる場合、配線形成不良が発生するエラー箇所として検出する（ステップ６Ｅ）。
【００８９】
次に入力レイアウトからステップ６Ａで選択した配線を削除する（ステップ６Ｆ）。ステップ６Ｆにより一度選択した同一ノード配線は入力レイアウトから削除し、二度選択されることはなくなるため高速なＣＡＤ処理が実施できる。ステップ６Ａで選択した領域６６が入力レイアウト全面を走査したかを判定（ステップ６Ｇ）。走査してない領域６６が存在する場合、ステップ６Ａに戻って繰り返す。全面走査で検証終了。
【００９０】
図１７はこの発明の第６の実施の形態の検証時のデータの流れを示すデータフローである。以下データフローについて説明する。
【００９１】
図１７に示すように、同一ノード配線認識ステップ６ａは最小線幅領域６６を定義し、入力したレイアウトデータ６１の配線データとの重なる領域が存在した場合、配線データ６２を同一ノードとして選択し出力する。配線面積計算ステップ６ｂはステップ６ａで認識した同一ノード配線データ６２を入力し、面積を計算して結果を出力する。コンタクト認識ステップ６ｃは選択された配線データ６２とレイアウトデータ６１を入力として配線データ６２に重なるレイアウトデータ内のコンタクトホール６４を選択し出力する。コンタクト個数カウントステップ６ｄはステップ６ｃで選択したコンタクトホールデータ６４を入力して個数を計算する。コンタクト個数決定ステップ６ｅは予め配線不良の発生率から規定されたエラー条件表６７とステップ６ｂで出力された配線面積Ｂ（μｍ２）を入力し、配線面積Ｂ（μｍ２）に依存したコンタクト個数制限値Ｃ（個）を決定して出力する。
【００９２】
エラー判定ステップ６ｆはステップ６ｅから出力されたコンタクト個数の制限値Ｃ（個）とステップ６ｄで計算されたコンタクト個数とを入力して個数がＣ個以上の場合にエラーとして選択した配線６２とコンタクトホール６４を出力する。レイアウトデータ更新ステップ６ｇはレイアウトデータ６１と配線データ６２を入力し、入力レイアウトデータ６１の配線層から選択配線データ６２を差し引いたレイアウトを出力し、検証すべき次の配線の入力レイアウトデータとする。
【００９３】
以上により入力レイアウト上で配線形成不良が発生する箇所を検出できる。
【００９４】
この発明の第７の実施の形態を図２０〜図２２に基づいて説明する。
【００９５】
図２１はこの発明の第７の実施の形態の検証アルゴリズムを示すフローチャート、図２２はこの発明の第７の実施の形態の検証プロセスを示す説明図である。
以下フローチャートに沿って検証手順を説明する。
【００９６】
この半導体装置のレイアウト検証方法は、チップレイアウト上の大面積配線で発生する形成不良を検証する際、一定幅の配線上のコンタクトホールの個数を計算する工程と、配線幅に応じてコンタクトホールの個数制限値を決定する工程とを含み、コンタクトホールの個数が個数制限値以上のとき配線形成不良箇所として検出する。
【００９７】
この場合、図２２（ａ），（ｂ）に示すように、レイアウト７１上で予め配線形成不良の可能性があると考えられる配線幅Ｌ３以上の配線７２を選択する（ステップ７Ａ）。ステップ７Ａで選択した配線７２に重なるコンタクトホール７３を選択する（ステップ７Ｂ）。ステップ７Ｂで選択したコンタクトホールの個数を計算する（ステップ７Ｃ）。ステップ７Ｃで計算したコンタクトホール７３の個数制限値を図２２（ｅ）の表７７の配線幅Ｌ３の範囲に依存したコンタクト個数制限値Ｃ（例：Ｌ３＝Ｗ１の範囲→４個以上）により一意に決定する。図２２（ｃ），（ｄ）に示すように、決定した制限個数４個とステップ７Ｃで計算したコンタクトホール７４の個数を比較し制限値（４個）以上となる場合、配線形成不良が発生するエラー箇所として検出する（ステップ７Ｄ）。
【００９８】
図２０はこの発明の第７の実施の形態の検証時のデータの流れを示すデータフローである。以下データフローについて説明する。
【００９９】
図２０に示すように、配線認識ステップ７ａは予め配線形成不良の可能性があると考えられる配線幅Ｌ３を定義し、入力したレイアウトデータ７１から配線幅Ｌ３以上の配線７２を選択し出力する。コンタクト認識ステップ７ｂはステップ７ａで出力された配線データ７２と入力レイアウトデータ７１を入力し、入力レイアウトデータ７１から配線データ７２に重なるコンタクトデータ７３を選択し出力する。コンタクト個数カウントステップ７ｃはステップ７ｂで出力されたコンタクトデータ７３を入力として個数を計算し出力する。コンタクト個数決定ステップ７ｄは予め配線不良の発生率から規定されたエラー条件表７７とステップ７ａで出力された配線幅Ｌ３（μｍ）を入力し、配線幅Ｌ３（μｍ）に依存したコンタクト個数制限値Ｃ（個）を決定して出力する。
【０１００】
エラー判定ステップ７ｅはステップ７ｄから出力されたコンタクト個数の制限値（例：Ｗ１＝４個以上）とステップ７ｃで計算されたコンタクトホール個数７３とを入力して比較し、４個以上となる場合にエラーとして選択したコンタクトホール７４を出力する。
【０１０１】
以上により入力レイアウト上で配線形成不良が発生する箇所を検出できる。
【０１０２】
この発明の第８の実施の形態を図２３〜図２５に基づいて説明する。
【０１０３】
図２４はこの発明の第８の実施の形態の検証アルゴリズムを示すフローチャート、図２５はこの発明の第８の実施の形態の検証プロセスを示す説明図である。
以下フローチャートに沿って検証手順を説明する。
【０１０４】
この半導体装置のレイアウト検証方法は、チップレイアウト上の大面積配線で発生する形成不良を検証するであって、一定幅の配線上のコンタクトホールの総面積を計算する工程と、配線幅に応じてコンタクトホールの面積制限値を決定する工程とを含み、コンタクトホールの総面積が面積制限値以上のとき配線形成不良箇所として検出する。
【０１０５】
この場合、図２５（ａ），（ｂ）に示すように、レイアウト８１上で予め配線形成不良の可能性があると考えられる配線幅Ｌ４以上の配線８２を選択する（ステップ８Ａ）。ステップ８Ａで選択した配線８２に重なるコンタクトホール８３を選択する（ステップ８Ｂ）。ステップ８Ｂで選択したコンタクトホールの総面積を計算する（ステップ８Ｃ）。ステップ８Ｃで計算したコンタクトホールの面積制限値を図２５（ｅ）の表８７の配線幅Ｌ４の範囲に依存したコンタクト面積制限値Ｘ（例：Ｗ１の範囲→面積１μｍ２以上）により一意に決定する。図２５（ｃ），（ｄ）に示すように、決定した制限面積Ｘ（μｍ２）とステップ８Ｃで計算したコンタクトホール８４の面積を比較しＸ（μｍ２）以上となる場合、配線形成不良が発生するエラー箇所として検出する（ステップ８Ｄ）。
【０１０６】
図２３はこの発明の第８の実施の形態の検証時のデータの流れを示すデータフローである。以下データフローについて説明する。
【０１０７】
図２３に示すように、配線認識ステップ８ａは、レイアウト８１上で予め配線形成不良の可能性があると考えられる配線幅Ｌ４以上の配線８２を選択し出力する。コンタクト認識ステップ８ｂはステップ８ａで出力された配線データ８２と入力レイアウトデータ８１を入力し、入力レイアウトデータ８１から配線データ８２に重なるコンタクトデータ８３を選択し出力する。コンタクト面積計算ステップ８ｃはステップ８ｂで出力されたコンタクトデータ８３を入力としてコンタクトホール８３の総面積を計算し出力する。コンタクト面積決定ステップ８ｄは予め配線不良の発生率から規定されたエラー条件表８７とステップ８ａで出力された配線幅Ｌ４（μｍ）を入力し、配線幅Ｌ４（μｍ）に依存したコンタクトホール総面積Ｘ（μｍ２）を一意に決定して出力する。
【０１０８】
エラー判定ステップ８ｅはステップ８ｄから出力されたコンタクト総面積の制限値（例：Ｗ１＝１μｍ２以上）とステップ８ｃで計算されたコンタクトホール総面積とを入力して比較し、面積が１μｍ２以上の場合にエラーとして選択したコンタクトホール８４を出力する。
【０１０９】
以上により入力レイアウト上で配線形成不良が発生する箇所を検出できる。
【０１１０】
この発明の第９の実施の形態を図２６〜図３０に基づいて説明する。
【０１１１】
図２８はこの発明の第９の実施の形態において一括してコンタクトホールの個数を検査する領域を示す説明図である。実線で示す領域９６が検証するチップ全面、点線で示す領域９５は予め決めた検査領域幅Ａ四方と縦方向、横方向に等間隔Ｓで配置した検査間隔を表す。９１〜９４は検証領域の移動状態を示す。図２９は図２８の検査間隔を拡大して配線レイアウト９８との関係を示したものである。
【０１１２】
図２７はこの発明の第９の実施の形態の検証アルゴリズムを示すフローチャートである。以下フローチャートに沿って検証手順を説明する。
【０１１３】
この半導体装置のレイアウト検証方法は、チップレイアウト上の大面積配線で形成不良の発生を検証する際、チップレイアウト全面を複数の検証領域に分割する工程と、検証領域で一定幅の配線上のコンタクトホールの個数を制限し、この個数制限に基づいて良否判定することにより配線形成不良箇所を検出する工程と、検証領域がチップレイアウト上の全面を走査する工程とを含む。
【０１１４】
この場合、図２９に示すように、検証対象の入力レイアウト９８において一括検証領域９５を定義する。検証領域は幅Ａ四方を縦方向、横方向に等間隔Ｓで配置する（ステップ９Ａ）。以下検証領域を使ったコンタクトホール個数の制限方法について述べる。
【０１１５】
前記検証領域９５で検証を行い、完了すると検証領域９５は検証すべきレイアウト内を移動し再度別領域の検証を行う。検証領域９５が全面を走査してレイアウト全面の検証が完了となる。以下、検証領域９５が移動する一例を挙げて説明する。
【０１１６】
まず初めにレイアウト全面の左下に合わせて検証領域を選択する（図２９（ａ））。前記領域９５での検証が完了すると、次に縦方向９２に予め処理するデータ規模によって決めた間隔で検証領域９５を移動する（図２９（ｂ））。全体の検証領域がチップ全面であるか、１ブロックであるかといった処理するデータ規模によって前記検証領域９５の移動量や前記検証領域９５の１つの枠の大きさを変化させることでチップ全面検証は処理ＴＡＴ優先、チップの一部での検証は詳細な検証を優先というように目的に応じて使い分けることができる。９２で示した縦方向への移動を初めの位置からＳ（検証領域の間隔）＋Ａ（検証領域の枠の１辺の長さ）移動するまで繰り返す。次に９３で示すように横方向にも同様に検証領域がＳ＋Ａ移動するまで繰り返す（図２９（ｃ））。最後に９４で示した斜め方向にも同様に検証領域が移動するまで繰り返す（図２９（ｄ））。三方向完了した時点でレイアウト全面の検証が完了となる（ステップ９Ｂ）。
【０１１７】
次に前記検証領域９５とレイアウト９８内の配線９７の重なる領域９９を選択する。図３０（ａ），（ｂ）に示すように、ステップ９Ｃの結果の配線領域の中から予め配線形成不良の可能性があると考えられる配線幅Ｌ５の配線領域８８を選択する（ステップ９Ｃ）。図３０（ｃ）に示すように、ステップ９Ｃで選択した配線に重なるコンタクトホール８９を選択する（ステップ９Ｄ）。このときカウントするコンタクトホールが前記検証領域９５を跨ぐ場合や外に接する場合（図３０（ｆ）に示す符号１０７）は個数としてカウントしない。前記検証領域９５に全て含まれる場合（図３０（ｆ）に示す符号１０６）のみカウント対象とする。選択したコンタクトホール８９の個数を計算する（ステップ９Ｅ）。図３０（ｄ）に示すように、ステップ９Ｅで計算したコンタクトホール８９の個数と予め決められたエラー条件とを比較して制限値以上となる場合、配線形成不良が発生するエラー箇所９０として検出する（ステップ９Ｆ）。次に前記検証領域９５がチップ全面を走査したかを判定する（ステップ９Ｇ）。全てを走査してなければステップ９Ｂ〜ステップ９Ｇを繰り返す。全て走査していれば検証完了となる。
【０１１８】
図２６はこの発明の第９の実施の形態の検証時のデータの流れを示すデータフローである。以下データフローについて説明する。
【０１１９】
図２６に示すように、検証領域選択ステップ９ａはレイアウトデータ９８を入力し、検証するレイアウト上の一括検証領域９５を定義してレイアウトデータ９８との重なる配線を選択し特定領域配線データとして出力する。配線認識ステップ９ｂはステップ９ａから出力する特定領域配線データ９７から予め定められた幅Ｌ５の配線８８を選択し、出力する。コンタクト認識ステップ９ｃはステップ９ａから出力される特定領域配線９７とステップ９ｂから出力される配線データ８８を入力し、特定領域配線データ９７の中で、配線データ８８に重なるコンタクトホール８９を選択し、出力する。
【０１２０】
コンタクトカウントステップ９ｄはステップ９ｃから出力したコンタクトホール８９を入力し、コンタクトホール数を計算する。エラー判定ステップ９ｅはステップ９ｄから出力されるコンタクトホール個数と予め決められたエラー条件とを比較し、条件に満たない場合にエラーとして選択したコンタクトホール９０を出力する。
【０１２１】
以上により入力レイアウト上で配線形成不良が発生する箇所を検出できる。
【０１２２】
この発明の第１０の実施の形態を図３１〜図３３に基づいて説明する。
【０１２３】
図３２はこの発明の第１０の実施の形態の検証アルゴリズムを示すフローチャート、図３３はこの発明の第１０の実施の形態の検証プロセスを示す説明図である。以下フローチャートに沿って検証手順を説明する。
【０１２４】
この半導体装置のレイアウト検証方法は、第３の実施の形態において、チップレイアウト上で接続するコンタクトホールが一定の数に満たない配線を予め除いた上で、一定幅の配線上のコンタクトホールの個数を制限する。
【０１２５】
この場合、不良が発生する可能性がある配線上の最低限のコンタクトホール個数（例：３個）を定義する。次に図３３（ａ），（ｂ）に示すように、入力レイアウト１０１から定義したコンタクトホール個数以上の配線１０２を選択することで検証する必要のない配線を削除しＣＡＤ処理ＴＡＴを短縮する（ステップ１０Ａ）。図３３（ｃ）に示すようにステップ１０Ａでフィルタリングしたレイアウト１０２から予め決めた配線幅Ｌ６以上の幅をもつ配線１０３のみ選択する（ステップ１０Ｂ）。図３３（ｄ）に示すようにフィルタリングしたレイアウト１０２から選択した配線１０３に重なるコンタクトホール１０４を選択する（ステップ１０Ｃ）。図３３（ｅ）に示すように選択したコンタクトホールの個数を計算（ステップ１０Ｄ）し、予め定められたエラー条件とステップ１０Ｄで計算したコンタクトホール個数を比較して、条件に満たない（３個以上の）コンタクトホール１０５を出力する。
【０１２６】
図３１はこの発明の第１０の実施の形態の検証時のデータの流れを示すデータフローである。以下データフローについて説明する。
【０１２７】
図３１に示すように、配線フィルタリングステップ１０ａはレイアウトデータを入力し、コンタクトホールの個数によって配線形成不良発生の可能性がない配線を予めレイアウトデータ１０１から削除したデータ１０２を出力する。配線認識ステップ１０ｂは予め配線形成不良の可能性があると考えられる配線幅Ｌ６を定義し、入力したレイアウトデータ１０２から配線幅Ｌ６以上の配線１０３を選択し出力する。コンタクト認識ステップ１０ｃはステップ１０ｂから出力された配線データ１０３とレイアウトデータ１０２を入力し、レイアウトデータ１０２から配線データ１０３に重なるコンタクトデータ１０４を選択し出力する。
【０１２８】
コンタクト個数カウントステップ１０ｄはステップ１０ｃで出力されたコンタクトホールデータ１０４を入力して個数を計算し出力する。エラー判定ステップ１０ｅではステップ１０ｄで出力されたコンタクトホール１０４の個数を入力し配線幅Ｌ６に依存して設定した個数制限（例：４個以上）に該当するエラーデータ１０５を出力する。
【０１２９】
以上により入力レイアウト上で配線形成不良が発生する箇所を検出できる。
【０１３０】
この発明の第１１の実施の形態を図３４〜図３９に基づいて説明する。
【０１３１】
図３６はこの発明の第１１の実施の形態において一括してコンタクトホールの個数を検査する領域を示す説明図である。実線で示す領域１１６が検証するチップ全面、点線で示す領域１１５は予め決めた検査領域幅Ａ２四方と縦方向、横方向に等間隔Ｓ２で配置した検査間隔を表す。１１１〜１１４は検証領域の移動状態を示す。図３７は図３６の検査間隔を拡大して配線レイアウト１１８との関係を示したものである。
【０１３２】
図３５はこの発明の第１１の実施の形態の検証アルゴリズムを示すフローチャートである。以下フローチャートに沿って検証手順を説明する。
【０１３３】
この半導体装置のレイアウト検証方法は、第９の実施の形態において、複数の検証領域のうちコンタクトホールの個数が一定以上となる検証領域に限定して、一定幅の配線上のコンタクトホールの個数を制限する。
【０１３４】
この場合、図３７に示すように、検証対象の入力レイアウト１１８において一括検証領域１１５を定義する。検証領域は幅Ａ２四方を縦方向、横方向に等間隔Ｓ２で配置する（ステップ１１Ａ）。以下検証領域を使ったコンタクトホールの制限方法について述べる。
【０１３５】
前記検証領域１１５で検証を行い、完了すると検証領域１１５は検証すべきレイアウト内を移動し再度別領域の検証を行う。検証領域１１５が全面を走査してレイアウト全面の検証が完了となる。以下、検証領域１１５が移動する一例を挙げて説明する。
【０１３６】
まず初めにレイアウト全面の左下に合わせて検証領域を選択する（図３７（ａ））。前記領域１１５での検証が完了すると、次に縦方向１１２に予め決めた間隔で検証領域１１５を移動する（図３７（ｂ））。全体の検証領域がチップ全面であるか、１ブロックであるかといった処理するデータ規模によって前記検証領域１１５の移動量や前記検証領域１１５の１つの枠の大きさを変化させることでチップ全面検証は処理ＴＡＴ優先、チップの一部での検証は詳細な検証を優先というように目的に応じて使い分けることができる。１１２で示した縦方向への移動を初めの位置からＳ２（検証領域の間隔）＋Ａ２（検証領域の枠の１辺の長さ）移動するまで繰り返す。次に１１３で示すように横方向にも同様に検証領域がＳ２＋Ａ２移動するまで繰り返す（図３７（ｃ））。最後に１１４で示した斜め方向にも同様に検証領域が移動するまで繰り返す（図３７（ｄ））。三方向完了した時点でレイアウト全面の検証が完了とする（ステップ１１Ｂ）。
【０１３７】
ステップ１１Ｂで選択した領域１１５をコンタクトホールの個数でフィルタリングする。配線の面積や幅に依存せずコンタクトホールの個数が少なくても３個以上のとき配線形成不良が発生するのであれば、コンタクトホールが２個以下の領域は検証する必要がないので、図３８で示すようにステップ１１Ｂで選択した検証領域１１５からコンタクトホールが３個以上存在する検証領域１２０を選択する（ステップ１１Ｃ）ことで検証処理ＴＡＴを短縮することができる。
【０１３８】
次にフィルタリングした前記検証領域１２０とレイアウト１１８内の配線１１７の重なる領域１１９を選択する（ステップ１１Ｃ）。図３９（ａ），（ｂ）に示すように、ステップ１１Ｃの結果の配線領域の中から予め決められた幅Ｗ以上の配線領域１２２を選択する（ステップ１１Ｄ）。図３９（ｃ）に示すように、ステップ１１Ｄで選択した配線に重なるコンタクトホール１２３を選択する（ステップ１１Ｅ）。選択したコンタクトホール１２３の個数を計算する（ステップ１１Ｆ）。ステップ１１Ｆで計算したコンタクトホール１２３の個数と予め決められたエラー条件とを比較して制限値以上（図３９（ｄ）の符号１２４）となる場合、配線形成不良が発生するエラー箇所として検出する（ステップ１１Ｇ）。
次に前記検証領域１１５がチップ全面を走査したかを判定する（ステップ１１Ｈ）。全てを走査してなければステップ１１Ｂ〜ステップ１１Ｇを繰り返す。全て走査していれば検証完了となる。
【０１３９】
図３４はこの発明の第１１の実施の形態の検証時のデータの流れを示すデータフローである。以下データフローについて説明する。
【０１４０】
図３４に示すように、検証領域選択ステップ１１ａはレイアウトデータ１１８を入力し、一括検証領域１１５を選択し出力する。ステップ１１ｂは前記検証領域１１５とレイアウトデータ１１８を入力して検証領域１１５からコンタクトホールが３個以上となる検証領域１２０と配線１１７との重なり部分を特定領域配線データ１１９として出力する。配線認識ステップ１１ｃはステップ１１ｂから出力する特定領域配線データから予め定められた幅Ｗの配線１２２を選択し、出力する。コンタクト認識ステップ１１ｄはステップ１１ｂから出力される特定検証領域データ１１９とステップ１１ｃから出力される配線データ１２２を入力し、検証配線データ１１９の中で、配線１１９に重なるコンタクトホール１２３を選択し、出力する。
【０１４１】
コンタクトカウントステップ１１ｅはステップ１１ｄから出力したコンタクトホール１２３を入力し、コンタクトホール数を計算する。エラー判定ステップ１１ｆはステップ１１ｅから出力されるコンタクトホール個数と予め決められたエラー条件とを比較し、条件に満たない場合にエラーとして選択したコンタクトホール１２４を出力する。
【０１４２】
以上により入力レイアウト上で配線形成不良が発生する箇所を検出できる。
【０１４３】
この発明の第１２の実施の形態を図４０〜図４３に基づいて説明する。
【０１４４】
図４２はこの発明の第１２の実施の形態において一括してコンタクトホールの個数を検査する領域を示す説明図である。実線で示す領域１３６が検証するチップ全面、点線で示す領域１３５は予め決めた検査領域幅Ａ３四方と縦方向、横方向に等間隔Ｓ３で配置した検査間隔を表す。１３１〜１３４は検証領域の移動状態を示す。図４３は図４２の検査間隔を拡大して配線レイアウト１３８との関係を示したものである。
【０１４５】
図４１はこの発明の第１２の実施の形態の検証アルゴリズムを示すフローチャートである。以下フローチャートに沿って検証手順を説明する。
【０１４６】
この半導体装置のレイアウト検証方法は、チップレイアウト上の大面積配線で形成不良の発生を検証する際、チップレイアウト全面を複数の検証領域に分割する工程と、検証領域でアンテナチェックを用いて同一ノード配線の総面積と同一ノード配線上のコンタクトホールの総面積との面積比を制限し、この制限に基づいて良否判定することにより配線形成不良箇所を検出する工程と、検証領域がチップレイアウト上の全面を走査する工程とを含む。
【０１４７】
この場合、図４３に示すように、検証対象の入力レイアウト１３８において一括検証領域１３５を定義する。検証領域は幅Ａ３四方を縦方向、横方向に等間隔Ｓ３で配置する（ステップ１３Ａ）。以下検証領域１３５を使った同一ノード総面積とコンタクトホール総面積との面積比の制限方法について述べる。
【０１４８】
前記検証領域１３５で検証を行い、完了すると検証領域１３５は検証すべきレイアウト内を移動し再度別領域の検証を行う。検証領域１３５が全面を走査してレイアウト全面の検証が完了となる。以下、検証領域１３５が移動する一例を挙げて説明する。
【０１４９】
まず初めにレイアウト全面の左下に合わせて検証領域を選択する（図４２（ａ））。前記領域１３５での検証が完了すると、次に縦方向１３２に予め決めた間隔で検証領域１３５を移動する（図４２（ｂ））。１３２で示した縦方向への移動を初めの位置からＳ３（検証領域の間隔）＋Ａ３（検証領域の枠の１辺の長さ）移動するまで繰り返す。次に１３３で示すように横方向にも同様に検証領域がＳ３＋Ａ３移動するまで繰り返す（図４２（ｃ））。最後に１３４で示した斜め方向にも同様に検証領域が移動するまで繰り返す（図４２（ｄ））。三方向完了した時点でレイアウト全面の検証が完了とする（ステップ１３Ｂ）。
【０１５０】
次に前記検証領域１３５とレイアウト１３８内の配線１３７が重なる配線１３９を選択する（ステップ１３Ｃ）。前記検証領域１３５とレイアウト１３８内のコンタクトホールが重なるコンタクトホール１４０を選択する（ステップ１３Ｄ）。ステップ１３Ｃとステップ１３Ｄで選択した配線１３９とコンタクトホール１４０をアンテナチェックに用いて同一ノードの配線の総面積と同一ノード配線上のコンタクトホールの総面積との比率を計算する（ステップ１３Ｅ）。通常アンテナチェックはゲートとゲートに接続するコンタクトの比率を計算するが、ゲートの代わりに配線１３９を用いることで配線と配線に接続するコンタクトホールとの比率を求めることが可能である。ステップ１３Ｅで計算した総面積比と予め決められたエラー条件とを比較して制限値以上となる場合、配線形成不良が発生するエラー箇所として検出する（ステップ１３Ｆ）。次に前記検証領域１３５がレイアウト全面を走査したかを判定する（ステップ１３Ｇ）。全てを走査してなければステップ１３Ｂ〜ステップ１３Ｇを繰り返す。全て走査していれば検証完了となる。
【０１５１】
図４０はこの発明の第１２の実施の形態の検証時のデータの流れを示すデータフローである。以下データフローについて説明する。
【０１５２】
図４０に示すように、検証領域選択ステップ１３ａはレイアウトデータ１３８を入力し、一括検証領域１３５を選択し出力する。配線認識ステップ１３ｂは前記検証領域１３５とレイアウトデータ１３８を入力してレイアウトデータから検証領域１３５と重なる配線１３９を選択する。コンタクト認識ステップ１３ｃは前記検証領域１３５とレイアウトデータ１３８を入力してレイアウトデータから検証領域１３５と重なるコンタクト１４０を選択する。面積比計算ステップ１３ｄはステップ１３ｂで選択した配線１３９とステップ１３ｃで選択したコンタクトホール１４０を入力し、ゲートの代わりに配線１３９を用いてアンテナチェックを行う。
【０１５３】
エラー判定ステップ１３ｅはステップ１３ｄから出力される面積比と予め決められたエラー条件とを比較し、条件に満たない場合にエラーとして選択した配線１３９とコンタクトホール１４０を出力する。
【０１５４】
以上により入力レイアウト上で配線形成不良が発生する箇所を検出できる。
【０１５５】
この発明の第１３の実施の形態を図４４〜図４６に基づいて説明する。
【０１５６】
図４５はこの発明の第１３の実施の形態の検証アルゴリズムを示すフローチャートである。以下フローチャートに沿って検証手順を説明する。
【０１５７】
この半導体装置のレイアウト検証方法は、チップレイアウト上の大面積配線で形成不良の発生を検証する際、チップレイアウト上に一部検証領域を定義する工程と、一部検証領域でアンテナチェックを用いて同一ノード配線の総面積と同一ノード配線上のコンタクトホールの総面積との面積比を制限し、この制限に基づいて良否判定することにより配線形成不良箇所を検出する工程と、一部検証領域がデンシティチェックを用いてチップレイアウト上の全面を走査する工程とを含む。
【０１５８】
この場合、図４６に示すように、検証対象の入力レイアウト１４２において大きさＡ４で定義した一部検証領域１４３で面積比計算を行い、移動ステップＳ４（＜Ａ４）で前記一部検証領域がレイアウト全面を走査して同一ノード配線と配線に接続されるコンタクトホールとの総面積比を制限する方法について述べる。
【０１５９】
前記一部検証領域１４３で検証を行い、完了すると一部検証領域１４３は検証すべきレイアウト内を移動し再度別領域の検証を行う。一部検証領域１４３が全面を走査してレイアウト全面の検証が完了となる（ステップ１４Ａ）。前記一部検証領域１４３とレイアウト１４２内の配線１４１が重なる配線１４５を選択する（ステップ１４Ｂ）。前記一部検証領域１４３とレイアウト１４２内のコンタクトホールが重なるコンタクトホール１４６を選択する（ステップ１４Ｃ）。ステップ１４Ｂとステップ１４Ｃで選択した配線１４５とコンタクトホール１４６をアンテナチェックに用いて同一ノードの配線の総面積と同一ノード配線上のコンタクトホールの総面積との比率を計算する（ステップ１４Ｄ）。通常アンテナチェックはゲートとゲートに接続するコンタクトの比率を計算するが、ゲートの代わりに配線１４５を用いることで配線と配線に接続するコンタクトホールとの比率を求めることが可能である。ステップ１４Ｄで計算した総面積比と予め決められたエラー条件とを比較して制限値以上となる場合、配線形成不良が発生するエラー箇所として検出する（ステップ１４Ｅ）。次に前記一部検証領域１４３がレイアウト全面を走査したかを判定する（ステップ１４Ｆ）。全てを走査してなければステップ１４Ａ〜ステップ１４Ｅを繰り返す。全て走査していれば検証完了となる。
【０１６０】
図４４はこの発明の第１３の実施の形態の検証時のデータの流れを示すデータフローである。以下データフローについて説明する。
【０１６１】
図４４に示すように、一部検証領域選択ステップ１４ａはレイアウトデータ１４２を入力し、一部検証領域１４３を選択し出力する。配線認識ステップ１４ｂは前記一部検証領域１４３とレイアウトデータ１４２を入力してレイアウトデータから一部検証領域１４３と重なる配線１４５を選択する。コンタクト認識ステップ１４ｃは前記一部検証領域１４３とレイアウトデータ１４２を入力してレイアウトデータ１４２から一部検証領域１４３と重なるコンタクト１４６を選択する。面積比計算ステップ１４ｄはステップ１４ｂで選択した配線１４５とステップ１４ｃで選択したコンタクトホール１４０を入力し、ゲートの代わりに配線１４５を用いてアンテナチェックを行う。
【０１６２】
エラー判定ステップ１４ｅはステップ１４ｄから出力される面積比と予め決められたエラー条件とを比較し、条件に満たない場合はエラーとして選択した配線１４５とコンタクトホール１４６を出力する。
【０１６３】
以上により入力レイアウト上で配線形成不良が発生する箇所を検出できる。
【０１６４】
【発明の効果】
この発明の請求項１記載の半導体装置のレイアウト検証方法によれば、配線上のコンタクトホールのレイアウトと配線のレイアウトとの関係から配線形成不良箇所を検出するので、大面積配線上のコンタクトホールが高密度の場合に、ヒロックの発生を防止し、半導体製造時に発生する配線不良を防止することができる。
【０１６５】
請求項２では、配線形成不良箇所を検出した配線のレイアウトを修正するので、幅広配線上ヒロックによる配線の剥離不良を低減することができる。
【０１６６】
この発明の請求項３記載の半導体装置のレイアウト検証方法によれば、チップレイアウト上で同一ノード配線の総面積と同一ノード配線上のコンタクトホールの総面積との面積比を制限し、この制限に基づいて良否判定することにより配線形成不良箇所を検出するので、レイアウト設計段階で面積比制限を超える不良箇所を検出することにより、ヒロックや配線とコンタクトホールとの接続不良による大面積配線の断線、配線破壊、表面剥離などの形成不良を回避できる。
【０１６７】
この発明の請求項４記載の半導体装置のレイアウト検証方法によれば、同一ノード配線上のコンタクトホールの個数を制限し、この個数制限に基づいて良否判定することにより配線形成不良箇所を検出するので、レイアウト設計段階で個数制限を超える不良箇所を検出することにより、ヒロックや配線とコンタクトホールとの接続不良による大面積配線の断線、配線破壊、表面剥離などの形成不良を回避できる。
【０１６８】
この発明の請求項５記載の半導体装置のレイアウト検証方法によれば、一定幅の配線上のコンタクトホールの個数を制限し、この個数制限に基づいて良否判定することにより配線形成不良箇所を検出するので、レイアウト設計段階で個数制限を超える不良箇所を検出することにより、ヒロックや配線とコンタクトホールとの接続不良による大面積配線の断線、配線破壊、表面剥離などの形成不良を回避できる。
【０１６９】
この発明の請求項６記載の半導体装置のレイアウト検証方法によれば、一定幅の配線上のコンタクトホールの総面積を制限し、この面積制限に基づいて良否判定することにより配線形成不良箇所を検出するので、レイアウト設計段階で面積制限を超える不良箇所を検出することにより、ヒロックや配線とコンタクトホールとの接続不良による大面積配線の断線、配線破壊、表面剥離などの形成不良を回避できる。
【０１７０】
この発明の請求項７記載の半導体装置のレイアウト検証方法によれば、同一ノード配線の総面積と同一ノード配線上のコンタクトホールの総面積を計算する工程と、同一ノード配線の総面積に応じてコンタクトホールの面積制限値を決定する工程とを含み、コンタクトホールの総面積が面積制限値以上のとき配線形成不良箇所として検出するので、同一ノード配線の総面積に応じてコンタクトホール総面積の制限が変化することで、請求項３と同様の作用効果が得られるとともに、配線の幅／面積に応じて制限値を高精度に微調整できる。
【０１７１】
この発明の請求項８記載の半導体装置のレイアウト検証方法によれば、同一ノード配線の総面積と同一ノード配線上のコンタクトホールの個数を計算する工程と、同一ノード配線の総面積に応じて前記コンタクトホールの個数制限値を決定する工程とを含み、コンタクトホールの個数が個数制限値以上のとき配線形成不良箇所として検出するので、同一ノード配線の総面積に応じてコンタクトホールの個数制限が変化することで、請求項４と同様の作用効果が得られるとともに、配線の幅／面積に応じて制限値を高精度に微調整できる。
【０１７２】
この発明の請求項９記載の半導体装置のレイアウト検証方法によれば、一定幅の配線上のコンタクトホールの個数を計算する工程と、配線幅に応じてコンタクトホールの個数制限値を決定する工程とを含み、コンタクトホールの個数が個数制限値以上のとき配線形成不良箇所として検出するので、配線幅に応じてコンタクトホールの個数制限が変化することで、請求項５と同様の作用効果が得られるとともに、コンタクトの面積／個数に応じて制限値を高精度に微調整できる。
【０１７３】
この発明の請求項１０記載の半導体装置のレイアウト検証方法によれば、一定幅の配線上のコンタクトホールの総面積を計算する工程と、配線幅に応じてコンタクトホールの面積制限値を決定する工程とを含み、コンタクトホールの総面積が面積制限値以上のとき配線形成不良箇所として検出するので、配線幅に応じてコンタクトホールの面積制限が変化することで、請求項６と同様の作用効果が得られるとともに、コンタクトの面積／個数に応じて制限値を高精度に微調整できる。
【０１７４】
この発明の請求項１１記載の半導体装置のレイアウト検証方法によれば、チップレイアウト全面を複数の検証領域に分割する工程と、検証領域で一定幅の配線上のコンタクトホールの個数を制限し、この個数制限に基づいて良否判定することにより配線形成不良箇所を検出する工程と、検証領域がチップレイアウト上の全面を走査する工程とを含むので、検証領域内で請求項５と同様の検証を行い、検証領域が全面を走査することでレイアウト全面の検証が完了する。チップ全面を領域分割することでチップ全面に比べ局所的にコンタクトの密集した部分を検出し形成不良を回避できる。
【０１７５】
請求項１２では、チップレイアウトのチップ全面を検証する全面検証とチップの一部を検証する一部検証とで、検証領域の走査間隔が変動するので、チップ全面検証は処理ＴＡＴを優先、一部検証は詳細な検証を優先というように目的に応じて走査間隔を使い分けることができる。
【０１７６】
請求項１３では、チップ全面検証は処理ＴＡＴを優先、一部検証は詳細な検証を優先というように目的に応じて検証領域の大きさを使い分けることができる。
【０１７７】
請求項１４では、チップレイアウト上で接続するコンタクトホールが一定の数に満たない配線を予め除いた上で、一定幅の配線上のコンタクトホールの個数を制限するので、不良が発生する可能性がある配線上の最低限のコンタクトホール個数を定義してコンタクトホールの個数によって検証する必要がない配線を削除し、請求項５と同様にコンタクトホールの個数制限を実施することで、処理ＴＡＴを短縮することができる。
【０１７８】
請求項１５では、複数の検証領域のうちコンタクトホールの個数が一定以上となる検証領域に限定して、一定幅の配線上のコンタクトホールの個数を制限するので、コンタクトホールの個数によって検証する必要がない検証領域を選択しないで、請求項１１と同様にコンタクトホールの個数制限を実施することで、処理ＴＡＴを短縮することができる。
【０１７９】
この発明の請求項１６記載の半導体装置のレイアウト検証方法によれば、チップレイアウト全面を複数の検証領域に分割する工程と、検証領域でアンテナチェックを用いて同一ノード配線の総面積と同一ノード配線上のコンタクトホールの総面積との面積比を制限し、この制限に基づいて良否判定することにより配線形成不良箇所を検出する工程と、検証領域がチップレイアウト上の全面を走査する工程とを含むので、検証領域内で請求項３と同様の検証を行い、検証領域が全面を走査することでレイアウト全面の検証が完了する。このため、ヒロックや配線とコンタクトホールとの接続不良による大面積配線の断線、配線破壊、表面剥離などの形成不良を回避できる。また、アンテナチェックは通常ゲートとゲートに接続するコンタクトの比率を計算するが、ゲートの代わりに配線を用いることでこの検証に適用できる。
【０１８０】
この発明の請求項１７記載の半導体装置のレイアウト検証方法によれば、チップレイアウト上に一部検証領域を定義する工程と、一部検証領域でアンテナチェックを用いて同一ノード配線の総面積と同一ノード配線上のコンタクトホールの総面積との面積比を制限し、この制限に基づいて良否判定することにより配線形成不良箇所を検出する工程と、一部検証領域がデンシティチェックを用いてチップレイアウト上の全面を走査する工程とを含むので、一部検証領域内で請求項３と同様の検証を行い、一部検証領域が全面を走査することでレイアウト全面の検証が完了する。このため、ヒロックや配線とコンタクトホールとの接続不良による大面積配線の断線、配線破壊、表面剥離などの形成不良を回避できる。また、アンテナチェックは通常ゲートとゲートに接続するコンタクトの比率を計算するが、ゲートの代わりに配線を用いることでこの検証に適用できる。
【図面の簡単な説明】
【図１】この発明の実施の形態に適用される半導体レイアウト上の配線とコンタクトホール層を示すレイアウト図である。
【図２】この発明の第１の実施の形態の検証時のデータの流れを示すデータフローである。
【図３】この発明の第１の実施の形態の検証アルゴリズムを示すフローチャートである。
【図４】この発明の第１の実施の形態の検証プロセスを示す説明図である。
【図５】この発明の第２の実施の形態の検証時のデータの流れを示すデータフローである。
【図６】この発明の第２の実施の形態の検証アルゴリズムを示すフローチャートである。
【図７】この発明の第２の実施の形態の検証プロセスを示す説明図である。
【図８】
【図９】この発明の第３の実施の形態の検証アルゴリズムを示すフローチャートである。
【図１０】この発明の第３の実施の形態の検証プロセスを示す説明図である。
【図１１】この発明の第４の実施の形態の検証時のデータの流れを示すデータフローである。
【図１２】この発明の第４の実施の形態の検証アルゴリズムを示すフローチャートである。
【図１３】この発明の第４の実施の形態の検証プロセスを示す説明図である。
【図１４】この発明の第５の実施の形態の検証時のデータの流れを示すデータフローである。
【図１５】この発明の第５の実施の形態の検証アルゴリズムを示すフローチャートである。
【図１６】この発明の第５の実施の形態の検証プロセスを示す説明図である。
【図１７】この発明の第６の実施の形態の検証時のデータの流れを示すデータフローである。
【図１８】この発明の第６の実施の形態の検証アルゴリズムを示すフローチャートである。
【図１９】この発明の第６の実施の形態の検証プロセスを示す説明図である。
【図２０】この発明の第７の実施の形態の検証時のデータの流れを示すデータフローである。
【図２１】この発明の第７の実施の形態の検証アルゴリズムを示すフローチャートである。
【図２２】この発明の第７の実施の形態の検証プロセスを示す説明図である。
【図２３】この発明の第８の実施の形態の検証時のデータの流れを示すデータフローである。
【図２４】この発明の第８の実施の形態の検証アルゴリズムを示すフローチャートである。
【図２５】この発明の第８の実施の形態の検証プロセスを示す説明図である。
【図２６】この発明の第９の実施の形態の検証時のデータの流れを示すデータフローである。
【図２７】この発明の第９の実施の形態の検証アルゴリズムを示すフローチャートである。
【図２８】この発明の第９の実施の形態において一括してコンタクトホールの個数を検査する領域を示す説明図である。
【図２９】この発明の第９の実施の形態の検証プロセスを示す説明図である。
【図３０】この発明の第９の実施の形態の検証プロセスを示す説明図である。
【図３１】この発明の第１０の実施の形態の検証時のデータの流れを示すデータフローである。
【図３２】この発明の第１０の実施の形態の検証アルゴリズムを示すフローチャートである。
【図３３】この発明の第１０の実施の形態の検証プロセスを示す説明図である。
【図３４】この発明の第１１の実施の形態の検証時のデータの流れを示すデータフローである。
【図３５】この発明の第１１の実施の形態の検証アルゴリズムを示すフローチャートである。
【図３６】この発明の第１１の実施の形態において一括してコンタクトホールの個数を検査する領域を示す説明図である。
【図３７】この発明の第１１の実施の形態の検証プロセスを示す説明図である。
【図３８】この発明の第１１の実施の形態の検証プロセスを示す説明図である。
【図３９】この発明の第１１の実施の形態の検証プロセスを示す説明図である。
【図４０】この発明の第１２の実施の形態の検証時のデータの流れを示すデータフローである。
【図４１】この発明の第１２の実施の形態の検証アルゴリズムを示すフローチャートである。
【図４２】この発明の第１２の実施の形態において一括してコンタクトホールの個数を検査する領域を示す説明図である。
【図４３】この発明の第１２の実施の形態の検証プロセスを示す説明図である。
【図４４】この発明の第１３の実施の形態の検証時のデータの流れを示すデータフローである。
【図４５】この発明の第１３の実施の形態の検証アルゴリズムを示すフローチャートである。
【図４６】この発明の第１２の実施の形態の検証プロセスを示す説明図である。
【符号の説明】
１１ 検証対象のチップ全面
１２ 配線レイアウト
１３ コンタクトホール
１４ チップ内のレイアウトパターン
１５ 同一ノード配線レイアウト
１７ 同一ノード配線上のコンタクトホール
１９ 配線検出領域
１Ａ 同一ノード配線選択
１Ｂ 同一ノード配線面積計算
１Ｃ 同一ノード配線上コンタクトホール選択
１Ｄ 同一ノード配線上コンタクトホール面積計算
１Ｅ 同一ノード配線上の配線面積とコンタクトホール総面積の比率計算
１Ｆ エラー判定
１Ｇ 入力データ更新
１Ｈ 同一ノード配線の検出終了判定
１ａ 同一ノード配線認識ステップ
１ｂ 同一ノード配線上コンタクトホール認識ステップ
１ｃ 同一ノード配線とコンタクトホールの総面積計算ステップ
１ｄ 面積比計算ステップ
１ｅ エラー判定ステップ
【発明の属する技術分野】
この発明は、特に配線形成不良を対策する半導体装置のレイアウト検証方法に関する。
【０００２】
【従来の技術】
薄膜化された絶縁膜で覆われた大面積配線においてヒロックの発生を防止し、半導体製造時に発生する配線不良を防止するため、従来は下記のような対策を行ってきた。
【０００３】
特許文献１に示すように、半導体基盤上に絶縁膜を介して形成された大面積配線を有する半導体装置において配線の幅、長さをヒロックが発生しない臨界寸法以下に分割し、分割したそれぞれの配線は別の配線によって電気的に接続される。接続する配線は分割した配線と組みあわせてもヒロックが発生しないようずらして配置する。
【０００４】
【特許文献１】
特開平８−１１５９１４号公報
【０００５】
【発明が解決しようとする課題】
従来の半導体製造では大面積配線上のコンタクトホールが高密度の場合にヒロックによる配線隆起とアッシングや洗浄工程でのコンタクトホールと配線の接続部欠損により、上層のＣＶＤ膜堆積時の熱で大面積配線部での断線、配線破壊、表面剥離が発生していた。
【０００６】
したがって、この発明の目的は、配線不良発生箇所である大面積配線上のコンタクトホール高密度部をチップレベルで発見することができる半導体装置のレイアウト検証方法を提供することである。
【０００７】
【課題を解決するための手段】
上記目的を達成するためにこの発明の請求項１記載の半導体装置のレイアウト検証方法は、チップレイアウト上の配線で発生する形成不良を検証する半導体装置のレイアウト検証方法であって、前記配線上のコンタクトホールのレイアウトと前記配線のレイアウトとの関係から配線形成不良箇所を検出する。
【０００８】
このように、配線上のコンタクトホールのレイアウトと配線のレイアウトとの関係から配線形成不良箇所を検出するので、大面積配線上のコンタクトホールが高密度の場合に、ヒロックの発生を防止し、半導体製造時に発生する配線不良を防止することができる。
【０００９】
請求項２記載の半導体装置のレイアウト検証方法は、請求項１記載の半導体装置のレイアウト検証方法において、配線形成不良箇所を検出した配線のレイアウトを修正する。このように、配線形成不良箇所を検出した配線のレイアウトを修正するので、幅広配線上ヒロックによる配線の剥離不良を低減することができる。
【００１０】
請求項３記載の半導体装置のレイアウト検証方法は、チップレイアウト上の配線で発生する形成不良を検証する半導体装置のレイアウト検証方法であって、チップレイアウト上で同一ノード配線の総面積と同一ノード配線上のコンタクトホールの総面積との面積比を制限し、この制限に基づいて良否判定することにより配線形成不良箇所を検出する。
【００１１】
このように、チップレイアウト上で同一ノード配線の総面積と同一ノード配線上のコンタクトホールの総面積との面積比を制限し、この制限に基づいて良否判定することにより配線形成不良箇所を検出するので、レイアウト設計段階で面積比制限を超える不良箇所を検出することにより、ヒロックや配線とコンタクトホールとの接続不良による大面積配線の断線、配線破壊、表面剥離などの形成不良を回避できる。
【００１２】
請求項４記載の半導体装置のレイアウト検証方法は、チップレイアウト上の配線で発生する形成不良を検証する半導体装置のレイアウト検証方法であって、同一ノード配線上のコンタクトホールの個数を制限し、この個数制限に基づいて良否判定することにより配線形成不良箇所を検出する。
【００１３】
このように、同一ノード配線上のコンタクトホールの個数を制限し、この個数制限に基づいて良否判定することにより配線形成不良箇所を検出するので、レイアウト設計段階で個数制限を超える不良箇所を検出することにより、ヒロックや配線とコンタクトホールとの接続不良による大面積配線の断線、配線破壊、表面剥離などの形成不良を回避できる。
【００１４】
請求項５記載の半導体装置のレイアウト検証方法は、チップレイアウト上の配線で発生する形成不良を検証する半導体装置のレイアウト検証方法であって、一定幅の配線上のコンタクトホールの個数を制限し、この個数制限に基づいて良否判定することにより配線形成不良箇所を検出する。
【００１５】
このように、一定幅の配線上のコンタクトホールの個数を制限し、この個数制限に基づいて良否判定することにより配線形成不良箇所を検出するので、レイアウト設計段階で個数制限を超える不良箇所を検出することにより、ヒロックや配線とコンタクトホールとの接続不良による大面積配線の断線、配線破壊、表面剥離などの形成不良を回避できる。
【００１６】
請求項６記載の半導体装置のレイアウト検証方法は、チップレイアウト上の配線で発生する形成不良を検証する半導体装置のレイアウト検証方法であって、一定幅の配線上のコンタクトホールの総面積を制限し、この面積制限に基づいて良否判定することにより配線形成不良箇所を検出する。
【００１７】
このように、一定幅の配線上のコンタクトホールの総面積を制限し、この面積制限に基づいて良否判定することにより配線形成不良箇所を検出するので、レイアウト設計段階で面積制限を超える不良箇所を検出することにより、ヒロックや配線とコンタクトホールとの接続不良による大面積配線の断線、配線破壊、表面剥離などの形成不良を回避できる。
【００１８】
請求項７記載の半導体装置のレイアウト検証方法は、チップレイアウト上の配線で発生する形成不良を検証する半導体装置のレイアウト検証方法であって、同一ノード配線の総面積と同一ノード配線上のコンタクトホールの総面積を計算する工程と、前記同一ノード配線の総面積に応じて前記コンタクトホールの面積制限値を決定する工程とを含み、前記コンタクトホールの総面積が前記面積制限値以上のとき配線形成不良箇所として検出する。
【００１９】
このように、同一ノード配線の総面積と同一ノード配線上のコンタクトホールの総面積を計算する工程と、同一ノード配線の総面積に応じてコンタクトホールの面積制限値を決定する工程とを含み、コンタクトホールの総面積が面積制限値以上のとき配線形成不良箇所として検出するので、同一ノード配線の総面積に応じてコンタクトホール総面積の制限が変化することで、請求項３と同様の作用効果が得られるとともに、配線の幅／面積に応じて制限値を高精度に微調整できる。
【００２０】
請求項８記載の半導体装置のレイアウト検証方法は、チップレイアウト上の配線で発生する形成不良を検証する半導体装置のレイアウト検証方法であって、同一ノード配線の総面積と同一ノード配線上のコンタクトホールの個数を計算する工程と、前記同一ノード配線の総面積に応じて前記コンタクトホールの個数制限値を決定する工程とを含み、前記コンタクトホールの個数が前記個数制限値以上のとき配線形成不良箇所として検出する。
【００２１】
このように、同一ノード配線の総面積と同一ノード配線上のコンタクトホールの個数を計算する工程と、同一ノード配線の総面積に応じて前記コンタクトホールの個数制限値を決定する工程とを含み、コンタクトホールの個数が個数制限値以上のとき配線形成不良箇所として検出するので、同一ノード配線の総面積に応じてコンタクトホールの個数制限が変化することで、請求項４と同様の作用効果が得られるとともに、配線の幅／面積に応じて制限値を高精度に微調整できる。
【００２２】
請求項９記載の半導体装置のレイアウト検証方法は、チップレイアウト上の配線で発生する形成不良を検証する半導体装置のレイアウト検証方法であって、一定幅の配線上のコンタクトホールの個数を計算する工程と、配線幅に応じて前記コンタクトホールの個数制限値を決定する工程とを含み、前記コンタクトホールの個数が前記個数制限値以上のとき配線形成不良箇所として検出する。
【００２３】
このように、一定幅の配線上のコンタクトホールの個数を計算する工程と、配線幅に応じてコンタクトホールの個数制限値を決定する工程とを含み、コンタクトホールの個数が個数制限値以上のとき配線形成不良箇所として検出するので、配線幅に応じてコンタクトホールの個数制限が変化することで、請求項５と同様の作用効果が得られるとともに、コンタクトの面積／個数に応じて制限値を高精度に微調整できる。
【００２４】
請求項１０記載の半導体装置のレイアウト検証方法は、チップレイアウト上の配線で発生する形成不良を検証する半導体装置のレイアウト検証方法であって、一定幅の配線上のコンタクトホールの総面積を計算する工程と、配線幅に応じて前記コンタクトホールの面積制限値を決定する工程とを含み、前記コンタクトホールの総面積が前記面積制限値以上のとき配線形成不良箇所として検出する。
【００２５】
このように、一定幅の配線上のコンタクトホールの総面積を計算する工程と、配線幅に応じてコンタクトホールの面積制限値を決定する工程とを含み、コンタクトホールの総面積が面積制限値以上のとき配線形成不良箇所として検出するので、配線幅に応じてコンタクトホールの面積制限が変化することで、請求項６と同様の作用効果が得られるとともに、コンタクトの面積／個数に応じて制限値を高精度に微調整できる。
【００２６】
請求項１１記載の半導体装置のレイアウト検証方法は、チップレイアウト上の配線で形成不良の発生を検証する半導体装置のレイアウト検証方法であって、チップレイアウト全面を複数の検証領域に分割する工程と、前記検証領域で一定幅の配線上のコンタクトホールの個数を制限し、この個数制限に基づいて良否判定することにより配線形成不良箇所を検出する工程と、前記検証領域がチップレイアウト上の全面を走査する工程とを含む。
【００２７】
このように、チップレイアウト全面を複数の検証領域に分割する工程と、検証領域で一定幅の配線上のコンタクトホールの個数を制限し、この個数制限に基づいて良否判定することにより配線形成不良箇所を検出する工程と、検証領域がチップレイアウト上の全面を走査する工程とを含むので、検証領域内で請求項５と同様の検証を行い、検証領域が全面を走査することでレイアウト全面の検証が完了する。チップ全面を領域分割することでチップ全面に比べ局所的にコンタクトの密集した部分を検出し形成不良を回避できる。
【００２８】
請求項１２記載の半導体装置のレイアウト検証方法は、請求項１１記載の半導体装置のレイアウト検証方法において、チップレイアウトのチップ全面を検証する全面検証とチップの一部を検証する一部検証とで、検証領域の走査間隔が変動する。
【００２９】
このように、チップレイアウトのチップ全面を検証する全面検証とチップの一部を検証する一部検証とで、検証領域の走査間隔が変動するので、チップ全面検証は処理ＴＡＴを優先、一部検証は詳細な検証を優先というように目的に応じて走査間隔を使い分けることができる。
【００３０】
請求項１３記載の半導体装置のレイアウト検証方法は、請求項１１記載の半導体装置のレイアウト検証方法において、チップレイアウトのチップ全面を検証する全面検証とチップの一部を検証する一部検証とで、検証領域の大きさが変動する。
【００３１】
このように、チップ全面検証は処理ＴＡＴを優先、一部検証は詳細な検証を優先というように目的に応じて検証領域の大きさを使い分けることができる。
【００３２】
請求項１４記載の半導体装置のレイアウト検証方法は、請求項５記載の半導体装置のレイアウト検証方法において、チップレイアウト上で接続するコンタクトホールが一定の数に満たない配線を予め除いた上で、一定幅の配線上のコンタクトホールの個数を制限する。
【００３３】
このように、チップレイアウト上で接続するコンタクトホールが一定の数に満たない配線を予め除いた上で、一定幅の配線上のコンタクトホールの個数を制限するので、不良が発生する可能性がある配線上の最低限のコンタクトホール個数を定義してコンタクトホールの個数によって検証する必要がない配線を削除し、請求項５と同様にコンタクトホールの個数制限を実施することで、処理ＴＡＴを短縮することができる。
【００３４】
請求項１５記載の半導体装置のレイアウト検証方法は、請求項１１記載の半導体装置のレイアウト検証方法において、複数の検証領域のうちコンタクトホールの個数が一定以上となる検証領域に限定して、一定幅の配線上のコンタクトホールの個数を制限する。
【００３５】
このように、複数の検証領域のうちコンタクトホールの個数が一定以上となる検証領域に限定して、一定幅の配線上のコンタクトホールの個数を制限するので、コンタクトホールの個数によって検証する必要がない検証領域を選択しないで、請求項１１と同様にコンタクトホールの個数制限を実施することで、処理ＴＡＴを短縮することができる。
【００３６】
請求項１６記載の半導体装置のレイアウト検証方法は、チップレイアウト上の配線で形成不良の発生を検証する半導体装置のレイアウト検証方法であって、チップレイアウト全面を複数の検証領域に分割する工程と、前記検証領域でアンテナチェックを用いて同一ノード配線の総面積と同一ノード配線上のコンタクトホールの総面積との面積比を制限し、この制限に基づいて良否判定することにより配線形成不良箇所を検出する工程と、前記検証領域がチップレイアウト上の全面を走査する工程とを含む。
【００３７】
このように、チップレイアウト全面を複数の検証領域に分割する工程と、検証領域でアンテナチェックを用いて同一ノード配線の総面積と同一ノード配線上のコンタクトホールの総面積との面積比を制限し、この制限に基づいて良否判定することにより配線形成不良箇所を検出する工程と、検証領域がチップレイアウト上の全面を走査する工程とを含むので、検証領域内で請求項３と同様の検証を行い、検証領域が全面を走査することでレイアウト全面の検証が完了する。このため、ヒロックや配線とコンタクトホールとの接続不良による大面積配線の断線、配線破壊、表面剥離などの形成不良を回避できる。また、アンテナチェックは通常ゲートとゲートに接続するコンタクトの比率を計算するが、ゲートの代わりに配線を用いることでこの検証に適用できる。
【００３８】
請求項１７記載の半導体装置のレイアウト検証方法は、チップレイアウト上の配線で形成不良の発生を検証する半導体装置のレイアウト検証方法であって、チップレイアウト上に一部検証領域を定義する工程と、前記一部検証領域でアンテナチェックを用いて同一ノード配線の総面積と同一ノード配線上のコンタクトホールの総面積との面積比を制限し、この制限に基づいて良否判定することにより配線形成不良箇所を検出する工程と、前記一部検証領域がデンシティチェックを用いてチップレイアウト上の全面を走査する工程とを含む。
【００３９】
このように、チップレイアウト上に一部検証領域を定義する工程と、一部検証領域でアンテナチェックを用いて同一ノード配線の総面積と同一ノード配線上のコンタクトホールの総面積との面積比を制限し、この制限に基づいて良否判定することにより配線形成不良箇所を検出する工程と、一部検証領域がデンシティチェックを用いてチップレイアウト上の全面を走査する工程とを含むので、一部検証領域内で請求項３と同様の検証を行い、一部検証領域が全面を走査することでレイアウト全面の検証が完了する。このため、ヒロックや配線とコンタクトホールとの接続不良による大面積配線の断線、配線破壊、表面剥離などの形成不良を回避できる。また、アンテナチェックは通常ゲートとゲートに接続するコンタクトの比率を計算するが、ゲートの代わりに配線を用いることでこの検証に適用できる。
【００４０】
【発明の実施の形態】
この発明の第１の実施の形態を図１〜図４に基づいて説明する。図１はこの発明の実施の形態に適用される半導体レイアウト上の配線とコンタクトホール層を示すレイアウト図である。
【００４１】
図１において、１１はチップの最外周、１２は配線層、１３はコンタクトホール層のそれぞれレイアウトである。
【００４２】
図３はこの発明の第１の実施の形態の検証アルゴリズムを示すフローチャート、図４はこの発明の第１の実施の形態の検証プロセスを示す説明図である。以下フローチャートに沿って検証手順を説明する。
【００４３】
この半導体装置のレイアウト検証方法は、チップレイアウト上の大面積配線で発生する形成不良を検証する際、チップレイアウト上で同一ノード配線の総面積と同一ノード配線上のコンタクトホールの総面積との面積比を制限し、この制限に基づいて良否判定することにより配線形成不良箇所を検出する。
【００４４】
この場合、図４（ａ）〜（ｃ）に示すように、レイアウト上に最小配線間隔Ｗ四方サイズの領域１９を定義し、前記領域１９がレイアウトの配線１４に重なる配線１５を選択する。領域１９が最小線幅であるため選択された配線１５は必ず同一ノードとなる。重ならない場合、前記領域１９をレイアウト内で重ならないようＷ分移動し、次の領域を選択し配線層に重なるかを判定する。レイアウト全面を走査完了か、次の同一ノード配線が見つかるまで判定を繰り返す（ステップ１Ａ）。
【００４５】
選択した同一ノードの配線１５を面積計算する（ステップ１Ｂ）。コンタクトホール１７を有する配線１５とコンタクトホール１８を有する配線１６は別ノードである（図４（ｄ））。ステップ１Ａで選択した配線１５に重なるコンタクトホール１７を選択する（ステップ１Ｃ）。ステップ１Ｃで選択したコンタクトホール１７の総面積を計算する（ステップ１Ｄ）。ステップ１Ｂで計算した同一ノード配線１５面積とステップＤで計算したコンタクトホール１７の総面積から面積比を算出する（ステップ１Ｅ）。このときコンタクトホール１７と１８は別ノードの配線上なので別々に面積比を算出する。ステップ１Ｅの面積比が制限値以上となる場合、配線形成不良が発生するエラー箇所として検出する（ステップ１Ｆ）。
【００４６】
次に入力レイアウトからステップ１Ａで選択した配線を削除する（ステップ１Ｇ）。ステップ１Ｇにより一度選択した同一ノード配線は入力レイアウトから削除し、二度選択されることはなくなるため高速なＣＡＤ処理が実施できる。ステップ１Ａで選択した領域１９が入力レイアウト全面を走査したかを判定（ステップ１Ｈ）。走査してない領域１９が存在する場合ステップ１Ａに戻って繰り返す。全面走査で検証終了。
【００４７】
図２はこの発明の第１の実施の形態の検証時のデータの流れを示すデータフローである。以下データフローについて説明する。
【００４８】
図２に示すように、同一ノード配線認識ステップ１ａは最小線幅領域１９を定義し、入力したレイアウトデータ１４の配線データ１５との重なる領域が存在した場合、配線データ１５を同一ノードとして選択し出力する。コンタクト認識ステップ１ｂは選択された配線データ１５とレイアウトデータ１４を入力として配線データ１５に重なるレイアウトデータ中のコンタクトホールデータ１７を選択し出力する。面積計算ステップ１ｃは選択した同一ノード配線データ１５と選択したコンタクトホール１７を入力してそれぞれの総面積を計算する。面積比計算ステップ１ｄはステップ１ｃで計算した同一ノード配線とコンタクトホールの面積から面積比を計算して出力する。
【００４９】
エラー判定ステップ１ｅは面積比とエラー条件を比較して面積比が条件に満たない場合にエラーとして選択した配線１５とコンタクトホール１７を出力する。
レイアウトデータ更新ステップ１ｆはレイアウトデータ１４と配線データ１５を入力し、入力レイアウトデータ１４からステップ１ａで選択した配線データ１５を差し引いたレイアウトを出力し、次に検証する配線の入力レイアウトデータとする。
【００５０】
以上により入力レイアウト上で配線形成不良が発生する箇所を検出できる。
【００５１】
この発明の第２の実施の形態を図５〜図７に基づいて説明する。
【００５２】
図６はこの発明の第２の実施の形態の検証アルゴリズムを示すフローチャート、図７はこの発明の第２の実施の形態の検証プロセスを示す説明図である。以下フローチャートに沿って検証手順を説明する。
【００５３】
この半導体装置のレイアウト検証方法は、チップレイアウト上の大面積配線で発生する形成不良を検証する際、同一ノード配線上のコンタクトホールの個数を制限し、この個数制限に基づいて良否判定することにより配線形成不良箇所を検出する。
【００５４】
この場合、図７（ａ）〜（ｃ）に示すように、レイアウト上に最小配線間隔Ｗ２四方サイズの領域２６を定義し、前記領域２６がレイアウトの配線２１に重なる配線２２を選択する。領域２６が最小線幅であるため選択された配線２２は同一ノードとなる。重ならない場合、前記領域２６をレイアウト内で重ならないようにＷ２分移動し、次の領域を選択し配線層に重なるかを判定する。レイアウト全面を走査完了か、次の同一ノード配線が見つかるまで判定を繰り返す（ステップ２Ａ）。選択した同一ノード配線２２の面積を計算する（ステップ２Ｂ）。計算した同一ノード配線２２に重なるコンタクトホール２４を選択する（ステップ２Ｃ）。このとき、コンタクトホール２４を有する配線２２とコンタクトホール２５を有する配線２３は別ノードである（図７（ｄ））。ステップ２Ｃで選択したコンタクトホール２４の個数を計算する（ステップ２Ｄ）。ステップ２Ｄで計算したコンタクトホール２４の個数が同一ノード配線２２の面積によって予め定められた制限値以上となる場合、配線形成不良が発生するエラー箇所として検出する（ステップ２Ｅ）。
【００５５】
次に入力レイアウトからステップ２Ａで選択した配線を削除する（ステップ２Ｆ）。ステップ２Ｆにより一度選択した同一ノード配線は入力レイアウトから削除し、二度選択されることはなくなるため高速なＣＡＤ処理が実施できる。ステップ２Ａで選択した領域２６が入力レイアウト全面を走査したかを判定（ステップ２Ｇ）。走査してない領域２６が存在する場合、ステップ２Ａに戻って繰り返す。全面走査で検証終了。
【００５６】
図５はこの発明の第２の実施の形態の検証時のデータの流れを示すデータフローである。以下データフローについて説明する。
【００５７】
図５に示すように、同一ノード配線認識ステップ２ａは最小線幅領域２６を選択し、入力したレイアウトデータ２１の配線データ２２との重なる領域が存在した場合、配線データ２２を同一ノードとして選択し出力する。面積計算ステップ２ｂは選択された配線データ２２を入力し、面積を計算して計算値を出力する。
コンタクト認識ステップ２ｃは入力レイアウトデータとステップ２ａで出力した配線データ２２を入力として配線データ２２に重なる入力レイアウトデータ２１中のコンタクトホール２４を選択し出力する。コンタクト個数カウントステップ２ｄではステップ２ｃで出力されたコンタクトホール２４の個数を計算し出力する。
【００５８】
エラー判定ステップ２ｅではステップ２ｂで出力された同一ノード配線２２の面積とステップ２ｄで出力されたコンタクトホール２４の個数を入力し、面積に対するコンタクトホール個数が条件を満たしてなければエラーとして選択した配線２２とコンタクトホール２４を出力する。レイアウトデータ更新ステップ２ｆはレイアウトデータ２１と配線データ２２を入力し、入力レイアウトデータの配線層から選択配線データ２２を差し引いたレイアウトを出力し、次に検証する配線の入力レイアウトデータとする。
【００５９】
以上により入力レイアウト上で配線形成不良が発生する箇所を検出できる。
【００６０】
この発明の第３の実施の形態を図８〜図１０に基づいて説明する。
【００６１】
図９はこの発明の第３の実施の形態の検証アルゴリズムを示すフローチャート、図１０はこの発明の第３の実施の形態の検証プロセスを示す説明図である。以下フローチャートに沿って検証手順を説明する。
【００６２】
この半導体装置のレイアウト検証方法は、チップレイアウト上の大面積配線で発生する形成不良を検証する際、一定幅の配線上のコンタクトホールの個数を制限し、この個数制限に基づいて良否判定することにより配線形成不良箇所を検出する。
【００６３】
この場合、図１０（ａ），（ｂ）に示すように、レイアウト３１上で予め配線形成不良の可能性があると考えられる配線幅Ｌ以上の配線３２を選択する（ステップ３Ａ）。ステップ３Ａで選択した配線３２に重なるコンタクトホール３３を選択する（ステップ３Ｂ）。図１０（ｃ），（ｄ）に示すように、ステップ３Ｂで選択したコンタクトホールの個数を計算する（ステップ３Ｃ）。配線幅Ｌに依存して設定した個数制限（例：４個以上）によりエラーレイアウト３４を検出する（ステップ３Ｄ）。
【００６４】
図８はこの発明の第３の実施の形態の検証時のデータの流れを示すデータフローである。以下データフローについて説明する。
【００６５】
図８に示すように、配線認識ステップ３ａは予め配線形成不良の可能性があると考えられる配線幅Ｌを定義し、入力したレイアウトデータ３１から配線幅Ｌ以上の配線３２を選択し出力する。コンタクト認識ステップ３ｂはステップ３ａで出力された配線データ３２と入力レイアウトデータ３１を入力し、入力レイアウトデータ３１から配線データ３２に重なるコンタクトデータ３３を選択し出力する。コンタクト個数カウントステップ３ｃはステップ３ｂで出力されたコンタクトデータ３３を入力としてコンタクトホールの個数を計算し出力する。
【００６６】
エラー判定ステップ３ｄではステップ３ｃで出力されたコンタクトホール３３の個数を入力し配線幅Ｌに依存して設定した個数制限（例：４個以上）に該当するエラーデータ３４を出力する。
【００６７】
以上により入力レイアウト上で配線形成不良が発生する箇所を検出できる。
【００６８】
この発明の第４の実施の形態を図１１〜図１３に基づいて説明する。
【００６９】
図１２はこの発明の第４の実施の形態の検証アルゴリズムを示すフローチャート、図１３はこの発明の第４の実施の形態の検証プロセスを示す説明図である。
以下フローチャートに沿って検証手順を説明する。
【００７０】
この半導体装置のレイアウト検証方法は、チップレイアウト上の大面積配線で発生する形成不良を検証する際、一定幅の配線上のコンタクトホールの総面積を制限し、この面積制限に基づいて良否判定することにより配線形成不良箇所を検出する。
【００７１】
この場合、図１３（ａ），（ｂ）に示すように、レイアウト４１上で予め配線形成不良の可能性があると考えられる配線幅Ｌ２以上の配線４２を選択する（ステップ４Ａ）。ステップ４Ａで選択した配線４２に重なるコンタクトホール４３を選択する（ステップ４Ｂ）。図１３（ｃ），（ｄ）に示すように、ステップ４Ｂで選択したコンタクトホールの面積を計算する（ステップ４Ｃ）。配線幅Ｌ２に依存して設定した面積制限によりエラーレイアウト４４を検出する（ステップ４Ｄ）。
【００７２】
図１１はこの発明の第４の実施の形態の検証時のデータの流れを示すデータフローである。以下データフローについて説明する。
【００７３】
図１１に示すように、配線認識ステップ４ａは予め配線形成不良の可能性があると考えられる配線幅Ｌ２を定義し、入力したレイアウトデータ４１から配線幅Ｌ２以上の配線データ４２を選択し出力する。コンタクト認識ステップ４ｂはステップ４ａで出力された配線データ４２と入力レイアウトデータ４１を入力し、入力レイアウトデータ４１から配線データ４２に重なるコンタクトデータ４３を選択し出力する。コンタクト面積計算ステップ４ｃはステップ４ｂで出力されたコンタクトデータ４３を入力としてコンタクトホールの総面積を計算し出力する。
【００７４】
エラー判定ステップ４ｄではステップ４ｃで出力されたコンタクトホール４３の総面積を入力し配線幅Ｌ２に依存して設定した面積制限に該当するエラーデータ４４を出力する。
【００７５】
以上により入力レイアウト上で配線形成不良が発生する箇所を検出できる。
【００７６】
この発明の第５の実施の形態を図１４〜図１６に基づいて説明する。
【００７７】
図１５はこの発明の第５の実施の形態の検証アルゴリズムを示すフローチャート、図１６はこの発明の第５の実施の形態の検証プロセスを示す説明図である。以下フローチャートに沿って検証手順を説明する。
【００７８】
この半導体装置のレイアウト検証方法は、チップレイアウト上の大面積配線で発生する形成不良を検証する際、同一ノード配線の総面積と同一ノード配線上のコンタクトホールの総面積を計算する工程と、同一ノード配線の総面積に応じて前記コンタクトホールの面積制限値を決定する工程とを含み、コンタクトホールの総面積が面積制限値以上のとき配線形成不良箇所として検出する。
【００７９】
この場合、図１６（ａ）〜（ｃ）に示すように、レイアウト上に最小線幅Ｗ３四方サイズの領域５６を定義し、前記領域５６がレイアウトの配線５１に重なる配線５２を選択する。領域５６が最小線幅であるため選択された配線５２は必ず同一ノードとなる。重ならない場合、前記領域５６をレイアウト内で重ならないようＷ３分移動し、次の領域を選択し配線層に重なるかを判定する。レイアウト全面を走査完了か、次の同一ノード配線が見つかるまで判定を繰り返す（ステップ５Ａ）。選択した同一ノードの配線５２を面積計算する（ステップ５Ｂ）。コンタクトホールホール５４を有する配線５２とコンタクトホール５５を有する配線５３は別ノードである（図１６（ｄ））。ステップ５Ａで選択した配線５２に重なるコンタクトホール５４を選択する（ステップ５Ｃ）。ステップ５Ｃで選択したコンタクトホール５４の総面積を計算する（ステップ５Ｄ）。ステップ５Ｂで計算した同一ノード配線５２から配線面積Ｂ（μｍ２）の範囲に応じたコンタクト面積制限値Ｘ（μｍ２）を図１６（ｅ）の表５７から一意に決定する。決定した制限面積Ｘ（μｍ２）とステップ５Ｄで計算したコンタクトホール５４の総面積を比較し制限値Ｘ（μｍ２）以上となる場合、配線形成不良が発生するエラー箇所として検出する（ステップ５Ｅ）。
【００８０】
次に入力レイアウトからステップ５Ａで選択した配線を削除する（ステップ５Ｆ）。ステップ５Ｆにより一度選択した同一ノード配線は入力レイアウトから削除し、二度選択されることはなくなるため高速なＣＡＤ処理が実施できる。ステップ５Ａで選択した領域５６が入力レイアウト全面を走査したかを判定（ステップ５Ｇ）。走査してない領域５６が存在する場合、ステップ５Ａに戻って繰り返す。全面走査で検証終了。
【００８１】
図１４はこの発明の第５の実施の形態の検証時のデータの流れを示すデータフローである。以下データフローについて説明する。
【００８２】
図１４に示すように、同一ノード配線認識ステップ５ａは最小線幅領域５６を定義し、入力したレイアウトデータ５１の配線データとの重なる領域が存在した場合、配線データ５２を同一ノードとして選択し出力する。配線面積計算ステップ５ｂはステップ５ａで認識した配線データ５２を入力し、面積を計算して結果を出力する。コンタクト認識ステップ５ｃは選択された配線データ５２とレイアウトデータ５１を入力として配線データ５２に重なるレイアウトデータ内のコンタクトホール５４を選択し出力する。コンタクト面積計算ステップ５ｄは選択したコンタクトホール５４を入力して総面積を計算する。コンタクト面積決定ステップ５ｅは予め配線不良の発生率から規定されたエラー条件表５７の配線面積Ｂ（μｍ２）に依存したコンタクト面積制限値Ｘ（μｍ２）とステップ５ｂで出力された配線面積Ｂ（μｍ２）を入力しコンタクト面積の面積制限値Ｘ（μｍ２）を一意に決定する。
【００８３】
エラー判定ステップ５ｆはステップ５ｅから出力されたコンタクト面積の制限値Ｘ（μｍ２）とステップ５ｄで計算されたコンタクト面積とを入力して、面積がＸ（μｍ２）以上の場合にエラーとして選択した配線５２とコンタクトホール５４を出力する。レイアウトデータ更新ステップ５ｇはレイアウトデータ５１と配線データ５２を入力し、入力レイアウトデータの配線層から選択配線データ５２を差し引いたレイアウトを出力し、次に検証する配線の入力レイアウトデータとする。
【００８４】
以上により入力レイアウト上で配線形成不良が発生する箇所を検出できる。
【００８５】
この発明の第６の実施の形態を図１７〜図１９に基づいて説明する。
【００８６】
図１８はこの発明の第６の実施の形態の検証アルゴリズムを示すフローチャート、図１９はこの発明の第６の実施の形態の検証プロセスを示す説明図である。
以下フローチャートに沿って検証手順を説明する。
【００８７】
この半導体装置のレイアウト検証方法は、チップレイアウト上の大面積配線で発生する形成不良を検証する際、同一ノード配線の総面積と同一ノード配線上のコンタクトホールの個数を計算する工程と、同一ノード配線の総面積に応じてコンタクトホールの個数制限値を決定する工程とを含み、コンタクトホールの個数が個数制限値以上のとき配線形成不良箇所として検出する。
【００８８】
この場合、図１９（ａ）〜（ｃ）に示すように、レイアウト上に最小線幅Ｗ４四方サイズの領域６６を定義し、前記領域６６がレイアウトの配線６１に重なる配線６２を選択する。領域６６が最小線幅であるため選択された配線６２は必ず同一ノードとなる。重ならない場合、前記領域６６をレイアウト内で重ならないようＷ４分移動し、次の領域を選択し配線層に重なるかを判定する。レイアウト全面を走査完了か、次の同一ノード配線が見つかるまで判定を繰り返す（ステップ６Ａ）。選択した同一ノードの配線６２を面積計算する（ステップ６Ｂ）。コンタクトホール６４を有する配線６２とコンタクトホール６５を有する配線６３は別ノードである（図１９（ｄ））。ステップ６Ａで選択した配線６２に重なるコンタクトホール６４を選択する（ステップ６Ｃ）。ステップ６Ｃで選択したコンタクトホール６４の個数を計算する（ステップ６Ｄ）。ステップ６Ｂで計算した同一ノード配線６２から配線面積Ｂ（μｍ２）に応じたコンタクト個数制限値Ｃ（個）を図１９（ｅ）の表６７から一意に決定する。決定した制限個数Ｃ（個）とステップ６Ｄで計算したコンタクトホール６４の個数を比較しＣ個以上となる場合、配線形成不良が発生するエラー箇所として検出する（ステップ６Ｅ）。
【００８９】
次に入力レイアウトからステップ６Ａで選択した配線を削除する（ステップ６Ｆ）。ステップ６Ｆにより一度選択した同一ノード配線は入力レイアウトから削除し、二度選択されることはなくなるため高速なＣＡＤ処理が実施できる。ステップ６Ａで選択した領域６６が入力レイアウト全面を走査したかを判定（ステップ６Ｇ）。走査してない領域６６が存在する場合、ステップ６Ａに戻って繰り返す。全面走査で検証終了。
【００９０】
図１７はこの発明の第６の実施の形態の検証時のデータの流れを示すデータフローである。以下データフローについて説明する。
【００９１】
図１７に示すように、同一ノード配線認識ステップ６ａは最小線幅領域６６を定義し、入力したレイアウトデータ６１の配線データとの重なる領域が存在した場合、配線データ６２を同一ノードとして選択し出力する。配線面積計算ステップ６ｂはステップ６ａで認識した同一ノード配線データ６２を入力し、面積を計算して結果を出力する。コンタクト認識ステップ６ｃは選択された配線データ６２とレイアウトデータ６１を入力として配線データ６２に重なるレイアウトデータ内のコンタクトホール６４を選択し出力する。コンタクト個数カウントステップ６ｄはステップ６ｃで選択したコンタクトホールデータ６４を入力して個数を計算する。コンタクト個数決定ステップ６ｅは予め配線不良の発生率から規定されたエラー条件表６７とステップ６ｂで出力された配線面積Ｂ（μｍ２）を入力し、配線面積Ｂ（μｍ２）に依存したコンタクト個数制限値Ｃ（個）を決定して出力する。
【００９２】
エラー判定ステップ６ｆはステップ６ｅから出力されたコンタクト個数の制限値Ｃ（個）とステップ６ｄで計算されたコンタクト個数とを入力して個数がＣ個以上の場合にエラーとして選択した配線６２とコンタクトホール６４を出力する。レイアウトデータ更新ステップ６ｇはレイアウトデータ６１と配線データ６２を入力し、入力レイアウトデータ６１の配線層から選択配線データ６２を差し引いたレイアウトを出力し、検証すべき次の配線の入力レイアウトデータとする。
【００９３】
以上により入力レイアウト上で配線形成不良が発生する箇所を検出できる。
【００９４】
この発明の第７の実施の形態を図２０〜図２２に基づいて説明する。
【００９５】
図２１はこの発明の第７の実施の形態の検証アルゴリズムを示すフローチャート、図２２はこの発明の第７の実施の形態の検証プロセスを示す説明図である。
以下フローチャートに沿って検証手順を説明する。
【００９６】
この半導体装置のレイアウト検証方法は、チップレイアウト上の大面積配線で発生する形成不良を検証する際、一定幅の配線上のコンタクトホールの個数を計算する工程と、配線幅に応じてコンタクトホールの個数制限値を決定する工程とを含み、コンタクトホールの個数が個数制限値以上のとき配線形成不良箇所として検出する。
【００９７】
この場合、図２２（ａ），（ｂ）に示すように、レイアウト７１上で予め配線形成不良の可能性があると考えられる配線幅Ｌ３以上の配線７２を選択する（ステップ７Ａ）。ステップ７Ａで選択した配線７２に重なるコンタクトホール７３を選択する（ステップ７Ｂ）。ステップ７Ｂで選択したコンタクトホールの個数を計算する（ステップ７Ｃ）。ステップ７Ｃで計算したコンタクトホール７３の個数制限値を図２２（ｅ）の表７７の配線幅Ｌ３の範囲に依存したコンタクト個数制限値Ｃ（例：Ｌ３＝Ｗ１の範囲→４個以上）により一意に決定する。図２２（ｃ），（ｄ）に示すように、決定した制限個数４個とステップ７Ｃで計算したコンタクトホール７４の個数を比較し制限値（４個）以上となる場合、配線形成不良が発生するエラー箇所として検出する（ステップ７Ｄ）。
【００９８】
図２０はこの発明の第７の実施の形態の検証時のデータの流れを示すデータフローである。以下データフローについて説明する。
【００９９】
図２０に示すように、配線認識ステップ７ａは予め配線形成不良の可能性があると考えられる配線幅Ｌ３を定義し、入力したレイアウトデータ７１から配線幅Ｌ３以上の配線７２を選択し出力する。コンタクト認識ステップ７ｂはステップ７ａで出力された配線データ７２と入力レイアウトデータ７１を入力し、入力レイアウトデータ７１から配線データ７２に重なるコンタクトデータ７３を選択し出力する。コンタクト個数カウントステップ７ｃはステップ７ｂで出力されたコンタクトデータ７３を入力として個数を計算し出力する。コンタクト個数決定ステップ７ｄは予め配線不良の発生率から規定されたエラー条件表７７とステップ７ａで出力された配線幅Ｌ３（μｍ）を入力し、配線幅Ｌ３（μｍ）に依存したコンタクト個数制限値Ｃ（個）を決定して出力する。
【０１００】
エラー判定ステップ７ｅはステップ７ｄから出力されたコンタクト個数の制限値（例：Ｗ１＝４個以上）とステップ７ｃで計算されたコンタクトホール個数７３とを入力して比較し、４個以上となる場合にエラーとして選択したコンタクトホール７４を出力する。
【０１０１】
以上により入力レイアウト上で配線形成不良が発生する箇所を検出できる。
【０１０２】
この発明の第８の実施の形態を図２３〜図２５に基づいて説明する。
【０１０３】
図２４はこの発明の第８の実施の形態の検証アルゴリズムを示すフローチャート、図２５はこの発明の第８の実施の形態の検証プロセスを示す説明図である。
以下フローチャートに沿って検証手順を説明する。
【０１０４】
この半導体装置のレイアウト検証方法は、チップレイアウト上の大面積配線で発生する形成不良を検証するであって、一定幅の配線上のコンタクトホールの総面積を計算する工程と、配線幅に応じてコンタクトホールの面積制限値を決定する工程とを含み、コンタクトホールの総面積が面積制限値以上のとき配線形成不良箇所として検出する。
【０１０５】
この場合、図２５（ａ），（ｂ）に示すように、レイアウト８１上で予め配線形成不良の可能性があると考えられる配線幅Ｌ４以上の配線８２を選択する（ステップ８Ａ）。ステップ８Ａで選択した配線８２に重なるコンタクトホール８３を選択する（ステップ８Ｂ）。ステップ８Ｂで選択したコンタクトホールの総面積を計算する（ステップ８Ｃ）。ステップ８Ｃで計算したコンタクトホールの面積制限値を図２５（ｅ）の表８７の配線幅Ｌ４の範囲に依存したコンタクト面積制限値Ｘ（例：Ｗ１の範囲→面積１μｍ２以上）により一意に決定する。図２５（ｃ），（ｄ）に示すように、決定した制限面積Ｘ（μｍ２）とステップ８Ｃで計算したコンタクトホール８４の面積を比較しＸ（μｍ２）以上となる場合、配線形成不良が発生するエラー箇所として検出する（ステップ８Ｄ）。
【０１０６】
図２３はこの発明の第８の実施の形態の検証時のデータの流れを示すデータフローである。以下データフローについて説明する。
【０１０７】
図２３に示すように、配線認識ステップ８ａは、レイアウト８１上で予め配線形成不良の可能性があると考えられる配線幅Ｌ４以上の配線８２を選択し出力する。コンタクト認識ステップ８ｂはステップ８ａで出力された配線データ８２と入力レイアウトデータ８１を入力し、入力レイアウトデータ８１から配線データ８２に重なるコンタクトデータ８３を選択し出力する。コンタクト面積計算ステップ８ｃはステップ８ｂで出力されたコンタクトデータ８３を入力としてコンタクトホール８３の総面積を計算し出力する。コンタクト面積決定ステップ８ｄは予め配線不良の発生率から規定されたエラー条件表８７とステップ８ａで出力された配線幅Ｌ４（μｍ）を入力し、配線幅Ｌ４（μｍ）に依存したコンタクトホール総面積Ｘ（μｍ２）を一意に決定して出力する。
【０１０８】
エラー判定ステップ８ｅはステップ８ｄから出力されたコンタクト総面積の制限値（例：Ｗ１＝１μｍ２以上）とステップ８ｃで計算されたコンタクトホール総面積とを入力して比較し、面積が１μｍ２以上の場合にエラーとして選択したコンタクトホール８４を出力する。
【０１０９】
以上により入力レイアウト上で配線形成不良が発生する箇所を検出できる。
【０１１０】
この発明の第９の実施の形態を図２６〜図３０に基づいて説明する。
【０１１１】
図２８はこの発明の第９の実施の形態において一括してコンタクトホールの個数を検査する領域を示す説明図である。実線で示す領域９６が検証するチップ全面、点線で示す領域９５は予め決めた検査領域幅Ａ四方と縦方向、横方向に等間隔Ｓで配置した検査間隔を表す。９１〜９４は検証領域の移動状態を示す。図２９は図２８の検査間隔を拡大して配線レイアウト９８との関係を示したものである。
【０１１２】
図２７はこの発明の第９の実施の形態の検証アルゴリズムを示すフローチャートである。以下フローチャートに沿って検証手順を説明する。
【０１１３】
この半導体装置のレイアウト検証方法は、チップレイアウト上の大面積配線で形成不良の発生を検証する際、チップレイアウト全面を複数の検証領域に分割する工程と、検証領域で一定幅の配線上のコンタクトホールの個数を制限し、この個数制限に基づいて良否判定することにより配線形成不良箇所を検出する工程と、検証領域がチップレイアウト上の全面を走査する工程とを含む。
【０１１４】
この場合、図２９に示すように、検証対象の入力レイアウト９８において一括検証領域９５を定義する。検証領域は幅Ａ四方を縦方向、横方向に等間隔Ｓで配置する（ステップ９Ａ）。以下検証領域を使ったコンタクトホール個数の制限方法について述べる。
【０１１５】
前記検証領域９５で検証を行い、完了すると検証領域９５は検証すべきレイアウト内を移動し再度別領域の検証を行う。検証領域９５が全面を走査してレイアウト全面の検証が完了となる。以下、検証領域９５が移動する一例を挙げて説明する。
【０１１６】
まず初めにレイアウト全面の左下に合わせて検証領域を選択する（図２９（ａ））。前記領域９５での検証が完了すると、次に縦方向９２に予め処理するデータ規模によって決めた間隔で検証領域９５を移動する（図２９（ｂ））。全体の検証領域がチップ全面であるか、１ブロックであるかといった処理するデータ規模によって前記検証領域９５の移動量や前記検証領域９５の１つの枠の大きさを変化させることでチップ全面検証は処理ＴＡＴ優先、チップの一部での検証は詳細な検証を優先というように目的に応じて使い分けることができる。９２で示した縦方向への移動を初めの位置からＳ（検証領域の間隔）＋Ａ（検証領域の枠の１辺の長さ）移動するまで繰り返す。次に９３で示すように横方向にも同様に検証領域がＳ＋Ａ移動するまで繰り返す（図２９（ｃ））。最後に９４で示した斜め方向にも同様に検証領域が移動するまで繰り返す（図２９（ｄ））。三方向完了した時点でレイアウト全面の検証が完了となる（ステップ９Ｂ）。
【０１１７】
次に前記検証領域９５とレイアウト９８内の配線９７の重なる領域９９を選択する。図３０（ａ），（ｂ）に示すように、ステップ９Ｃの結果の配線領域の中から予め配線形成不良の可能性があると考えられる配線幅Ｌ５の配線領域８８を選択する（ステップ９Ｃ）。図３０（ｃ）に示すように、ステップ９Ｃで選択した配線に重なるコンタクトホール８９を選択する（ステップ９Ｄ）。このときカウントするコンタクトホールが前記検証領域９５を跨ぐ場合や外に接する場合（図３０（ｆ）に示す符号１０７）は個数としてカウントしない。前記検証領域９５に全て含まれる場合（図３０（ｆ）に示す符号１０６）のみカウント対象とする。選択したコンタクトホール８９の個数を計算する（ステップ９Ｅ）。図３０（ｄ）に示すように、ステップ９Ｅで計算したコンタクトホール８９の個数と予め決められたエラー条件とを比較して制限値以上となる場合、配線形成不良が発生するエラー箇所９０として検出する（ステップ９Ｆ）。次に前記検証領域９５がチップ全面を走査したかを判定する（ステップ９Ｇ）。全てを走査してなければステップ９Ｂ〜ステップ９Ｇを繰り返す。全て走査していれば検証完了となる。
【０１１８】
図２６はこの発明の第９の実施の形態の検証時のデータの流れを示すデータフローである。以下データフローについて説明する。
【０１１９】
図２６に示すように、検証領域選択ステップ９ａはレイアウトデータ９８を入力し、検証するレイアウト上の一括検証領域９５を定義してレイアウトデータ９８との重なる配線を選択し特定領域配線データとして出力する。配線認識ステップ９ｂはステップ９ａから出力する特定領域配線データ９７から予め定められた幅Ｌ５の配線８８を選択し、出力する。コンタクト認識ステップ９ｃはステップ９ａから出力される特定領域配線９７とステップ９ｂから出力される配線データ８８を入力し、特定領域配線データ９７の中で、配線データ８８に重なるコンタクトホール８９を選択し、出力する。
【０１２０】
コンタクトカウントステップ９ｄはステップ９ｃから出力したコンタクトホール８９を入力し、コンタクトホール数を計算する。エラー判定ステップ９ｅはステップ９ｄから出力されるコンタクトホール個数と予め決められたエラー条件とを比較し、条件に満たない場合にエラーとして選択したコンタクトホール９０を出力する。
【０１２１】
以上により入力レイアウト上で配線形成不良が発生する箇所を検出できる。
【０１２２】
この発明の第１０の実施の形態を図３１〜図３３に基づいて説明する。
【０１２３】
図３２はこの発明の第１０の実施の形態の検証アルゴリズムを示すフローチャート、図３３はこの発明の第１０の実施の形態の検証プロセスを示す説明図である。以下フローチャートに沿って検証手順を説明する。
【０１２４】
この半導体装置のレイアウト検証方法は、第３の実施の形態において、チップレイアウト上で接続するコンタクトホールが一定の数に満たない配線を予め除いた上で、一定幅の配線上のコンタクトホールの個数を制限する。
【０１２５】
この場合、不良が発生する可能性がある配線上の最低限のコンタクトホール個数（例：３個）を定義する。次に図３３（ａ），（ｂ）に示すように、入力レイアウト１０１から定義したコンタクトホール個数以上の配線１０２を選択することで検証する必要のない配線を削除しＣＡＤ処理ＴＡＴを短縮する（ステップ１０Ａ）。図３３（ｃ）に示すようにステップ１０Ａでフィルタリングしたレイアウト１０２から予め決めた配線幅Ｌ６以上の幅をもつ配線１０３のみ選択する（ステップ１０Ｂ）。図３３（ｄ）に示すようにフィルタリングしたレイアウト１０２から選択した配線１０３に重なるコンタクトホール１０４を選択する（ステップ１０Ｃ）。図３３（ｅ）に示すように選択したコンタクトホールの個数を計算（ステップ１０Ｄ）し、予め定められたエラー条件とステップ１０Ｄで計算したコンタクトホール個数を比較して、条件に満たない（３個以上の）コンタクトホール１０５を出力する。
【０１２６】
図３１はこの発明の第１０の実施の形態の検証時のデータの流れを示すデータフローである。以下データフローについて説明する。
【０１２７】
図３１に示すように、配線フィルタリングステップ１０ａはレイアウトデータを入力し、コンタクトホールの個数によって配線形成不良発生の可能性がない配線を予めレイアウトデータ１０１から削除したデータ１０２を出力する。配線認識ステップ１０ｂは予め配線形成不良の可能性があると考えられる配線幅Ｌ６を定義し、入力したレイアウトデータ１０２から配線幅Ｌ６以上の配線１０３を選択し出力する。コンタクト認識ステップ１０ｃはステップ１０ｂから出力された配線データ１０３とレイアウトデータ１０２を入力し、レイアウトデータ１０２から配線データ１０３に重なるコンタクトデータ１０４を選択し出力する。
【０１２８】
コンタクト個数カウントステップ１０ｄはステップ１０ｃで出力されたコンタクトホールデータ１０４を入力して個数を計算し出力する。エラー判定ステップ１０ｅではステップ１０ｄで出力されたコンタクトホール１０４の個数を入力し配線幅Ｌ６に依存して設定した個数制限（例：４個以上）に該当するエラーデータ１０５を出力する。
【０１２９】
以上により入力レイアウト上で配線形成不良が発生する箇所を検出できる。
【０１３０】
この発明の第１１の実施の形態を図３４〜図３９に基づいて説明する。
【０１３１】
図３６はこの発明の第１１の実施の形態において一括してコンタクトホールの個数を検査する領域を示す説明図である。実線で示す領域１１６が検証するチップ全面、点線で示す領域１１５は予め決めた検査領域幅Ａ２四方と縦方向、横方向に等間隔Ｓ２で配置した検査間隔を表す。１１１〜１１４は検証領域の移動状態を示す。図３７は図３６の検査間隔を拡大して配線レイアウト１１８との関係を示したものである。
【０１３２】
図３５はこの発明の第１１の実施の形態の検証アルゴリズムを示すフローチャートである。以下フローチャートに沿って検証手順を説明する。
【０１３３】
この半導体装置のレイアウト検証方法は、第９の実施の形態において、複数の検証領域のうちコンタクトホールの個数が一定以上となる検証領域に限定して、一定幅の配線上のコンタクトホールの個数を制限する。
【０１３４】
この場合、図３７に示すように、検証対象の入力レイアウト１１８において一括検証領域１１５を定義する。検証領域は幅Ａ２四方を縦方向、横方向に等間隔Ｓ２で配置する（ステップ１１Ａ）。以下検証領域を使ったコンタクトホールの制限方法について述べる。
【０１３５】
前記検証領域１１５で検証を行い、完了すると検証領域１１５は検証すべきレイアウト内を移動し再度別領域の検証を行う。検証領域１１５が全面を走査してレイアウト全面の検証が完了となる。以下、検証領域１１５が移動する一例を挙げて説明する。
【０１３６】
まず初めにレイアウト全面の左下に合わせて検証領域を選択する（図３７（ａ））。前記領域１１５での検証が完了すると、次に縦方向１１２に予め決めた間隔で検証領域１１５を移動する（図３７（ｂ））。全体の検証領域がチップ全面であるか、１ブロックであるかといった処理するデータ規模によって前記検証領域１１５の移動量や前記検証領域１１５の１つの枠の大きさを変化させることでチップ全面検証は処理ＴＡＴ優先、チップの一部での検証は詳細な検証を優先というように目的に応じて使い分けることができる。１１２で示した縦方向への移動を初めの位置からＳ２（検証領域の間隔）＋Ａ２（検証領域の枠の１辺の長さ）移動するまで繰り返す。次に１１３で示すように横方向にも同様に検証領域がＳ２＋Ａ２移動するまで繰り返す（図３７（ｃ））。最後に１１４で示した斜め方向にも同様に検証領域が移動するまで繰り返す（図３７（ｄ））。三方向完了した時点でレイアウト全面の検証が完了とする（ステップ１１Ｂ）。
【０１３７】
ステップ１１Ｂで選択した領域１１５をコンタクトホールの個数でフィルタリングする。配線の面積や幅に依存せずコンタクトホールの個数が少なくても３個以上のとき配線形成不良が発生するのであれば、コンタクトホールが２個以下の領域は検証する必要がないので、図３８で示すようにステップ１１Ｂで選択した検証領域１１５からコンタクトホールが３個以上存在する検証領域１２０を選択する（ステップ１１Ｃ）ことで検証処理ＴＡＴを短縮することができる。
【０１３８】
次にフィルタリングした前記検証領域１２０とレイアウト１１８内の配線１１７の重なる領域１１９を選択する（ステップ１１Ｃ）。図３９（ａ），（ｂ）に示すように、ステップ１１Ｃの結果の配線領域の中から予め決められた幅Ｗ以上の配線領域１２２を選択する（ステップ１１Ｄ）。図３９（ｃ）に示すように、ステップ１１Ｄで選択した配線に重なるコンタクトホール１２３を選択する（ステップ１１Ｅ）。選択したコンタクトホール１２３の個数を計算する（ステップ１１Ｆ）。ステップ１１Ｆで計算したコンタクトホール１２３の個数と予め決められたエラー条件とを比較して制限値以上（図３９（ｄ）の符号１２４）となる場合、配線形成不良が発生するエラー箇所として検出する（ステップ１１Ｇ）。
次に前記検証領域１１５がチップ全面を走査したかを判定する（ステップ１１Ｈ）。全てを走査してなければステップ１１Ｂ〜ステップ１１Ｇを繰り返す。全て走査していれば検証完了となる。
【０１３９】
図３４はこの発明の第１１の実施の形態の検証時のデータの流れを示すデータフローである。以下データフローについて説明する。
【０１４０】
図３４に示すように、検証領域選択ステップ１１ａはレイアウトデータ１１８を入力し、一括検証領域１１５を選択し出力する。ステップ１１ｂは前記検証領域１１５とレイアウトデータ１１８を入力して検証領域１１５からコンタクトホールが３個以上となる検証領域１２０と配線１１７との重なり部分を特定領域配線データ１１９として出力する。配線認識ステップ１１ｃはステップ１１ｂから出力する特定領域配線データから予め定められた幅Ｗの配線１２２を選択し、出力する。コンタクト認識ステップ１１ｄはステップ１１ｂから出力される特定検証領域データ１１９とステップ１１ｃから出力される配線データ１２２を入力し、検証配線データ１１９の中で、配線１１９に重なるコンタクトホール１２３を選択し、出力する。
【０１４１】
コンタクトカウントステップ１１ｅはステップ１１ｄから出力したコンタクトホール１２３を入力し、コンタクトホール数を計算する。エラー判定ステップ１１ｆはステップ１１ｅから出力されるコンタクトホール個数と予め決められたエラー条件とを比較し、条件に満たない場合にエラーとして選択したコンタクトホール１２４を出力する。
【０１４２】
以上により入力レイアウト上で配線形成不良が発生する箇所を検出できる。
【０１４３】
この発明の第１２の実施の形態を図４０〜図４３に基づいて説明する。
【０１４４】
図４２はこの発明の第１２の実施の形態において一括してコンタクトホールの個数を検査する領域を示す説明図である。実線で示す領域１３６が検証するチップ全面、点線で示す領域１３５は予め決めた検査領域幅Ａ３四方と縦方向、横方向に等間隔Ｓ３で配置した検査間隔を表す。１３１〜１３４は検証領域の移動状態を示す。図４３は図４２の検査間隔を拡大して配線レイアウト１３８との関係を示したものである。
【０１４５】
図４１はこの発明の第１２の実施の形態の検証アルゴリズムを示すフローチャートである。以下フローチャートに沿って検証手順を説明する。
【０１４６】
この半導体装置のレイアウト検証方法は、チップレイアウト上の大面積配線で形成不良の発生を検証する際、チップレイアウト全面を複数の検証領域に分割する工程と、検証領域でアンテナチェックを用いて同一ノード配線の総面積と同一ノード配線上のコンタクトホールの総面積との面積比を制限し、この制限に基づいて良否判定することにより配線形成不良箇所を検出する工程と、検証領域がチップレイアウト上の全面を走査する工程とを含む。
【０１４７】
この場合、図４３に示すように、検証対象の入力レイアウト１３８において一括検証領域１３５を定義する。検証領域は幅Ａ３四方を縦方向、横方向に等間隔Ｓ３で配置する（ステップ１３Ａ）。以下検証領域１３５を使った同一ノード総面積とコンタクトホール総面積との面積比の制限方法について述べる。
【０１４８】
前記検証領域１３５で検証を行い、完了すると検証領域１３５は検証すべきレイアウト内を移動し再度別領域の検証を行う。検証領域１３５が全面を走査してレイアウト全面の検証が完了となる。以下、検証領域１３５が移動する一例を挙げて説明する。
【０１４９】
まず初めにレイアウト全面の左下に合わせて検証領域を選択する（図４２（ａ））。前記領域１３５での検証が完了すると、次に縦方向１３２に予め決めた間隔で検証領域１３５を移動する（図４２（ｂ））。１３２で示した縦方向への移動を初めの位置からＳ３（検証領域の間隔）＋Ａ３（検証領域の枠の１辺の長さ）移動するまで繰り返す。次に１３３で示すように横方向にも同様に検証領域がＳ３＋Ａ３移動するまで繰り返す（図４２（ｃ））。最後に１３４で示した斜め方向にも同様に検証領域が移動するまで繰り返す（図４２（ｄ））。三方向完了した時点でレイアウト全面の検証が完了とする（ステップ１３Ｂ）。
【０１５０】
次に前記検証領域１３５とレイアウト１３８内の配線１３７が重なる配線１３９を選択する（ステップ１３Ｃ）。前記検証領域１３５とレイアウト１３８内のコンタクトホールが重なるコンタクトホール１４０を選択する（ステップ１３Ｄ）。ステップ１３Ｃとステップ１３Ｄで選択した配線１３９とコンタクトホール１４０をアンテナチェックに用いて同一ノードの配線の総面積と同一ノード配線上のコンタクトホールの総面積との比率を計算する（ステップ１３Ｅ）。通常アンテナチェックはゲートとゲートに接続するコンタクトの比率を計算するが、ゲートの代わりに配線１３９を用いることで配線と配線に接続するコンタクトホールとの比率を求めることが可能である。ステップ１３Ｅで計算した総面積比と予め決められたエラー条件とを比較して制限値以上となる場合、配線形成不良が発生するエラー箇所として検出する（ステップ１３Ｆ）。次に前記検証領域１３５がレイアウト全面を走査したかを判定する（ステップ１３Ｇ）。全てを走査してなければステップ１３Ｂ〜ステップ１３Ｇを繰り返す。全て走査していれば検証完了となる。
【０１５１】
図４０はこの発明の第１２の実施の形態の検証時のデータの流れを示すデータフローである。以下データフローについて説明する。
【０１５２】
図４０に示すように、検証領域選択ステップ１３ａはレイアウトデータ１３８を入力し、一括検証領域１３５を選択し出力する。配線認識ステップ１３ｂは前記検証領域１３５とレイアウトデータ１３８を入力してレイアウトデータから検証領域１３５と重なる配線１３９を選択する。コンタクト認識ステップ１３ｃは前記検証領域１３５とレイアウトデータ１３８を入力してレイアウトデータから検証領域１３５と重なるコンタクト１４０を選択する。面積比計算ステップ１３ｄはステップ１３ｂで選択した配線１３９とステップ１３ｃで選択したコンタクトホール１４０を入力し、ゲートの代わりに配線１３９を用いてアンテナチェックを行う。
【０１５３】
エラー判定ステップ１３ｅはステップ１３ｄから出力される面積比と予め決められたエラー条件とを比較し、条件に満たない場合にエラーとして選択した配線１３９とコンタクトホール１４０を出力する。
【０１５４】
以上により入力レイアウト上で配線形成不良が発生する箇所を検出できる。
【０１５５】
この発明の第１３の実施の形態を図４４〜図４６に基づいて説明する。
【０１５６】
図４５はこの発明の第１３の実施の形態の検証アルゴリズムを示すフローチャートである。以下フローチャートに沿って検証手順を説明する。
【０１５７】
この半導体装置のレイアウト検証方法は、チップレイアウト上の大面積配線で形成不良の発生を検証する際、チップレイアウト上に一部検証領域を定義する工程と、一部検証領域でアンテナチェックを用いて同一ノード配線の総面積と同一ノード配線上のコンタクトホールの総面積との面積比を制限し、この制限に基づいて良否判定することにより配線形成不良箇所を検出する工程と、一部検証領域がデンシティチェックを用いてチップレイアウト上の全面を走査する工程とを含む。
【０１５８】
この場合、図４６に示すように、検証対象の入力レイアウト１４２において大きさＡ４で定義した一部検証領域１４３で面積比計算を行い、移動ステップＳ４（＜Ａ４）で前記一部検証領域がレイアウト全面を走査して同一ノード配線と配線に接続されるコンタクトホールとの総面積比を制限する方法について述べる。
【０１５９】
前記一部検証領域１４３で検証を行い、完了すると一部検証領域１４３は検証すべきレイアウト内を移動し再度別領域の検証を行う。一部検証領域１４３が全面を走査してレイアウト全面の検証が完了となる（ステップ１４Ａ）。前記一部検証領域１４３とレイアウト１４２内の配線１４１が重なる配線１４５を選択する（ステップ１４Ｂ）。前記一部検証領域１４３とレイアウト１４２内のコンタクトホールが重なるコンタクトホール１４６を選択する（ステップ１４Ｃ）。ステップ１４Ｂとステップ１４Ｃで選択した配線１４５とコンタクトホール１４６をアンテナチェックに用いて同一ノードの配線の総面積と同一ノード配線上のコンタクトホールの総面積との比率を計算する（ステップ１４Ｄ）。通常アンテナチェックはゲートとゲートに接続するコンタクトの比率を計算するが、ゲートの代わりに配線１４５を用いることで配線と配線に接続するコンタクトホールとの比率を求めることが可能である。ステップ１４Ｄで計算した総面積比と予め決められたエラー条件とを比較して制限値以上となる場合、配線形成不良が発生するエラー箇所として検出する（ステップ１４Ｅ）。次に前記一部検証領域１４３がレイアウト全面を走査したかを判定する（ステップ１４Ｆ）。全てを走査してなければステップ１４Ａ〜ステップ１４Ｅを繰り返す。全て走査していれば検証完了となる。
【０１６０】
図４４はこの発明の第１３の実施の形態の検証時のデータの流れを示すデータフローである。以下データフローについて説明する。
【０１６１】
図４４に示すように、一部検証領域選択ステップ１４ａはレイアウトデータ１４２を入力し、一部検証領域１４３を選択し出力する。配線認識ステップ１４ｂは前記一部検証領域１４３とレイアウトデータ１４２を入力してレイアウトデータから一部検証領域１４３と重なる配線１４５を選択する。コンタクト認識ステップ１４ｃは前記一部検証領域１４３とレイアウトデータ１４２を入力してレイアウトデータ１４２から一部検証領域１４３と重なるコンタクト１４６を選択する。面積比計算ステップ１４ｄはステップ１４ｂで選択した配線１４５とステップ１４ｃで選択したコンタクトホール１４０を入力し、ゲートの代わりに配線１４５を用いてアンテナチェックを行う。
【０１６２】
エラー判定ステップ１４ｅはステップ１４ｄから出力される面積比と予め決められたエラー条件とを比較し、条件に満たない場合はエラーとして選択した配線１４５とコンタクトホール１４６を出力する。
【０１６３】
以上により入力レイアウト上で配線形成不良が発生する箇所を検出できる。
【０１６４】
【発明の効果】
この発明の請求項１記載の半導体装置のレイアウト検証方法によれば、配線上のコンタクトホールのレイアウトと配線のレイアウトとの関係から配線形成不良箇所を検出するので、大面積配線上のコンタクトホールが高密度の場合に、ヒロックの発生を防止し、半導体製造時に発生する配線不良を防止することができる。
【０１６５】
請求項２では、配線形成不良箇所を検出した配線のレイアウトを修正するので、幅広配線上ヒロックによる配線の剥離不良を低減することができる。
【０１６６】
この発明の請求項３記載の半導体装置のレイアウト検証方法によれば、チップレイアウト上で同一ノード配線の総面積と同一ノード配線上のコンタクトホールの総面積との面積比を制限し、この制限に基づいて良否判定することにより配線形成不良箇所を検出するので、レイアウト設計段階で面積比制限を超える不良箇所を検出することにより、ヒロックや配線とコンタクトホールとの接続不良による大面積配線の断線、配線破壊、表面剥離などの形成不良を回避できる。
【０１６７】
この発明の請求項４記載の半導体装置のレイアウト検証方法によれば、同一ノード配線上のコンタクトホールの個数を制限し、この個数制限に基づいて良否判定することにより配線形成不良箇所を検出するので、レイアウト設計段階で個数制限を超える不良箇所を検出することにより、ヒロックや配線とコンタクトホールとの接続不良による大面積配線の断線、配線破壊、表面剥離などの形成不良を回避できる。
【０１６８】
この発明の請求項５記載の半導体装置のレイアウト検証方法によれば、一定幅の配線上のコンタクトホールの個数を制限し、この個数制限に基づいて良否判定することにより配線形成不良箇所を検出するので、レイアウト設計段階で個数制限を超える不良箇所を検出することにより、ヒロックや配線とコンタクトホールとの接続不良による大面積配線の断線、配線破壊、表面剥離などの形成不良を回避できる。
【０１６９】
この発明の請求項６記載の半導体装置のレイアウト検証方法によれば、一定幅の配線上のコンタクトホールの総面積を制限し、この面積制限に基づいて良否判定することにより配線形成不良箇所を検出するので、レイアウト設計段階で面積制限を超える不良箇所を検出することにより、ヒロックや配線とコンタクトホールとの接続不良による大面積配線の断線、配線破壊、表面剥離などの形成不良を回避できる。
【０１７０】
この発明の請求項７記載の半導体装置のレイアウト検証方法によれば、同一ノード配線の総面積と同一ノード配線上のコンタクトホールの総面積を計算する工程と、同一ノード配線の総面積に応じてコンタクトホールの面積制限値を決定する工程とを含み、コンタクトホールの総面積が面積制限値以上のとき配線形成不良箇所として検出するので、同一ノード配線の総面積に応じてコンタクトホール総面積の制限が変化することで、請求項３と同様の作用効果が得られるとともに、配線の幅／面積に応じて制限値を高精度に微調整できる。
【０１７１】
この発明の請求項８記載の半導体装置のレイアウト検証方法によれば、同一ノード配線の総面積と同一ノード配線上のコンタクトホールの個数を計算する工程と、同一ノード配線の総面積に応じて前記コンタクトホールの個数制限値を決定する工程とを含み、コンタクトホールの個数が個数制限値以上のとき配線形成不良箇所として検出するので、同一ノード配線の総面積に応じてコンタクトホールの個数制限が変化することで、請求項４と同様の作用効果が得られるとともに、配線の幅／面積に応じて制限値を高精度に微調整できる。
【０１７２】
この発明の請求項９記載の半導体装置のレイアウト検証方法によれば、一定幅の配線上のコンタクトホールの個数を計算する工程と、配線幅に応じてコンタクトホールの個数制限値を決定する工程とを含み、コンタクトホールの個数が個数制限値以上のとき配線形成不良箇所として検出するので、配線幅に応じてコンタクトホールの個数制限が変化することで、請求項５と同様の作用効果が得られるとともに、コンタクトの面積／個数に応じて制限値を高精度に微調整できる。
【０１７３】
この発明の請求項１０記載の半導体装置のレイアウト検証方法によれば、一定幅の配線上のコンタクトホールの総面積を計算する工程と、配線幅に応じてコンタクトホールの面積制限値を決定する工程とを含み、コンタクトホールの総面積が面積制限値以上のとき配線形成不良箇所として検出するので、配線幅に応じてコンタクトホールの面積制限が変化することで、請求項６と同様の作用効果が得られるとともに、コンタクトの面積／個数に応じて制限値を高精度に微調整できる。
【０１７４】
この発明の請求項１１記載の半導体装置のレイアウト検証方法によれば、チップレイアウト全面を複数の検証領域に分割する工程と、検証領域で一定幅の配線上のコンタクトホールの個数を制限し、この個数制限に基づいて良否判定することにより配線形成不良箇所を検出する工程と、検証領域がチップレイアウト上の全面を走査する工程とを含むので、検証領域内で請求項５と同様の検証を行い、検証領域が全面を走査することでレイアウト全面の検証が完了する。チップ全面を領域分割することでチップ全面に比べ局所的にコンタクトの密集した部分を検出し形成不良を回避できる。
【０１７５】
請求項１２では、チップレイアウトのチップ全面を検証する全面検証とチップの一部を検証する一部検証とで、検証領域の走査間隔が変動するので、チップ全面検証は処理ＴＡＴを優先、一部検証は詳細な検証を優先というように目的に応じて走査間隔を使い分けることができる。
【０１７６】
請求項１３では、チップ全面検証は処理ＴＡＴを優先、一部検証は詳細な検証を優先というように目的に応じて検証領域の大きさを使い分けることができる。
【０１７７】
請求項１４では、チップレイアウト上で接続するコンタクトホールが一定の数に満たない配線を予め除いた上で、一定幅の配線上のコンタクトホールの個数を制限するので、不良が発生する可能性がある配線上の最低限のコンタクトホール個数を定義してコンタクトホールの個数によって検証する必要がない配線を削除し、請求項５と同様にコンタクトホールの個数制限を実施することで、処理ＴＡＴを短縮することができる。
【０１７８】
請求項１５では、複数の検証領域のうちコンタクトホールの個数が一定以上となる検証領域に限定して、一定幅の配線上のコンタクトホールの個数を制限するので、コンタクトホールの個数によって検証する必要がない検証領域を選択しないで、請求項１１と同様にコンタクトホールの個数制限を実施することで、処理ＴＡＴを短縮することができる。
【０１７９】
この発明の請求項１６記載の半導体装置のレイアウト検証方法によれば、チップレイアウト全面を複数の検証領域に分割する工程と、検証領域でアンテナチェックを用いて同一ノード配線の総面積と同一ノード配線上のコンタクトホールの総面積との面積比を制限し、この制限に基づいて良否判定することにより配線形成不良箇所を検出する工程と、検証領域がチップレイアウト上の全面を走査する工程とを含むので、検証領域内で請求項３と同様の検証を行い、検証領域が全面を走査することでレイアウト全面の検証が完了する。このため、ヒロックや配線とコンタクトホールとの接続不良による大面積配線の断線、配線破壊、表面剥離などの形成不良を回避できる。また、アンテナチェックは通常ゲートとゲートに接続するコンタクトの比率を計算するが、ゲートの代わりに配線を用いることでこの検証に適用できる。
【０１８０】
この発明の請求項１７記載の半導体装置のレイアウト検証方法によれば、チップレイアウト上に一部検証領域を定義する工程と、一部検証領域でアンテナチェックを用いて同一ノード配線の総面積と同一ノード配線上のコンタクトホールの総面積との面積比を制限し、この制限に基づいて良否判定することにより配線形成不良箇所を検出する工程と、一部検証領域がデンシティチェックを用いてチップレイアウト上の全面を走査する工程とを含むので、一部検証領域内で請求項３と同様の検証を行い、一部検証領域が全面を走査することでレイアウト全面の検証が完了する。このため、ヒロックや配線とコンタクトホールとの接続不良による大面積配線の断線、配線破壊、表面剥離などの形成不良を回避できる。また、アンテナチェックは通常ゲートとゲートに接続するコンタクトの比率を計算するが、ゲートの代わりに配線を用いることでこの検証に適用できる。
【図面の簡単な説明】
【図１】この発明の実施の形態に適用される半導体レイアウト上の配線とコンタクトホール層を示すレイアウト図である。
【図２】この発明の第１の実施の形態の検証時のデータの流れを示すデータフローである。
【図３】この発明の第１の実施の形態の検証アルゴリズムを示すフローチャートである。
【図４】この発明の第１の実施の形態の検証プロセスを示す説明図である。
【図５】この発明の第２の実施の形態の検証時のデータの流れを示すデータフローである。
【図６】この発明の第２の実施の形態の検証アルゴリズムを示すフローチャートである。
【図７】この発明の第２の実施の形態の検証プロセスを示す説明図である。
【図８】
【図９】この発明の第３の実施の形態の検証アルゴリズムを示すフローチャートである。
【図１０】この発明の第３の実施の形態の検証プロセスを示す説明図である。
【図１１】この発明の第４の実施の形態の検証時のデータの流れを示すデータフローである。
【図１２】この発明の第４の実施の形態の検証アルゴリズムを示すフローチャートである。
【図１３】この発明の第４の実施の形態の検証プロセスを示す説明図である。
【図１４】この発明の第５の実施の形態の検証時のデータの流れを示すデータフローである。
【図１５】この発明の第５の実施の形態の検証アルゴリズムを示すフローチャートである。
【図１６】この発明の第５の実施の形態の検証プロセスを示す説明図である。
【図１７】この発明の第６の実施の形態の検証時のデータの流れを示すデータフローである。
【図１８】この発明の第６の実施の形態の検証アルゴリズムを示すフローチャートである。
【図１９】この発明の第６の実施の形態の検証プロセスを示す説明図である。
【図２０】この発明の第７の実施の形態の検証時のデータの流れを示すデータフローである。
【図２１】この発明の第７の実施の形態の検証アルゴリズムを示すフローチャートである。
【図２２】この発明の第７の実施の形態の検証プロセスを示す説明図である。
【図２３】この発明の第８の実施の形態の検証時のデータの流れを示すデータフローである。
【図２４】この発明の第８の実施の形態の検証アルゴリズムを示すフローチャートである。
【図２５】この発明の第８の実施の形態の検証プロセスを示す説明図である。
【図２６】この発明の第９の実施の形態の検証時のデータの流れを示すデータフローである。
【図２７】この発明の第９の実施の形態の検証アルゴリズムを示すフローチャートである。
【図２８】この発明の第９の実施の形態において一括してコンタクトホールの個数を検査する領域を示す説明図である。
【図２９】この発明の第９の実施の形態の検証プロセスを示す説明図である。
【図３０】この発明の第９の実施の形態の検証プロセスを示す説明図である。
【図３１】この発明の第１０の実施の形態の検証時のデータの流れを示すデータフローである。
【図３２】この発明の第１０の実施の形態の検証アルゴリズムを示すフローチャートである。
【図３３】この発明の第１０の実施の形態の検証プロセスを示す説明図である。
【図３４】この発明の第１１の実施の形態の検証時のデータの流れを示すデータフローである。
【図３５】この発明の第１１の実施の形態の検証アルゴリズムを示すフローチャートである。
【図３６】この発明の第１１の実施の形態において一括してコンタクトホールの個数を検査する領域を示す説明図である。
【図３７】この発明の第１１の実施の形態の検証プロセスを示す説明図である。
【図３８】この発明の第１１の実施の形態の検証プロセスを示す説明図である。
【図３９】この発明の第１１の実施の形態の検証プロセスを示す説明図である。
【図４０】この発明の第１２の実施の形態の検証時のデータの流れを示すデータフローである。
【図４１】この発明の第１２の実施の形態の検証アルゴリズムを示すフローチャートである。
【図４２】この発明の第１２の実施の形態において一括してコンタクトホールの個数を検査する領域を示す説明図である。
【図４３】この発明の第１２の実施の形態の検証プロセスを示す説明図である。
【図４４】この発明の第１３の実施の形態の検証時のデータの流れを示すデータフローである。
【図４５】この発明の第１３の実施の形態の検証アルゴリズムを示すフローチャートである。
【図４６】この発明の第１２の実施の形態の検証プロセスを示す説明図である。
【符号の説明】
１１ 検証対象のチップ全面
１２ 配線レイアウト
１３ コンタクトホール
１４ チップ内のレイアウトパターン
１５ 同一ノード配線レイアウト
１７ 同一ノード配線上のコンタクトホール
１９ 配線検出領域
１Ａ 同一ノード配線選択
１Ｂ 同一ノード配線面積計算
１Ｃ 同一ノード配線上コンタクトホール選択
１Ｄ 同一ノード配線上コンタクトホール面積計算
１Ｅ 同一ノード配線上の配線面積とコンタクトホール総面積の比率計算
１Ｆ エラー判定
１Ｇ 入力データ更新
１Ｈ 同一ノード配線の検出終了判定
１ａ 同一ノード配線認識ステップ
１ｂ 同一ノード配線上コンタクトホール認識ステップ
１ｃ 同一ノード配線とコンタクトホールの総面積計算ステップ
１ｄ 面積比計算ステップ
１ｅ エラー判定ステップ
Claims (17)
- チップレイアウト上の配線で発生する形成不良を検証する半導体装置のレイアウト検証方法であって、前記配線上のコンタクトホールのレイアウトと前記配線のレイアウトとの関係から配線形成不良箇所を検出することを特徴とする半導体装置のレイアウト検証方法。
- 配線形成不良箇所を検出した配線のレイアウトを修正する請求項１記載の半導体装置のレイアウト検証方法。
- チップレイアウト上の配線で発生する形成不良を検証する半導体装置のレイアウト検証方法であって、チップレイアウト上で同一ノード配線の総面積と同一ノード配線上のコンタクトホールの総面積との面積比を制限し、この制限に基づいて良否判定することにより配線形成不良箇所を検出することを特徴とする半導体装置のレイアウト検証方法。
- チップレイアウト上の配線で発生する形成不良を検証する半導体装置のレイアウト検証方法であって、同一ノード配線上のコンタクトホールの個数を制限し、この個数制限に基づいて良否判定することにより配線形成不良箇所を検出することを特徴とする半導体装置のレイアウト検証方法。
- チップレイアウト上の配線で発生する形成不良を検証する半導体装置のレイアウト検証方法であって、一定幅の配線上のコンタクトホールの個数を制限し、この個数制限に基づいて良否判定することにより配線形成不良箇所を検出することを特徴とする半導体装置のレイアウト検証方法。
- チップレイアウト上の配線で発生する形成不良を検証する半導体装置のレイアウト検証方法であって、一定幅の配線上のコンタクトホールの総面積を制限し、この面積制限に基づいて良否判定することにより配線形成不良箇所を検出することを特徴とする半導体装置のレイアウト検証方法。
- チップレイアウト上の配線で発生する形成不良を検証する半導体装置のレイアウト検証方法であって、同一ノード配線の総面積と同一ノード配線上のコンタクトホールの総面積を計算する工程と、前記同一ノード配線の総面積に応じて前記コンタクトホールの面積制限値を決定する工程とを含み、前記コンタクトホールの総面積が前記面積制限値以上のとき配線形成不良箇所として検出することを特徴とする半導体装置のレイアウト検証方法。
- チップレイアウト上の配線で発生する形成不良を検証する半導体装置のレイアウト検証方法であって、同一ノード配線の総面積と同一ノード配線上のコンタクトホールの個数を計算する工程と、前記同一ノード配線の総面積に応じて前記コンタクトホールの個数制限値を決定する工程とを含み、前記コンタクトホールの個数が前記個数制限値以上のとき配線形成不良箇所として検出することを特徴とする半導体装置のレイアウト検証方法。
- チップレイアウト上の配線で発生する形成不良を検証する半導体装置のレイアウト検証方法であって、一定幅の配線上のコンタクトホールの個数を計算する工程と、配線幅に応じて変化する前記コンタクトホールの個数制限値を決定する工程とを含み、前記コンタクトホールの個数が前記個数制限値以上のとき配線形成不良箇所として検出することを特徴とする半導体装置のレイアウト検証方法。
- チップレイアウト上の配線で発生する形成不良を検証する半導体装置のレイアウト検証方法であって、一定幅の配線上のコンタクトホールの総面積を計算する工程と、配線幅に応じて変化する前記コンタクトホールの面積制限値を決定する工程とを含み、前記コンタクトホールの総面積が前記面積制限値以上のとき配線形成不良箇所として検出することを特徴とする半導体装置のレイアウト検証方法。
- チップレイアウト上の配線で形成不良の発生を検証する半導体装置のレイアウト検証方法であって、チップレイアウト全面を複数の検証領域に分割する工程と、前記検証領域で一定幅の配線上のコンタクトホールの個数を制限し、この個数制限に基づいて良否判定することにより配線形成不良箇所を検出する工程と、前記検証領域がチップレイアウト上の全面を走査する工程とを含む半導体装置のレイアウト検証方法。
- チップレイアウトのチップ全面を検証する全面検証とチップの一部を検証する一部検証とで、検証領域の走査間隔が変動する請求項１１記載の半導体装置のレイアウト検証方法。
- チップレイアウトのチップ全面を検証する全面検証とチップの一部を検証する一部検証とで、検証領域の大きさが変動する請求項１１記載の半導体装置のレイアウト検証方法。
- チップレイアウト上で接続するコンタクトホールが一定の数に満たない配線を予め除いた上で、一定幅の配線上のコンタクトホールの個数を制限する請求項５記載の半導体装置のレイアウト検証方法。
- 複数の検証領域のうちコンタクトホールの個数が一定以上となる検証領域に限定して、一定幅の配線上のコンタクトホールの個数を制限する請求項１１記載の半導体装置のレイアウト検証方法。
- チップレイアウト上の配線で形成不良の発生を検証する半導体装置のレイアウト検証方法であって、チップレイアウト全面を複数の検証領域に分割する工程と、前記検証領域でアンテナチェックを用いて同一ノード配線の総面積と同一ノード配線上のコンタクトホールの総面積との面積比を制限し、この制限に基づいて良否判定することにより配線形成不良箇所を検出する工程と、前記検証領域がチップレイアウト上の全面を走査する工程とを含む半導体装置のレイアウト検証方法。
- チップレイアウト上の配線で形成不良の発生を検証する半導体装置のレイアウト検証方法であって、チップレイアウト上に一部検証領域を定義する工程と、前記一部検証領域でアンテナチェックを用いて同一ノード配線の総面積と同一ノード配線上のコンタクトホールの総面積との面積比を制限し、この制限に基づいて良否判定することにより配線形成不良箇所を検出する工程と、前記一部検証領域がデンシティチェックを用いてチップレイアウト上の全面を走査する工程とを含む半導体装置のレイアウト検証方法。
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Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI246138B (en) * | 2003-09-08 | 2005-12-21 | Realtek Semiconductor Corp | Method for checking via density in IC layout |
| JP5000104B2 (ja) * | 2005-06-22 | 2012-08-15 | 浜松ホトニクス株式会社 | 半導体不良解析装置、不良解析方法、不良解析プログラム、及び不良解析システム |
| JP5005893B2 (ja) * | 2005-06-22 | 2012-08-22 | 浜松ホトニクス株式会社 | 半導体不良解析装置、不良解析方法、及び不良解析プログラム |
| JP5091430B2 (ja) * | 2006-06-14 | 2012-12-05 | ルネサスエレクトロニクス株式会社 | 半導体不良解析装置、不良解析方法、及び不良解析プログラム |
| JP5087236B2 (ja) * | 2006-06-14 | 2012-12-05 | ルネサスエレクトロニクス株式会社 | 半導体不良解析装置、不良解析方法、及び不良解析プログラム |
| JP4931483B2 (ja) * | 2006-06-14 | 2012-05-16 | ルネサスエレクトロニクス株式会社 | 半導体不良解析装置、不良解析方法、及び不良解析プログラム |
| TW200807201A (en) * | 2006-07-27 | 2008-02-01 | Inventec Corp | Method and system for determining required quantity of testing points on a circuit layout diagram |
| JP2011049464A (ja) * | 2009-08-28 | 2011-03-10 | Renesas Electronics Corp | 半導体装置の設計方法 |
| WO2012073917A1 (ja) * | 2010-12-01 | 2012-06-07 | 日本電気株式会社 | 配線チェック装置及び配線チェックシステム |
| JP2016070912A (ja) * | 2014-09-26 | 2016-05-09 | 株式会社東芝 | 欠陥検査装置および欠陥検査方法 |
| KR102661932B1 (ko) | 2016-12-16 | 2024-04-29 | 삼성전자주식회사 | 멀티플 패터닝 리소그래피를 위한 집적 회로, 집적 회로의 설계를 위한 컴퓨팅 시스템 및 컴퓨터 구현 방법 |
| CN112071766B (zh) * | 2020-08-25 | 2022-08-09 | 上海华力集成电路制造有限公司 | 接触孔填充缺陷监控方法及其监控系统 |
Family Cites Families (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US87941A (en) * | 1869-03-16 | Improvement in mechanical typographers | ||
| US4484292A (en) * | 1981-06-12 | 1984-11-20 | International Business Machines Corporation | High speed machine for the physical design of very large scale integrated circuits |
| JP2708326B2 (ja) * | 1992-06-04 | 1998-02-04 | 三菱電機株式会社 | レイアウトパターン検証装置 |
| JP3404873B2 (ja) * | 1994-03-25 | 2003-05-12 | 株式会社デンソー | 半導体装置の製造方法 |
| JPH07273163A (ja) * | 1994-03-29 | 1995-10-20 | Sony Corp | 半導体装置の製造方法 |
| JP3015661B2 (ja) * | 1994-04-27 | 2000-03-06 | 株式会社東芝 | 不揮発性半導体メモリ |
| JP2904176B2 (ja) * | 1997-03-07 | 1999-06-14 | 日本電気株式会社 | ビアホールの開孔検査パターン構造 |
| US6066179A (en) * | 1997-06-13 | 2000-05-23 | University Of Edinburgh | Property estimation of an integrated circuit |
| JP3063706B2 (ja) * | 1997-09-30 | 2000-07-12 | 日本電気株式会社 | 故障診断装置及びプログラムを記録した機械読み取り可能な記録媒体 |
| JPH11260931A (ja) * | 1998-03-15 | 1999-09-24 | Toshiba Microelectronics Corp | 半導体集積回路装置の市場故障率推定方法、半導体集積回路装置の製造方法及びテスト用半導体集積回路装置 |
| JP4153095B2 (ja) * | 1998-08-07 | 2008-09-17 | 富士通株式会社 | レイアウトデータ作成方法、レイアウトデータ作成装置、及び記録媒体 |
| JP2000138292A (ja) * | 1998-10-30 | 2000-05-16 | Fujitsu Ltd | エンベディッドアレイを備えた半導体装置及びその製造方法並びに記録媒体 |
| JP3611468B2 (ja) * | 1999-01-19 | 2005-01-19 | 松下電器産業株式会社 | パターン生成方法 |
| JP3382889B2 (ja) * | 1999-06-11 | 2003-03-04 | 山形日本電気株式会社 | 信号観測用電極配置方法及び装置 |
| JP3390393B2 (ja) * | 1999-12-21 | 2003-03-24 | エヌイーシーマイクロシステム株式会社 | 自動配置配線システムの配線方法および自動配置配線システムの配線方法を記録した記録媒体 |
| JP2001286023A (ja) * | 2000-03-30 | 2001-10-12 | Mitsubishi Electric Corp | 伝送線配線確認装置、伝送線配線確認システムおよび伝送線配線確認方法 |
| JP2001306640A (ja) * | 2000-04-17 | 2001-11-02 | Mitsubishi Electric Corp | 自動配置配線手法、自動配置配線装置、および半導体集積回路 |
| JP3617441B2 (ja) * | 2000-10-23 | 2005-02-02 | 株式会社デンソー | センサ装置 |
| US6978437B1 (en) * | 2000-10-10 | 2005-12-20 | Toppan Photomasks, Inc. | Photomask for eliminating antenna effects in an integrated circuit and integrated circuit manufacture with same |
| TW528874B (en) * | 2000-10-26 | 2003-04-21 | Nec Electronics Corp | Non-destructive inspection method |
| US6615400B1 (en) * | 2001-02-01 | 2003-09-02 | Advanced Micro Devices, Inc. | Optimizing dense via arrays of shrunk integrated circuit designs |
| SG142160A1 (en) * | 2001-03-19 | 2008-05-28 | Semiconductor Energy Lab | Method of manufacturing a semiconductor device |
| JP2003031662A (ja) * | 2001-07-16 | 2003-01-31 | Mitsubishi Electric Corp | 半導体集積回路の配線方法、半導体集積回路、及び配線方法をコンピュータに実行させるプログラム |
| US6787800B2 (en) * | 2001-07-24 | 2004-09-07 | Pdf Solutions, Inc. | Test vehicle with zig-zag structures |
| JP3592318B2 (ja) * | 2001-08-14 | 2004-11-24 | 沖電気工業株式会社 | 半導体装置の検査方法及び半導体装置の検査システム |
| JP3904419B2 (ja) * | 2001-09-13 | 2007-04-11 | 株式会社日立製作所 | 検査装置および検査システム |
| US6613592B1 (en) * | 2002-04-25 | 2003-09-02 | Taiwan Semiconductor Manufacturing Company | IMD oxide crack monitor pattern and design rule |
| US6823496B2 (en) * | 2002-04-23 | 2004-11-23 | International Business Machines Corporation | Physical design characterization system |
| US6904575B2 (en) * | 2002-06-11 | 2005-06-07 | International Business Machines Corporation | Method for improving chip yields in the presence of via flaring |
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