CN103219322B - 具有电阻测量结构的三维集成电路及其使用方法 - Google Patents

具有电阻测量结构的三维集成电路及其使用方法 Download PDF

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Abstract

一种三维集成电路(3DIC)包括具有至少一个有源器件的顶部芯片和具有导电布线层和通孔的中介层。3DIC进一步包括：多个导电连接器，被配置成电连接顶部芯片和中介层。3DIC进一步包括：顶部芯片或中介层中的至少一个上方的导电线。导电线沿着平行于顶部芯片或中介层的外部边缘的顶部芯片或中介层的周长设置。导电线被配置成电连接导电连接器。3DIC进一步包括：位于顶部芯片或中介层中的至少一个上方的至少一个测试元件。测试元件被配置成电连接至多个导电连接器。本发明还提供了一种具有电阻测量结构的三维集成电路及其使用方法。

Description

具有电阻测量结构的三维集成电路及其使用方法
技术领域
本发明涉及半导体领域，更具体地，本发明涉及一种具有电阻测量结构的三维集成电路及其使用方法。
背景技术
三维集成电路(3DIC)包括堆叠在无源中介层上的顶部芯片。顶部芯片通过微焊料凸块电连接至无源中介层。在一些实例中，无源中介层包括：衬底通孔(TSV)和金属布线层，被配置成从连接至顶部芯片的无源中介层的表面和无源中介层的相对表面的电连接。在一些实例中，无源中介层的相对表面通过焊料凸块电连接至衬底。在一些实例中，TSV被配置成在与无源中介层接触的衬底的表面与衬底的相对表面之间的电连接。
测试顶部芯片和无源中介层之间以及无源中介层和衬底之间的连接的质量的一种方式为，在3DIC上形成Kelvin结构(开尔文结构)。Kelvin结构包括一组四个测试部位，电连接至无源中介层和衬底之间的微焊料凸块和/或焊料凸块。布置Kelvin结构以测试焊料凸块的电阻。通过经由Kelvin结构的测试部位中的两个传送电压并且在Kelvin结构的另外两个测试部位测量所得到的电流，可以确定在无源中介层和衬底之间的微焊料凸块和/或焊料凸块的电阻值。电阻值提供了关于微焊料凸块和/或焊料凸块是否在3DIC的多种组件之间提供充分电连接的信息。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种三维集成电路(3DIC)，包括：顶部芯片，其中，所述顶部芯片包括至少一个有源器件；中介层，其中，所述中介层包括导电布线层和通孔；多个导电连接器，其中，所述多个导电连接器被配置成电连接所述顶部芯片和所述中介层；至少一条导电线，位于所述顶部芯片或所述中介层中的至少一个上方，其中，所述至少一条导电线沿着基本与所述顶部芯片或所述中介层中的至少一个的外部边缘平行的所述顶部芯片或所述中介层中的至少一个的周长设置，并且所述至少一条导电线被配置成电连接所述多个导电连接器；以及至少一个测试元件，位于所述顶部芯片或所述中介层中的至少一个上方，其中，所述至少一个测试元件中的每个被配置成电连接至所述多个导电连接器。
在该3DIC中，所述至少一条导电线位于所述顶部芯片和所述中介层上方。
在该3DIC中，所述至少一个测试元件包括：位于所述顶部芯片或所述中介层中的至少一个上方的测试电路。
在该3DIC中，所述至少一个测试元件包括：位于所述顶部芯片和所述中介层上方的测试电路。
在该3DIC中，所述至少一个测试元件包括导电焊盘，其中，所述至少一条导电线、所述多个导电连接器和所述导电焊盘形成至少一个Kelvin结构。
在该3DIC中，所述至少一个Kelvin结构包括：位于所述顶部芯片或所述中介层中的至少一个的每个角部处的Kelvin结构。
在该3DIC中，所述至少一个Kelvin结构包括：位于所述顶部芯片和所述中介层的每个角部处的Kelvin结构。
在该3DIC中，进一步包括：位于所述顶部芯片上方的第一金属密封环和位于所述中介层上方的第二金属密封环。
在该3DIC中，所述至少一条导电线是所述第一金属密封环或所述第二金属密封环中的至少一个。
在该3DIC中，所述至少一条导电线与所述第一金属密封环和所述第二金属密封环相分离。
在该3DIC中，所述至少一条导电线设置在由所述第一金属密封环或所述第二金属密封环限定的区域中。
在该3DIC中，进一步包括：位于所述中介层中的衬底通孔，其中，所述衬底通孔被配置成电连接至所述至少一个测试元件。
根据本发明的另一方面，提供了一种测试三维集成电路(3DIC)的方法，包括：通过至少一个测试元件和至少一条导电线施加电压，其中，所述至少一条导电线沿着基本与所述至少一个顶部芯片或所述中介层的外部边缘平行的顶部芯片或中介层中的至少一个的周长设置，并且所述至少一条导电线被配置成电连接多个导电连接器；测量响应于所施加电压的电流；以及基于所测量的电流确定所述3DIC的完整性。
在该方法中，测量所述电流包括：将探针与所述3DIC上的至少一个Kelvin结构相接触，其中，所述至少一个Kelvin结构包括位于所述顶部芯片或所述中介层中至少一个的每个角部处的Kelvin结构。
在该方法中，测量所述电流包括：将探针与所述3DIC上的至少一个Kelvin结构接触，其中，所述至少一个Kelvin结构包括位于所述顶部芯片和所述中介层的每个角部处的Kelvin结构。
在该方法中，测量所述电流包括：使用设置在所述顶部芯片或所述中介层中的至少一个上的测试电路。
在该方法中，测量所述电流包括：使用设置在所述顶部芯片和所述中介层上的测试电路。
在该方法中，进一步包括：确定所述顶部芯片和所述中介层之间的电连接的充分性。
在该方法中，在接合工艺期间执行确定所述3DIC的完整性的步骤。
在该方法中，在接合工艺之后执行确定所述3DIC的完整性的步骤。
附图说明
一个或多个实施例在附图的图中通过实例并且不通过限制示出，其中，贯穿全文，具有相同参考数字标记的元件表示类似元件。将强调，根据工业中的标准实践，多种特征可以不按比例绘制并且仅用于说明目的。事实上，为了论述的清楚起见，图中的多种特征的尺寸可以被任意增加或减小。
图1是根据一个或多个实施例的具有至少一个Kelvin结构的三维集成电路(3DIC)的立体图；
图2是根据一个或多个实施例的Kelvin结构的立体图；
图3是根据一个或多个实施例的具有至少一个测试电路的3DIC的立体图；
图4是根据一个或多个实施例的具有至少一个Kelvin结构和衬底通孔(TSV)的3DIC的立体图；
图5是根据一个或多个实施例的具有至少一个测试电路和TSV的3DIC的立体图；
图6是根据一个或多个实施例的具有在中介层的前表面上的导电线和TSV的中介层的立体图；
图7是根据一个或多个实施例的具有在中介层的前表面上的测试电路和TSV的中介层的立体图；
图8是根据一个或多个实施例的具有在中介层的后表面上的导电线和TSV的中介层的立体图；以及
图9是根据一个或多个实施例的具有在中介层的后表面上的测试电路和TSV的中介层的立体图。
具体实施方式
以下公开的内容提供用于实现本发明的不同特征的不同实施例或实例。以下描述组件和布置的特定实例，以简化本发明。当然，这些仅是实例并且不是限制性的。
图1示出包括至少一个Kelvin结构110的三维集成电路(3DIC)100。3DIC 100包括在中介层104上方的顶部芯片102。顶部芯片102包括导电线120。导电线120是围绕顶部芯片102的周长延伸并且平行于顶部芯片102的外部边缘设置的实线(continuous line)。导电线120与顶部芯片102的外部边缘隔离预定距离。导电线120电连接至连接器112。连接器112位于顶部芯片102和中介层104之间并且被配置成提供顶部芯片102和中介层104之间的电连接。测试部位(texting site)114位于顶部芯片102和中介层104中的每个上，并且电连接至顶部芯片102和中介层104中的每个上的连接器112。
顶部芯片102包括有源器件，诸如，晶体管或其他合适电路。在一些实施例中，3DIC 100包括一个顶部芯片102。在一些实施例中，3DIC 100包括多于一个顶部芯片102。在一些实施例中，顶部芯片102是集成电路。在一些实施例中，顶部芯片102是高速集成电路。在具有多于一个顶部芯片102的一些实施例中，在每个顶部芯片102上形成Kelvin结构。在具有多于一个顶部芯片102的一些实施例中，仅在一个顶部芯片102上形成Kelvin结构。
中介层104被配置成电连接至顶部芯片102。中介层104包含被配置成在中介层104内传送信号的导电布线层和通孔。在具有多于一个顶部芯片102的一些实施例中，中介层104被配置成电连接每个顶部芯片102。在一些实施例中，中介层104被配置成在顶部芯片102之间传送信号。在一些实施例中，中介层104电连接至衬底。
在一些实施例中，中介层104包含介电材料，诸如，二氧化硅或低k介电材料。低k介电材料是具有低于3.5的介电常数k的介电材料，诸如，掺氟二氧化硅、掺碳二氧化硅、气凝胶或其他合适介电材料。介电材料在中介层104的布线层和通孔之间提供电隔离，以减小短路的风险。
连接器112被配置成提供在顶部芯片102和中介层104之间的电连接。在一些实施例中，连接器112包含焊料材料。在一些实施例中，焊料材料是无铅焊料。在一些实施例中，焊料材料包括锡和银。在一些实施例中，连接器112被配置成通过在顶部芯片102的后表面上的凸块焊盘结构接合至顶部芯片102。在一些实施例中，连接器112被配置成通过顶部芯片102的后表面上的铜柱结构接合至顶部芯片102。在一些实施例中，连接器112被配置成通过中介层104的前表面上的凸块焊盘结构接合至中介层104。在一些实施例中，连接器112被配置成通过中介层104的前表面上的铜柱结构接合至中介层104。在一些实施例中，邻近的连接器112之间的间隔在从30μm到50μm之间。
测试部位114被配置成电连接至顶部芯片102和中介层104上的连接器112。即，对于顶部芯片102上的每个连接器112，位于顶部芯片102上的测试部位114被配置成电连接至连接器112，并且对于每个连接器112或中介层104，位于中介层104上的测试部位114被配置成电连接至连接器112。在一些实施例中，测试部位114包括导电焊盘。在一些实施例中，测试部位114包括衬底通孔(TSV)。在一些实施例中，测试部位114包含铜、铝、镍、钛、合金或其他合适导电材料。
导电线120被配置成电连接至顶部芯片102上的连接器112。导电线120是平行于顶部芯片102的外部边缘延伸并且从外部边缘后面设置预定距离的连续导电元件。导电线120被配置成允许电流和电压在连接器112之间传播。在一些实施例中，导电线120包含铜、铝、镍、钛、合金或其他合适导电材料。在图1的实施例中，导电线120仅形成在顶部芯片102上。在一些实施例中，顶部芯片102和中介层104包括导电线120。中介层104上的导电线120以与顶部芯片102上的导电线120基本相同的方式设置。
在一些实施例中，导电线120是在顶部芯片102上形成的密封环。密封环是在3DIC 100的元件之间形成的金属环，以防止湿气或碎屑进入电路层的内部。湿气和碎屑增加电路层中短路的可能性。在一些实施例中，顶部芯片102上的导电线120与密封环分离。在一些实施例中，导电线120是在中介层104上形成的密封环。在一些实施例中，中介层104上的导电线与密封环分离。在一些实施例中，在顶部芯片102或中介层104中的一个上的导电线120是密封环，并且顶部芯片102和中介层104中的另一个上的导电线120与密封环分离。在导电线120与密封环分离的实施例中，导电线120从密封环朝向顶部芯片102或中介层104的内部移动。
图2示出典型Kelvin结构110。在一些实施例中，一组连接器112和测试部位114共同形成Kelvin结构110。图2示出通过连接器112电连接的顶部芯片102和中介层104。图2进一步示出中介层104上的测试部位114a1、114a2、114b1和114b2。测试部位114a1和114a2是导电焊盘，并且测试部位114b1和114b2是TSV。顶部芯片102上的连接器112被配置成通过导电线120电连接。
通过将电压施加至测试部位114a1中的一个和测试部位114a2中的一个并且测量测试部位114a1中的另一个和测试部位114a2中的另一个之间的电流，确定连接器112和导电线120的电阻。如果确定基本为零电阻，则很可能存在短路。如果确定基本为无穷大电阻，则连接器112很可能不能在顶部芯片102和中介层104之间提供充分电连接。如果所确定的电阻基本等于由连接器112、测试部位114a1、114a2、114b1和114b2、以及导电线120的已知材料计算的电阻，则连接器112在顶部芯片102和中介层104之间提供充分电连接。
在一些实施例中，顶部芯片102基本是在顶部芯片102的四个角部中的每个处具有一个Kelvin结构110的矩形，如图1中所示。在一些实施例中，顶部芯片102具有不同形状。在一些实施例中，顶部芯片102在顶部芯片102的每个角部处具有至少一个Kelvin结构110。在一些实施例中，顶部芯片102在顶部芯片102的每个角部处并且在沿着顶部芯片102的至少一侧的附加位置处具有至少一个Kelvin结构110。
由于导电线120被配置成电连接连接器112中的每个，3DIC上的Kelvin结构110便于测量在接合工艺期间顶部芯片102是否被损坏。在一些实施例中，将顶部芯片102连接至中介层104的接合工艺涉及将顶部芯片102和中介层104按压到一起。如果在接合工艺期间施加的力超过顶部芯片102的机械强度，则顶部芯片102可能翘曲或者破裂。在一些实施例中，顶部芯片102的翘曲或破裂导致导电线120的破坏或翘曲。导电线120的破坏或翘曲增加导电线120的电阻。增加的电阻可通过将电压施加至测试部位114并且测量从所施加电压得到的电流检测。通过将导电线120连接至连接器112，3DIC可以被测试，以确定顶部芯片102的翘曲或破裂以及顶部芯片102和中介层104之间的充分电连接的存在。
在一些实施例中，在完成接合工艺之后测量导电线120和连接器112的电阻。在一些实施例中，在接合工艺期间测量导电线120和连接器112的电阻。在接合工艺期间测量电阻提供关于当顶部芯片102和中介层104被充分电连接时的信息。当顶部芯片102和中介层104被充分电连接时停止接合工艺避免了在顶部芯片102和中介层104上施加不必要的力，减小了翘曲或破裂的可能性。
图3示出包括顶部芯片102和中介层104的3DIC 200。3DIC 200还包括被配置成电连接顶部芯片102和中介层104的连接器112。导电线120设置在顶部芯片102上并且被配置成电连接顶部芯片102上的连接器112。3DIC 200还包括顶部芯片102上的测试电路130和中介层104上的测试电路140。测试电路130被配置成电连接至顶部芯片102上的每个连接器112。测试电路140被配置成电连接至中介层104上的每个连接器112。
在一些实施例中，用于3DIC 200的顶部芯片102、中介层104、连接器112和导电线120的材料、形状和成分与3DIC 100基本相同。
测试电路130被配置成确定顶部芯片102上的连接器112之间的电阻。在一些实施例中，探针连接至测试电路130，以将测试电压提供给连接器112并且测量所得到的电压。在一些实施例中，测试电路130被配置成连接至顶部芯片102的电源电压。在一些实施例中，测试电路130包括被配置成提供测试电压的电压提供单元。在一些实施例中，测试电路130被配置成当连接器112之间的电阻在预定范围之外时提供警报。以此方式，测试电路130确定顶部芯片102是翘曲还是破裂。
在一些实施例中，中介层104上的连接器112通过测试电路140电连接。如果中介层104上的连接器112通过测试电路140被电连接，则测试电路130可以测量顶部芯片102上的连接器112和中介层104上的连接器112之间的电阻。测量后的顶部芯片102上的连接器112和中介层104上的连接器112之间的电阻帮助制造商确定连接器112是否在顶部芯片102和中介层104之间提供充分电连接。
在一些实施例中，中介层104上的连接器112不通过测试电路140电连接。如果中介层104上的连接器112不通过测试电路140电连接，则测试电路130不能测量顶部芯片102上的连接器112和中介层104上的连接器112之间的电阻。测试电路140被配置成测量顶部芯片102上的连接器112和中介层104上的连接器112之间的电阻。在一些实施例中，测试电路140与测试电路130基本相同。
图4示出包括顶部芯片102和中介层104的3DIC 300。3DIC 300还包括被配置成电连接顶部芯片102和中介层104的连接器112。位于顶部芯片102上的导电线120被配置成电连接顶部芯片102上的连接器112。3DIC300还包括中介层104上的测试部位114a和114b。测试部位114a和114b被配置成电连接至中介层104上的连接器112。测试部位114a在中介层104的前表面上。测试部位114b在与前表面相反的中介层104的后表面上。测试部位114b被配置成通过TSV 142电连接至测试部位114a。
在一些实施例中，用于3DIC 300的顶部芯片102、中介层104、连接器112以及导电线120的材料、形状和成分与3DIC 100基本相同。
在一些实施例中，测试部位114a允许以与3DIC 100中的测试部位114基本相同的方式检测连接器112和导电线120的电阻。在一些实施例中，在接合工艺之后，中介层104的前表面不可达到(not accessible)。测试部位114b被配置成电连接至测试部位114a，并且允许测试连接器112和导电线120的电阻。以与3DIC 100类似的方式，3DIC 300包括在中介层104的四个角部中的每个中的Kelvin结构110’，Kelvin结构110’包括连接器112和测试部位114a。通过将电压施加至合适测试部位114b并且在另一个测试部位114b测量电流，确定3DIC 300的连接器112和导电线120的电阻。电阻帮助制造商确定顶部芯片102是翘曲还是破裂，以及连接器112是否提供顶部芯片102和中介层104之间的充分电连接。
图5示出包括顶部芯片102和中介层104的3DIC 400。3DIC 400还包括被配置成电连接顶部芯片102和中介层104的连接器112。位于顶部芯片102上的导电线120被配置成电连接顶部芯片102上的连接器112。3DIC400还包括顶部芯片102上的测试电路130和中介层104上的测试电路140。测试电路130被配置成电连接至顶部芯片102上的每个连接器112。测试电路140被配置成电连接至中介层104上的每个连接器112。3DIC 400还包括被配置成通过TSV 142电连接至测试电路140的测试部位114b。
在一些实施例中，用于3DIC 400的顶部芯片102、中介层104、连接器112和导电线120的材料、形状和成分与3DIC 100基本相同。
在一些实施例中，测试电路140以与3DIC 200中的测试电路140基本相同的方式检测连接器112和导电线120的电阻。在一些实施例中，中介层104的前表面在接合工艺之后不可到达。测试部位114b被配置成电连接至测试电路140并且允许测试连接器112和导电线120的电阻。在一些实施例中，电压通过测试部位114b被提供至测试电路140。在一些实施例中，测试电路140被配置成电连接至顶部芯片102中的电源电压。在一些实施例中，测试电路140包括电压源。在一些实施例中，3DIC 400的测试电路130和140与3DIC 200的测试电路130和140基本相同。以与3DIC 200中的测试电路140基本相同的方式，3DIC 400中的测试电路140测量连接器112和导电线120的电阻。电阻帮助制造商确定顶部芯片102是翘曲还是破裂以及连接器112是否提供顶部芯片102和中介层104之间的充分电连接。
图6示出包括中介层104的前表面上的导电线120的中介层104。中介层104进一步包括测试部位114a和114b。导电线120被配置成电连接至测试部位114a和114b。测试部位114a在中介层104的前表面上。测试部位114b在中介层104的后表面上并且被配置成通过TSV 142电连接至测试部位114a。
在图6的实施例中，测试部位114a位于中介层104的每个角部处。在一些实施例中，中介层104包括沿着中介层104的前表面上的角部之间的至少一侧设置的附加测试部位114a和114b。在一些实施例中，中介层104的前表面在接合工艺之后不可到达。测试部位114b被配置成电连接至测试部位114a并且允许测试导电线120的电阻。
如果在接合工艺期间施加的力超过中介层104的机械强度，则中介层104可能翘曲或破裂。在一些实施例中，中介层104的翘曲或破裂导致导电线120的破裂或翘曲。导电线120的破裂或翘曲增加导电线120的电阻。增加的电阻可通过将电压施加至测试部位114a或114b并且测量从所施加的电压得到的电流检测。中介层104上的导电线120的包含使得中介层104可测试，以确定中介层104的翘曲或破裂。
图7示出包括中介层104的前表面上的导电线120的中介层104。中介层104进一步包括测试电路140和测试部分114b。导电线120被配置成电连接至测试电路140和测试部位114b。测试电路140在中介层104的前表面上。测试部位114b在中介层104的后表面上并且被配置成通过TSV142电连接至测试电路140。
在一些实施例中，测试电路140以与3DIC 200中的测试电路130基本类似的方式检测导电线120的电阻。在一些实施例中，在接合工艺之后中介层104的前表面不可到达。测试部位114b被配置成电连接至测试电路140并且允许测量导电线120的电阻。在一些实施例中，电压通过测试部位114b提供至测试电路140。在一些实施例中，测试电路140被配置成电连接至顶部芯片102中的电源电压。在一些实施例中，测试电路140包括电压源。以与3DIC 200中的测试电路130基本相同的方式，测试电路140测量导电线120的电阻。电阻帮助确定中介层104是翘曲还是破裂。
图8示出包括中介层104的后表面上的导电线120的中介层104。中介层104进一步包括测试部位114a和114b。导电线120被配置成电连接至测试部位114a和114b。测试部位114a在中介层104的后表面上。测试部位114b在中介层104的后表面上并且被配置成电连接至测试部位114a。
在图8的实施例中，测试部位114a位于中介层104的每个角部处。在一些实施例中，中介层104包括沿着中介层104的后表面上的角部之间的至少一侧设置的附加测试部位114a和114b。
在一些实施例中，衬底被接合到中介层104的后表面。在一些实施例中，在衬底到中介层104的后表面的接合之后，中介层104的后表面不再可到达。测试部位114b被配置成电连接至测试部位114a并且允许测量导电线120的电阻。
如果在接合工艺期间施加的力超过中介层104的机械强度，则中介层104可能翘曲或破裂。在一些实施例中，中介层104的翘曲或破裂导致导电线120的破裂或翘曲。导电线120的破裂或翘曲增加导电线120的电阻。增加的电阻可通过将电压施加至测试部位114a或114b并且测量从所施加的电压得到的电流来检测。中介层104上的导电线120的包含使得中介层104可测试，以确定中介层104的翘曲或破裂。
图9示出包括中介层104的后表面上的导电线120的中介层104。中介层104进一步包括测试电路140和测试部位114b。导电线120被配置成电连接至测试电路140和测试部位114b。测试电路140在中介层104的后表面上。测试部位114b在中介层104的后表面上并且被配置成通过TSV142电连接至测试电路140。
在一些实施例中，衬底被接合到中介层104的后表面。在一些实施例中，在衬底到中介层104的后表面的接合之后，中介层104的后表面不再可到达。测试部位114b被配置成电连接至测试电路140并且允许测试导电线120的电阻。
在一些实施例中，测试电路140以与3DIC 200中的测试电路130基本类似的方式检测导电线120的电阻。在一些实施例中，电压通过测试部位114b被提供给测试电路140。在一些实施例中，测试电路140被配置成电连接至顶部芯片102中的电源电压。在一些实施例中，测试电路140包括电压源。以与3DIC 200中的测试电路130基本相同的方式，测试电路140测量导电线120的电阻。电阻帮助制造商确定中介层104是翘曲还是破裂。
本说明的一方面涉及三维集成电路，包括：具有至少一个有源器件的顶部芯片，以及具有布线层和通孔的中介层。三维集成电路进一步包括：多个导电连接器，被配置成电连接顶部芯片和中介层。三维集成电路进一步包括：在顶部芯片或中介层中的至少一个之上的至少一条导电线，至少一条导电线描绘(trace)平行于顶部芯片和中介层中的至少一个的外部边缘的顶部芯片或中介层中的至少一个的周长，并且至少一条导电线被配置成电连接多个导电连接器。
本说明书的另一个方面涉及测试三维集成电路的方法，包括：通过至少一个测试元件和至少一条导电线施加电压，其中，至少一条导电线描绘平行于顶部芯片或中介层中的至少一个的外部边缘的顶部芯片或中介层中的至少一个的周长，至少一条导电线被配置成电连接多个导电连接器。该方法进一步包括：测量响应于所施加的电压的电流并且基于所测量的电流确定三维集成电路的完整性。
本领域技术人员将容易地看出，所公开的实施例实现以上阐述的一个或多个优点。在读取上述说明书之后，本领域技术人员能够作出多种改变、等价物的替换、以及在此广泛公开的多种其他实施例。从而，将想到，在此准许的保护仅通过包含在所附权利要求及其等价物中的定义限定。

Claims (20)

1.一种三维集成电路，包括：
顶部芯片，其中，所述顶部芯片包括至少一个有源器件；
中介层，其中，所述中介层包括导电布线层和通孔；
多个导电连接器，其中，所述多个导电连接器被配置成电连接所述顶部芯片和所述中介层；
至少一条导电线，位于所述顶部芯片或所述中介层中的至少一个上方，其中，所述至少一条导电线沿着与所述顶部芯片或所述中介层中的至少一个的外部边缘平行的所述顶部芯片或所述中介层中的至少一个的周长设置，并且所述至少一条导电线被配置成电连接所述多个导电连接器；以及
至少一个测试元件，位于所述顶部芯片或所述中介层中的至少一个上方，其中，所述至少一个测试元件中的每个被配置成电连接至所述多个导电连接器。
2.根据权利要求1所述的三维集成电路，其中，所述至少一条导电线位于所述顶部芯片和所述中介层上方。
3.根据权利要求1所述的三维集成电路，其中，所述至少一个测试元件包括：位于所述顶部芯片或所述中介层中的至少一个上方的测试电路。
4.根据权利要求1所述的三维集成电路，其中，所述至少一个测试元件包括：位于所述顶部芯片和所述中介层上方的测试电路。
5.根据权利要求1所述的三维集成电路，其中，所述至少一个测试元件包括导电焊盘，其中，所述至少一条导电线、所述多个导电连接器和所述导电焊盘形成至少一个Kelvin结构。
6.根据权利要求5所述的三维集成电路，其中，所述至少一个Kelvin结构包括：位于所述顶部芯片或所述中介层中的至少一个的每个角部处的Kelvin结构。
7.根据权利要求5所述的三维集成电路，其中，所述至少一个Kelvin结构包括：位于所述顶部芯片和所述中介层的每个角部处的Kelvin结构。
8.根据权利要求1所述的三维集成电路，进一步包括：位于所述顶部芯片上方的第一金属密封环和位于所述中介层上方的第二金属密封环。
9.根据权利要求8所述的三维集成电路，其中，所述至少一条导电线是所述第一金属密封环或所述第二金属密封环中的至少一个。
10.根据权利要求8所述的三维集成电路，其中，所述至少一条导电线与所述第一金属密封环和所述第二金属密封环相分离。
11.根据权利要求10所述的三维集成电路，其中，所述至少一条导电线设置在由所述第一金属密封环或所述第二金属密封环限定的区域中。
12.根据权利要求1所述的三维集成电路，进一步包括：位于所述中介层中的衬底通孔，其中，所述衬底通孔被配置成电连接至所述至少一个测试元件。
13.一种测试三维集成电路的方法，包括：
通过至少一个测试元件和至少一条导电线施加电压，其中，所述至少一条导电线沿着与至少一个顶部芯片或中介层的外部边缘平行的所述顶部芯片或所述中介层中的至少一个的周长设置，并且所述至少一条导电线被配置成电连接多个导电连接器；
测量响应于所施加电压的电流；以及
基于所测量的电流确定所述三维集成电路的完整性。
14.根据权利要求13所述的方法，其中，测量所述电流包括：将探针与所述三维集成电路上的至少一个Kelvin结构相接触，其中，所述至少一个Kelvin结构包括位于所述顶部芯片或所述中介层中至少一个的每个角部处的Kelvin结构。
15.根据权利要求13所述的方法，其中，测量所述电流包括：将探针与所述三维集成电路上的至少一个Kelvin结构接触，其中，所述至少一个Kelvin结构包括位于所述顶部芯片和所述中介层的每个角部处的Kelvin结构。
16.根据权利要求13所述的方法，其中，测量所述电流包括：使用设置在所述顶部芯片或所述中介层中的至少一个上的测试电路。
17.根据权利要求13所述的方法，其中，测量所述电流包括：使用设置在所述顶部芯片和所述中介层上的测试电路。
18.根据权利要求13所述的方法，进一步包括：确定所述顶部芯片和所述中介层之间的电连接的充分性。
19.根据权利要求13所述的方法，其中，在接合工艺期间执行确定所述三维集成电路的完整性的步骤。
20.根据权利要求13所述的方法，其中，在接合工艺之后执行确定所述三维集成电路的完整性的步骤。
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