KR101854063B1 - 반도체 장치, 및 그 시험 방법 - Google Patents

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Abstract

평가시에 있어서의 방전을 억제 가능한 기술을 제공하는 것을 목적으로 한다. 반도체 장치(1)는, 소자 영역(11a) 및 종단 영역(11b)을 가지는 반도체 기체(11)와, 반도체 기체(11)의 소자 영역(11a) 중, 종단 영역(11b)으로부터 이격한 영역 상에 배치된 복수의 전극 패드(12)와, 각 전극 패드(12) 상에 개구부(13a)가 마련된 절연성의 보호막(13)과, 보호막(13) 상에 배치되고, 개구부(13a)를 거쳐서 복수의 전극 패드(12)에 각각 전기적으로 접속된 복수의 도전층(14)을 구비한다. 평면에서 보아, 각 도전층(14)은 종단 영역(11b) 또는 그 근방까지 연장되어 있다.

Description

반도체 장치, 및 그 시험 방법{SEMICONDUCTOR DEVICE AND METHOD FOR TESTING SAME}
본 발명은 전극 패드를 구비하는 반도체 장치, 및, 그 전극 패드에 전기의 입출력을 행하는 것에 의해 반도체 장치의 전기적 특성을 평가하는 시험 방법에 관한 것이다.
반도체 웨이퍼나 반도체 장치 등의 피측정물이 구비하는 전극 패드에 콘택트 프로브를 접촉시키고 나서, 전극 패드에 전기의 입출력을 행하는 것에 의해, 피측정물의 전기적 특성을 평가하는 시험 방법이 알려져 있다. 최근, 전극 패드에 입출력되는 전기의 대(大)전류, 고전압 인가의 요구 등에 의해, 콘택트 프로브의 다핀화가 진행되고 있다.
그러나, 다핀화에 기인하여, 피측정물의 평가 중에, 예를 들면 콘택트 프로브와 피측정물의 사이, 또는 콘택트 프로브끼리의 사이에 부분 방전 현상이 생겨, 피측정물에 부분적인 파손 또는 불량이 생기는 일이 있다. 부분 방전의 발생을 놓쳐서, 부분 방전에 의해 파손 등이 생긴 피측정물이 양품으로서 후공정에 유출되어 버리면, 후공정에서 당해 피측정물을 찾아내는 것은 매우 곤란하다. 그래서, 피측정물의 평가 중에 있어서의 상술한 부분 방전을 억제하는 기술이 요구되고 있다.
예를 들면, 특허문헌 1 및 2에는, 부분 방전을 억제하는 기술이 제안되어 있다. 또한, 최근, 메탈로의 적외선 조사를 이용한 OBIRCH법, 발광 검출을 이용한 포토 에미션(emission) 현미경법, 적외선 분광 기술 등에 의해, 전기적인 평가 중에, 피측정물 상면 또는 하면으로부터 파손 등을 검출하는 고장 해석이 제안되어 있다(예를 들면 특허문헌 3 및 4).
특허문헌 1: 일본 특허 공개 제2003-130889호 공보 특허문헌 2: 일본 특허 공개 평10-96746호 공보 특허문헌 3: 일본 특허 공개 제2013-101009호 공보 특허문헌 4: 일본 특허 공개 제2013-118213호 공보
특허문헌 1에 개시된 절연성의 액체 중에서 검사를 행하는 기술에서는, 전자 부품의 특성 검사 중에 발생하는 방전을 억제할 수 있다. 그러나, 고가의 프로버가 필요함과 아울러, 액체 중에서 평가를 행하므로 평가 공정의 시간이 증대하여, 저비용화에 적합하지 않다고 하는 문제가 있었다. 또한, 피측정물이 웨이퍼 테스트나 칩 테스트에 있어서의 반도체 소자인 경우, 평가 후에 절연성의 액체를 반도체 소자로부터 완전하게 제거하는 것이 곤란하였다.
또한, 특허문헌 2에 개시된 불활성 가스가 충만한 밀폐 공간에서 검사를 행하는 기술에서는, 전자 부품의 특성 검사 중에 발생하는 방전을 억제할 수 있다. 그러나, 평가 장치의 구성이 복잡하고, 저비용화에 적합하지 않고, 또한 평가 공정의 시간이 증대한다고 하는 문제가 있었다.
또한, OBIRCH법을 이용하여, 파워 반도체 소자 등의 반도체 장치를 관찰하는 경우에는, 통상의 반도체 장치의 표면에는 메탈이 성막되어 있기 때문에, 당해 반도체 장치의 이면측을 관찰 가능하게 가공한 뒤에, 이면측으로부터 평가 가능한 장치의 구축이 필요하다. 이 때문에, 간이(簡易)한 평가가 곤란하다고 하는 문제가 있었다.
포토 에미션 현미경법이나 적외선 분광 기술 등을 이용하여, 전기적인 평가 중에 피측정물 상면으로부터 파손 등을 검출하는 고장 해석에서는, 피측정물 상에는 전기적인 접속을 행하기 위한 복수의 콘택트 프로브가 배치되어 있다. 이 때문에, 콘택트 프로브에 적외선 등이 차단된 부분에서는, 파손 등을 검출할 수 없는 검출 불가 영역으로 되어 버린다고 하는 문제점이 있었다.
그래서, 본 발명은, 상기와 같은 문제점을 감안하여 이루어진 것으로, 평가시에 있어서의 방전을 억제 가능한 기술을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 장치는, 평면에서 보아 서로 인접하는 소자 영역 및 종단 영역을 가지는 반도체 기체(基體)와, 상기 반도체 기체의 상기 소자 영역 중, 상기 종단 영역으로부터 이격된 영역 상에 배치된 복수의 전극 패드와, 상기 반도체 기체의 상기 소자 영역 및 상기 종단 영역 상에 배치되고, 각 상기 전극 패드 상에 개구부가 마련된 절연성의 보호막과, 상기 보호막 상에 배치되고, 상기 개구부를 거쳐서 상기 복수의 전극 패드와 각각 전기적으로 접속된 복수의 도전층을 구비한다. 평면에서 보아, 각 상기 도전층은 상기 종단 영역 또는 그 근방까지 연장되어 있다.
또한, 본 발명에 따른 반도체 장치의 시험 방법은, (a) 상기 복수의 도전층의 상기 종단 영역 근방의 부분에 각각 복수의 프로브를 접촉시키는 공정과, (b) 상기 공정 (a) 후, 상기 복수의 프로브 및 상기 복수의 도전층을 거쳐서, 상기 복수의 전극 패드에 전기의 입출력을 행하는 공정을 구비한다.
본 발명에 의하면, 프로브끼리의 사이의 거리를 길게 할 수 있으므로, 전기적인 평가시에 있어서의 방전을 억제할 수 있다.
본 발명의 목적, 특징, 모양, 및 이점은 이하의 상세한 설명과 첨부 도면에 의해 보다 명백해진다.
도 1은 실시 형태 1에 따른 반도체 장치의 개략 구성을 나타내는 평면도이다.
도 2는 실시 형태 1에 따른 반도체 장치의 개략 구성을 나타내는 단면도이다.
도 3은 실시 형태 1에 따른 반도체 장치의 일부의 개략 구성을 나타내는 평면도이다.
도 4는 실시 형태 1에 따른 반도체 장치의 일부의 개략 구성을 나타내는 평면도이다.
도 5는 실시 형태 1에 따른 반도체 평가 장치의 개략 구성을 나타내는 측면도이다.
도 6은 실시 형태 1에 따른 반도체 장치의 시험 방법을 설명하기 위한 평면도이다.
도 7은 실시 형태 2에 따른 반도체 장치의 개략 구성을 나타내는 평면도이다.
도 8은 실시 형태 2에 따른 반도체 장치의 개략 구성을 나타내는 단면도이다.
도 9는 실시 형태 2에 따른 반도체 장치의 시험 방법을 설명하기 위한 평면도이다.
도 10은 실시 형태 3에 따른 반도체 장치의 개략 구성을 나타내는 단면도이다.
도 11은 실시 형태 3에 따른 반도체 장치의 개략 구성을 나타내는 단면도이다.
<실시 형태 1>
<반도체 장치의 구성>
도 1은 본 발명의 실시 형태 1에 따른 반도체 장치(1)의 개략 구성을 나타내는 평면도이고, 도 2는 도 1의 A-A선에 따른 단면도이다. 여기서는, 반도체 장치(1)로서 도 1의 면 바깥 방향, 즉 도 2의 세로 방향(Z 방향)으로 흐르는 큰 전류를 온 또는 오프하는 종형(縱型) 구조의 반도체 장치를 예로 하여 설명하고, 특히 종형 구조의 반도체 장치로서 IGBT(Insulated Gate Bipolar Transistor)를 예로 하여 설명한다. 그러나, 본 실시 형태에 따른 반도체 장치(1)는, 이것에 한정되는 것이 아니며, 예를 들면, IGBT 이외의 반도체 장치이더라도 좋고, 수평 방향을 따라 마련된 횡형 구조의 반도체 장치 등이더라도 좋다.
도 1 및 도 2에 나타내는 반도체 장치(1)는, 반도체 기체(11)와, 도 1에서 이점 쇄선으로 나타내는 복수의 전극 패드(12)(2개의 이미터 전극(12a), 및 1개의 게이트 전극(12b))와, 도 1에서 파선으로 나타내는 개구부(13a)가 마련된 절연성의 보호막(13)과, 복수의 도전층(14)과, 도 2에 나타내는 콜렉터 전극(15)을 구비하고 있다.
도 3은 반도체 기체(11) 및 복수의 전극 패드(12)를 나타내는 평면도이다. 반도체 기체(11)는, 평면에서 보아 서로 인접하는 소자 영역(11a) 및 종단 영역(11b)을 가지고 있다. 여기서는, 소자 영역(11a)은 도 3의 파선으로부터 내측의 영역이고, 종단 영역(11b)은 도 3의 파선으로부터 외측의 영역이다.
소자 영역(11a)은, 복수의 전극 패드(12) 및 도시하지 않은 불순물 영역 등을 포함하는 소망하는 반도체 소자(여기서는 IGBT)가 형성되는 영역이다. 종단 영역(11b)은, 당해 반도체 소자 등의 내압을 유지하기 위한 영역이고, 평면에서 보아 소자 영역(11a)을 둘러싸도록 형성되어 있다. 여기서는, 종단 영역(11b)은 반도체 기체(11)의 주연부에 형성되어 있는 것으로 하여 설명한다.
반도체 기체(11)의 소자 영역(11a)의 표면 및 이면에는, 외부와의 전기의 입출력을 행할 수 있도록, 복수의 전극 패드(12)(이미터 전극(12a) 및 게이트 전극(12b))와, 콜렉터 전극(15)이 마련되어 있다. 또, 전극 패드(12)(이미터 전극(12a) 및 게이트 전극(12b)), 및 콜렉터 전극(15)의 위치나 개수는 도 3 등에 나타내는 구성에 한정되는 것은 아니다.
각 전극 패드(12)(이미터 전극(12a) 및 게이트 전극(12b))는, 반도체 기체(11)의 소자 영역(11a) 중, 종단 영역(11b)으로부터 이격된 영역 상에 배치되어 있다. 또, 본 실시 형태 1에서, 각 전극 패드(12)는 투명 도전막으로 구성되어 있는 것으로 한다. 또한, 후술하는 바와 같이, 각 도전층(14)도, 투명 도전막으로 구성되어 있는 것으로 한다. 이와 같이, 전극 패드(12) 및 도전층(14)을 투명 도전막으로 구성한 경우에는, 그들이 불투명 금속으로 구성되는 경우에는 행할 수 없었던 고장 해석(예를 들면 포토 에미션 현미경법 등)에 의한 평가를 행할 수 있다.
또한, 본 실시 형태 1에서는, 당해 투명 도전막은, 예를 들면 3㎛~5㎛ 정도의 두께의 산화아연을 포함하는 것으로 한다. 이러한 구성에 의하면, 공정의 단축화 및 용이화를 실현할 수 있다. 단, 투명 도전막은, 이것에 한정되는 것이 아니며, 예를 들면 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), SnO2 등을 포함해도 좋다.
도 2로 되돌아가서, 보호막(13)은 반도체 기체(11)의 소자 영역(11a) 및 종단 영역(11b) 상에 배치되어 있다. 도 4는 도 3에 나타내는 구성에, 절연성의 보호막(13)을 배치한 구성을 나타내는 평면도이다. 또, 도 4에서는, 보호막(13)에 의해 가려진 전극 패드(12)의 외곽선은 이점 쇄선으로 나타내어져 있다. 또한, 도 4에서는, 도면의 간소화를 위해, 소자 영역(11a) 및 종단 영역(11b)의 경계선(도 3의 파선)의 도시는 생략하고 있다.
도 4에 나타내는 바와 같이, 보호막(13)에는, 각 전극 패드(12) 상에 하나의 개구부(13a)가 마련되어 있고, 보호막(13)은 개구부(13a)를 제외한 반도체 기체(11)의 표면 전역 상에 배치되어 있다. 즉, 개구부(13a)에서, 전극 패드(12)의 표면이 보호막(13)으로부터 노출되어 있다.
또, 보호막(13)의 재료로서는, 전기적인 평가시에 있어, 어느 정도의 투명성을 구비하고, 열적, 화학적으로 안정하며, 절연 성능이 우수한 재료를 이용한다. 구체적으로는, 보호막(13)의 재료로는, 예를 들면 카프톤(Kapton)(등록 상표) 등의 폴리이미드, 폴리페닐 실세스퀴옥산, 또는, 폴리비닐 실세스퀴옥산 등의 시트 부재, 혹은 포토레지스트가 적용된다. 단, 보호막(13)의 재료로는, 이들 이외의 재료가 적용되어도 좋다.
그 후, 보호막(13)을 부분적으로 제거 또는 박리 등을 행하는 것에 의해 패턴 형성하고, 후공정을 진행시킨다.
포토레지스트로 보호막(13)을 형성하는 경우에는, 당해 포토레지스트를 부분적으로 분해 및 제거하는 애싱 공정을 이용한 패턴 형성을 행하고, 필요에 따라 세정을 실시한다. 이와 같이, 보호막(13)에 포토레지스트를 적용한 경우에는, 일반적인 반도체 공정을 이용하여 비교적 용이하게 보호막(13)을 형성할 수 있으므로, 공정의 단축화 및 저비용화를 실현할 수 있음과 아울러, 보호막(13)에 투명성을 어느 정도 구비시키는 것이 가능해진다.
한편, 폴리이미드 시트(폴리이미드의 시트 부재)로 보호막(13)을 형성하는 경우에는, 기본적으로는 당해 폴리이미드 시트를 부분적으로 박리 및 제거한다. 이와 같이, 보호막(13)에 폴리이미드 시트를 적용한 경우에는, 비교적 용이하게 보호막(13)을 형성할 수 있으므로, 공정의 단축화 및 저비용화를 실현할 수 있음과 아울러, 보호막(13)에 투명성을 어느 정도 구비시키는 것이 가능해진다. 또, 폴리이미드 시트를 박리하지 않고 실장 공정으로 진행한 경우에는, 전기적인 평가시에 있어서의 방전 억제 효과를 유지할 수 있다. 또한, 폴리이미드 시트에 접착층이 마련되어 있는 경우에는, 보호막(13)의 착탈을 용이화할 수 있다.
또, 이후의 실시 형태 3에서 상세하게 설명하는 바와 같이, 보호막(13)은 재료가 이종(異種) 또는 동종인 복수의 층으로 구성되어도 좋다.
도 2로 되돌아가서, 상술한 복수의 도전층(14)은 보호막(13) 상에 배치되고, 개구부(13a)를 거쳐서 복수의 전극 패드(12)와 1개씩 전기적으로 접속되어 있다. 도 1에는, 도 3에 나타내는 구성에, 복수의 도전층(14)을 배치한 구성이 나타내어져 있다. 또, 도 1에서는, 도전층(14)에 의해 가려진 개구부(13a)는 파선으로 나타내어져 있다. 또한, 도 4와 마찬가지로, 전극 패드(12)의 외곽선은 이점 쇄선으로 나타내고, 소자 영역(11a) 및 종단 영역(11b)의 경계선(도 3의 파선)의 도시는 생략되어 있다.
도 1에 나타내는 바와 같이, 평면에서 보아, 각 도전층(14)은 종단 영역(11b) 또는 그 근방까지 연장되어 있다. 또, 평면에서 보아, 도전층(14)이 종단 영역(11b) 근방까지 연장되어 있는 것은, 도전층(14)과 종단 영역(11b)의 사이의 거리가, 당해 도전층(14)과 전기적으로 접속된 전극 패드(12)와 당해 종단 영역(11b)의 사이의 거리보다 짧은 것을 의미하는 것으로 한다.
또한, 평면에서 보아, 도전층(14)이 종단 영역(11b)까지 연장되어 있는 것은, 평면에서 보아, 도전층(14)이 소자 영역(11a) 및 종단 영역(11b)의 경계까지 연장되어 있는 구성과, 평면에서 보아, 도전층(14)이 당해 경계를 넘어 종단 영역(11b)의 내부까지 연장되어 있는 구성을 포함하는 것으로 한다. 본 실시 형태 1에서는, 도 2에 나타내는 바와 같이, 평면에서 보아, 각 도전층(14)은 소자 영역(11a) 및 종단 영역(11b)의 경계까지 연장되어 있는 것으로 하여 설명한다. 이러한 구성에 의하면, 도전층(14)과 다른 전극의 사이의, 반도체 장치(1)의 단면(端面)(반도체 기체(11)의 측면)을 거친 거리를, 어느 정도 이격시킬 수 있으므로, 전기적인 평가시에 있어서의 그들 사이의 방전이나 단락을 억제할 수 있다.
후술하는 바와 같이, 이 각 도전층(14)의 종단 영역(11b) 근방의 부분에 각 콘택트 프로브(프로브)가 접촉된 후, 각 콘택트 프로브 및 각 도전층(14)을 거쳐서, 각 전극 패드(12)에 전기의 입출력을 행한다. 이러한 전기의 입출력에 의해, 반도체 장치(1)의 전기적 특성을 평가하는 시험이 행해진다.
상술한 바와 같이, 본 실시 형태 1에서는, 도전층(14)은, 예를 들면 3㎛~5㎛ 정도의 두께의 산화아연 등의 투명 도전막으로 구성되는 것으로 하지만, 이것에 한정되는 것이 아니며, 예를 들면 ITO, IZO, SnO2 등의 투명 도전막으로 구성되어도 좋다. 또한, 재료가 동종 또는 이종인 복수의 층으로 구성되어도 좋고, 그렇게 구성한 경우에는, 전기 전도성의 확보, 전류 밀도의 저감에 의한 발열 억제 등을 기대할 수 있다.
도전층(14)으로 되는 투명 도전막은, 예를 들면 스퍼터링 등을 이용하여 형성한다. 보호막(13)에 포토레지스트를 적용한 경우에는, 정밀한 패턴 형성이 가능한 포토레지스트를 마스크로서 이용해서, 도전층(14)의 스퍼터링을 행하는 것은 곤란하다고 생각된다. 그러나, 일반적으로는, 도전층(14)의 영역은 비교적 크기 때문에, 포토레지스트를 이용하지 않아도, 어느 정도의 패턴 형성이 가능한 메탈 마스크를 이용한 스퍼터링에 의해, 도전층(14)을 선택적으로 형성하는 것이 가능하다. 또한, 도전층(14)에 정밀한 패턴 형성이 필요한 경우에는, 보호막(13)에 시트 부재를 적용하여, 포토레지스트를 마스크로 이용한 스퍼터링에 의해, 도전층(14)을 형성하면 좋다.
또한, 도전층(14)을 형성하기 전에, 전극 패드(12)의 상면을 거칠게 하여 조면화해도 좋다. 이것에 의해, 전극 패드(12)와 도전층(14)간의 밀착성 및 접촉성을 확보할 수 있다. 또, 조면화하는 방법으로서는, 예를 들면 전극 패드(12)에 대한 경도의 에칭, 또는 단시간의 샌드블라스트 가공 등이 적용 가능하다.
<반도체 평가 장치의 구성>
도 5는 이상에서 설명한 종형 구조의 반도체 장치(1)의 전기적 특성의 평가를 행하는 반도체 평가 장치(5)의 개략 구성을 나타내는 측면도이다. 여기서는, 반도체 평가 장치(5)는 하나의 웨이퍼(1a)에 형성된 복수의 반도체 장치(1)의 전기적 특성의 평가를 하나의 반도체 장치(1)마다 행하는 것으로 한다.
반도체 평가 장치(5)는, 웨이퍼(1a)의 설치면(여기서는 콜렉터 전극(15)이 배치된 이면)과 접촉하고, 웨이퍼(1a)를 고정하는 수단인 척 스테이지(51)를 구비하고 있다. 여기서는, 척 스테이지(51)의 고정 수단(유지 수단)에는, 예를 들면 진공 흡착이 적용되는 것으로 한다. 단, 이 고정 수단은 진공 흡착에 한정한 것이 아니며, 예를 들면 정전 흡착 등이 적용되어도 좋다.
반도체 장치(1)의 전기적 특성을 평가할 때에 전극 패드(12)와 접촉하는 전극은 콘택트 프로브(52)이다. 여기서는, 콘택트 프로브(52)는 대전류가 인가되는 것을 상정하여 복수 마련되어 있다. 또한, 콘택트 프로브(52)는 프로브 기체(53)에 구비되어 있고, 이 프로브 기체(53)는 콘택트 프로브(52) 이외에, 절연성 기체(54) 및 접속부(55a)를 구비하고 있다.
콘택트 프로브(52)는 절연성 기체(54)에 기계적으로 접속되어 있고, 절연성 기체(54)에는 접속부(55a)가 배치되어 있다. 절연성 기체(54) 상에는, 예를 들면 금속 배선(도시하지 않음)이 형성되어 있고, 콘택트 프로브(52)는 당해 금속 배선을 거쳐서 접속부(55a)와 전기적으로 접속되어 있다. 접속부(55a)는 신호선(56a)을 통해, 평가부(제어부)(57)에 전기적으로 접속되어 있다. 이상과 같은 구성에 의하면, 콘택트 프로브(52)는, 절연성 기체(54)에 마련된 금속 배선과, 접속부(55a)와, 신호선(56a)을 거쳐서, 평가부(57)에 전기적으로 접속되어 있다.
반도체 평가 장치(5)는, 반도체 장치(1)의 전기적 특성을 평가할 때에 콜렉터 전극(15)과 접촉하는 전극으로서, 척 스테이지(51)의 상면에 형성된 도시하지 않은 전극을 구비한다. 당해 전극은 척 스테이지(51)의 측면에 마련된 접속부(55b)와 전기적으로 접속되어 있다. 접속부(55b)는, 신호선(56b)을 통해, 평가부(제어부)(57)에 전기적으로 접속되어 있다. 이상과 같은 구성에 의하면, 척 스테이지(51) 상면에 형성된 전극은 접속부(55b) 및 신호선(56b)을 거쳐서, 평가부(57)에 전기적으로 접속되어 있다.
신호선(56a)과 절연성 기체(54)의 접속 위치를 규정하는 접속부(55a)와, 척 스테이지(51)의 측면에 마련된 접속부(55b)의 사이의 거리는 어느 콘택트 프로브(52)를 거치더라도 대략 일치하도록, 접속부(55a, 55b)의 배치 위치가 설계되어 있다. 이러한 구성에 의하면, 각 콘택트 프로브(52)에 가해지는 전류 밀도를 대략 일치시킬 수 있다.
콘택트 프로브(52), 절연성 기체(54) 및 접속부(55a)를 구비하는 프로브 기체(53)는 이동 암(58)에 의해 임의의 방향으로 이동 가능하게 되어 있다. 물론, 프로브 기체(53)를 이동시키는 것이 아니라, 웨이퍼(1a), 결국은 척 스테이지(51)측을 이동시켜도 좋다. 이러한 이동에 의해, 복수의 콘택트 프로브(52)는 척 스테이지(51) 상의 반도체 장치(1)의 복수의 전극 패드(12)와 접촉할 수 있다.
본 실시 형태 1에서는, 절연성 기체(54)(프로브 기체(53))에 관통 구멍(54a)을 마련하고, 그 상부에 해석에 사용되는 검출기/카메라(59)가 설치되어 있다. 이러한 구성에 의하면, 전기적인 평가 중에, 포토 에미션 현미경이나 적외선 분광 등에 의해, 반도체 장치(1)(피측정물) 상면으로부터 파손 등을 검출하는 고장 해석을 실시할 수 있다.
<반도체 장치의 시험 방법>
도 6은 본 실시 형태 1에 따른 반도체 장치(1)의 시험 방법을 설명하기 위한 상면도이다. 또, 본 실시 형태 1에서는, 상술한 바와 같이, 하나의 웨이퍼(1a)에 형성된 복수의 반도체 장치(1)의 전기적 특성의 평가를, 하나의 반도체 장치(1)마다 행하는 것으로 한다.
도 6에 나타내는 바와 같이, 복수의 도전층(14)의 종단 영역(11b) 근방의 부분에 각각 복수의 콘택트 프로브(52)를 접촉시킨다. 본 실시 형태 1에서는, 각 도전층(14) 중, 그것과 전기적으로 접속된 전극 패드(12)보다 종단 영역(11b)에 가까운 부분에 각 콘택트 프로브(52)를 접촉시킨다.
그리고, 콘택트 프로브(52)의 접촉 후, 복수의 콘택트 프로브(52) 및 복수의 도전층(14)을 거쳐서, 복수의 전극 패드(12)에 전기의 입출력을 행하는 것에 의해, 반도체 장치(1)의 전기적 특성을 평가하는 시험을 행한다. 또, 여기서는, 하나의 도전층(14)에 대해 복수의 콘택트 프로브(52)를 접촉시키는 것에 의해, 대전류를 인가하는 것이 가능하게 되어 있다.
<효과>
이상과 같은 본 실시 형태 1에 따른 반도체 장치 및 그 시험 방법에 의하면, 전극 패드(12)와 콘택트 프로브(52)를 접촉시킨 경우의 콘택트 프로브(52)끼리의 사이의 거리보다, 도전층(14)과 콘택트 프로브(52)를 접촉시킨 경우의 콘택트 프로브(52)끼리의 사이의 거리쪽이 길게 되어 있다. 따라서, 콘택트 프로브(52)끼리의 사이의 거리를 길게 할 수 있으므로, 전기적인 평가시에 있어서의 방전을 억제할 수 있다.
덧붙여 도 1에 나타내는 바와 같이, 평면에서 보아, 임의의 2개의 도전층(14)의 사이의 거리는, 당해 2개의 도전층(14)에 각각 전기적으로 접속된 2개의 전극 패드(12)의 사이의 거리보다 크게 하는 것이 바람직하다. 이러한 구성에 의하면, 실질적으로 2개의 전극 패드(12)의 사이의 거리를 길게 할 수 있으므로, 전기적인 평가시에 있어서의 방전을 억제할 수 있다.
<변형예>
본 실시 형태 1에서는, 2개의 이미터 전극(12a)에는, 서로 이격하는 2개의 도전층(14)이 각각 전기적으로 접속되어 있도록 구성되어 있다. 즉, 이미터 전극(12a)과 도전층(14)이 1:1로 구성되어 있다. 그러나, 2개의 이미터 전극(12a)이 기본적으로 동일 전위로 되는 경우에는, 2개의 이미터 전극(12a)(미리 정해진 몇개의 전극 패드(12))이, 하나의 도전층(14)에 의해 서로 전기적으로 접속(연결)되어도 좋다. 이러한 구성에 의하면, 영역의 선택성이 용이해지고, 공정의 용이화를 기대할 수 있다. 또한, 전기적인 평가시에 있어서의 전류 집중, 나아가서는 발열의 억제 효과도 기대할 수 있다.
또한, 실시 형태 1에 따른 반도체 장치(1)의 시험 방법에서는, 하나의 웨이퍼(1a)에 형성된 복수의 반도체 장치(1)의 전기적 특성의 평가를, 하나의 반도체 장치(1)마다 행하였다. 그러나, 이것에 한정되는 것이 아니며, 하나의 웨이퍼(1a)에 형성된 복수의 반도체 장치(1)(예를 들면 모든 반도체 장치(1))에 대해 일률적으로 콘택트 프로브(52)의 접촉 공정이 행해진 후에, 당해 복수의 반도체 장치(1)에 대해 일률적으로 전기의 입출력 공정이 행해져도 좋다. 이러한 구성에 의하면, 공정의 단축화, 스루풋의 향상화, 테스트 비용의 저감화를 실현할 수 있다.
또한, 이상의 설명에 있어, 반도체 장치(1)는, 전극 패드(12) 아래에 배치된 도시하지 않은 제 1 배리어 메탈, 및 도전층(14) 아래에 배치된 도시하지 않는 제 2 배리어 메탈 중 적어도 어느 하나를 더 구비하여도 좋다. 이러한 구성에 의하면, 소자 영역(11a)의 깊은 부분까지, 투명 도전막 등의 전극 재료가 성장하는 것을 억제할 수 있다. 또한, 제 1 및 제 2 배리어 메탈은, 예를 들면 50㎚~200㎚ 정도의 두께로 이루어지는 텅스텐 실리사이드(WSi) 부재이더라도 좋다. 이러한 구성에 의하면, 배리어 메탈의 효과를 높일 수 있다.
또한, 실시 형태 1에 따른 반도체 장치(1)는, 최종적으로 보호막(13)이 남는 구성이었다. 그러나, 보호막(13)은, 평가시에 존재하고 있으면 좋고, 평가 후에는 애싱이나 박리에 의해 제거되어도 좋다. 또한, 보호막(13)의 제거에 맞추어, 투명 도전막을 제거한 후에, 비투명한 금속을 성분으로 하여 전극 패드(도시하지 않음)를 형성해도 좋다. 이것에 의해, 장기 안정성을 실현할 수 있음과 아울러, 후공정을 용이화할 수 있다.
또 이상, 실시 형태 1의 변형예에 대해 설명했지만, 이상의 변형예는 후술하는 실시 형태에 적용되어도 좋다.
<실시 형태 2>
도 7은 본 발명의 실시 형태 2에 따른 반도체 장치(1)의 개략 구성을 나타내는 평면도이고, 도 8은 도 7의 A-A선에 따른 단면도이다. 또, 본 실시 형태 2에 따른 반도체 장치(1)에서, 이상에서 설명한 구성요소와 동일 또는 유사한 것에 대해서는 동일한 참조 부호를 부여하고, 다른 부분에 대해 주로 설명한다.
도 7에 나타내는 바와 같이, 본 실시 형태 2에서는, 각 전극 패드(12)(여기서는 각 이미터 전극(12a))에 대응하여, 복수(여기서는 3개)의 개구부(13a)가 보호막(13)에 마련되어 있다. 또한, 하나의 전극 패드(12)에 대응하여 마련된 복수(여기서는 3개 모두)의 개구부(13a)의 각각에 대응해서, 도전층(14)가 1개씩 배치되어 있다.
도 9는 본 실시 형태 2에 따른 반도체 장치(1)의 시험 방법을 설명하기 위한 상면도이다. 도 9에 나타내는 바와 같이, 본 실시 형태 2에서는, 도전층(14)에 대해 콘택트 프로브(52)를 1:1로 접촉시키는 것에 의해, 대전류를 인가하는 것이 가능하게 되어 있다.
이상과 같은 본 실시 형태 2에 따른 반도체 장치(1) 및 그 시험 방법에 의하면, 실시 형태 1과 동일한 효과를 얻을 수 있을 뿐만 아니라, 전기적인 평가시에 있어서의 전류 집중을 억제할 수 있으므로, 당해 전류에 의한 발열을 억제할 수 있다.
또, 도 9에 나타낸 예에서는, 하나의 이미터 전극(12a)에 3개의 콘택트 프로브(52)를 거쳐서 전기를 입출력하기 때문에, 3개의 개구부(13a)와 3개의 도전층(14)을 마련한 구성으로 하였다. 그러나, 개구부(13a) 및 도전층(14)의 개수는 이것에 한정되는 것이 아니며, 예를 들면 투명 도전막에 의한 전극 패드(12)의 크기, 입출력하는 전류 등, 및 콘택트 프로브(52)의 갯수에 대응시켜, 개구부(13a) 및 도전층(14)의 갯수를 증감해도 좋다.
<실시 형태 3>
지금까지의 실시 형태에서는, 반도체 장치(1)는 1층으로 구성된 보호막(13)을 구비하였지만, 본 발명의 실시 형태 3에서는, 반도체 장치(1)는 복수의 층으로 구성된 절연성의 보호막을 구비하고 있다.
도 10은 본 발명의 실시 형태 3에 따른 반도체 장치(1)의 개략 구성을 나타내는 단면도이다. 또, 본 실시 형태 3에 따른 반도체 장치(1)에서, 이상에서 설명한 구성요소와 동일 또는 유사한 것에 대해서는 동일한 참조 부호를 부여하고, 다른 부분에 대해 주로 설명한다. 또한, 본 실시 형태 3에 따른 반도체 장치에서도 도전층(14)을 구비하고 있지만, 도 10에서는 도면의 간소화를 위해, 도전층(14)의 도시는 생략하고 있다.
도 10에 나타내는 바와 같이, 절연성의 보호막(13-1) 위에, 절연층의 보호막(13-2)을 적층시킨다. 보호막(13-1, 13-2)의 재료는, 동종이라도 좋고, 이종이라도 좋다. 예를 들면, 보호막(13-1)에 상술한 시트 부재를 적용하고, 보호막(13-2)에 포토레지스트를 적용해도 좋다.
또한, 도 10에 나타내는 바와 같이, 하층의 보호막(13-1)의 개구부(13a-1)를, 상층의 보호막(13-2)의 개구부(13a-2)보다 크게 형성해 두고, 전기적인 평가 후에 상층의 보호막(13-2)만을 제거하고, 하층의 보호막(13-1)을 남기고 후공정을 실시해도 좋다. 이것에 의해, 후공정에서, 예를 들면 비교적 큰 개구부가 필요한 와이어 본드를 용이하게 행할 수 있다.
또한, 앞의 공정에서 형성되는 보호막(13-1)이, 이후의 공정에서 형성하는 보호막(13-2)에 의해 덮이는 구성이 바람직하다. 이렇게 구성하면, 과도한 단차를 억제할 수 있어, 도중에 끊김없는, 일체적인 도전층(14)을 용이하게 형성할 수 있다.
이상과 같은 본 실시 형태 3에 따른 반도체 장치(1) 및 그 시험 방법에 의하면, 실시 형태 1과 동일한 효과를, 복수의 층으로 구성된 보호막에 의해 강화할 수 있다. 또한, 보호막의 부분적인 제거의 효율성을 높일 수 있다.
또, 부분 방전은, 콘택트 프로브(52)가 접촉하는, 활성 영역으로서의 소자 영역(11a)(반도체 장치(1)의 중앙부)에서 발생할 뿐만 아니라, 종단 영역(11b)이 형성된 외주부의 근방에서도 발생하는 것이 알려져 있다. 이 때문에, 도 11에 나타내는 바와 같이, 종단 영역(11b) 근방에 한정해, 보호막(13-1)과 그 위의 보호막(13-2)으로 이루어지는 보호막을 형성해도 좋다. 이러한 구성에 의하면, 도전층(14)과 다른 전극의 사이의, 반도체 장치(1)의 단면(반도체 기체(11)의 측면)을 거친 거리를, 어느 정도 이격시킬 수 있으므로, 전기적인 평가시에 있어서의 그들 사이의 방전이나 단락을 억제할 수 있다.
이상의 설명에서는, 보호막은, 2개의 층(보호막(13-1, 13-2))으로 이루어지는 구성에 대해 설명했지만, 3개 이상의 층으로 이루어지는 구성이어도 좋다.
또, 본 발명은, 그 발명의 범위 내에서, 각 실시 형태를 자유롭게 조합하거나, 각 실시 형태를 적당히 변형, 생략하거나 하는 것이 가능하다.
본 발명은 상세하게 설명되었지만, 상기한 설명은, 모든 형태에서, 예시로서, 본 발명이 그것에 한정되는 것은 아니다. 예시되어 있지 않은 무수한 변형예가, 본 발명의 범위로부터 벗어나는 일없이 상정될 수 있는 것이라고 이해된다.
1: 반도체 장치
11: 반도체 기체
11a: 소자 영역
11b: 종단 영역
12: 전극 패드
12a: 이미터 전극
13, 13-1, 13-2: 보호막
13a, 13a-1, 13a-2: 개구부
14: 도전층
52: 콘택트 프로브

Claims (15)

  1. 평면에서 보아 서로 인접하는 소자 영역 및 종단 영역을 가지는 반도체 기체(基體)와,
    상기 반도체 기체의 상기 소자 영역 중, 상기 종단 영역으로부터 이격된 영역 상에 배치된 복수의 전극 패드와,
    상기 반도체 기체의 상기 소자 영역 및 상기 종단 영역 상에 배치되고, 각 상기 전극 패드 상에 개구부가 마련된 절연성의 보호막과,
    상기 보호막 상에 배치되고, 상기 개구부를 거쳐서 상기 복수의 전극 패드와 각각 전기적으로 접속된 복수의 도전층
    을 구비하되,
    평면에서 보아, 각 상기 도전층은 상기 종단 영역 또는 그 근방까지 연장되어 있고,
    각 상기 전극 패드에 대응하여, 복수의 상기 개구부가 상기 보호막에 마련되고,
    하나의 상기 전극 패드에 대응하여 마련된 복수의 상기 개구부의 각각에 대응해서, 상기 도전층이 1개씩 배치된
    반도체 장치.

  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    미리 정해진 몇개의 상기 전극 패드가, 하나의 도전층에 의해 서로 전기적으로 접속되어 있는 반도체 장치.
  5. 제 1 항에 있어서,
    평면에서 보아, 각 상기 도전층은 상기 소자 영역 및 상기 종단 영역의 경계까지 연장되어 있는 반도체 장치.
  6. 제 1 항에 있어서,
    평면에서 보아, 임의의 2개의 상기 도전층의 사이의 거리는, 상기 2개의 도전층에 각각 전기적으로 접속된 2개의 상기 전극 패드의 사이의 거리보다 큰 반도체 장치.
  7. 제 1 항에 있어서,
    상기 전극 패드 및 상기 도전층은 투명 도전막으로 구성되는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 투명 도전막은 산화아연을 포함하는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 보호막은 재료가 이종 또는 동종인 복수의 층으로 구성되는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 보호막은 포토레지스트 또는 폴리이미드 시트를 포함하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 보호막이 폴리이미드 시트를 포함하는 경우에, 상기 폴리이미드 시트에는 접착층이 마련되어 있는 반도체 장치.
  12. 제 1 항에 있어서,
    상기 전극 패드 아래에 배치된 제 1 배리어 메탈, 및 상기 도전층 아래에 배치된 제 2 배리어 메탈 중 적어도 어느 하나를 더 구비하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 제 1 및 제 2 배리어 메탈은 텅스텐 실리사이드(WSi)를 포함하는 반도체 장치.
  14. 청구항 1에 기재의 반도체 장치를 시험하는 시험 방법으로서,
    (a) 각각의 상기 전극 패드에 있어서의, 복수의 상기 개구부의 각각에 대응하여 1개씩 마련된 복수의 상기 도전층의 각각에 대해 1대1로 프로브를 접촉시키는 공정으로서, 상기 프로브는 대응하는 상기 도전층의 종단 영역 근방의 부분에 접촉하는, 상기 공정과,
    (b) 상기 공정 (a) 후, 상기 프로브 및 상기 도전층을 거쳐서, 상기 복수의 전극 패드 각각에 전기의 입출력을 행하는 공정
    을 구비하는 반도체 장치의 시험 방법.
  15. 제 14 항에 있어서,
    하나의 웨이퍼에 형성된 복수의 상기 반도체 장치에 대해 일률적으로 상기 공정 (a)이 행해진 후에, 상기 복수의 반도체 장치에 대해 일률적으로 상기 공정 (b)가 행해지는 반도체 장치의 시험 방법.
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