JP6099807B2 - 半導体装置、及び、その試験方法 - Google Patents

半導体装置、及び、その試験方法 Download PDF

Info

Publication number
JP6099807B2
JP6099807B2 JP2016506032A JP2016506032A JP6099807B2 JP 6099807 B2 JP6099807 B2 JP 6099807B2 JP 2016506032 A JP2016506032 A JP 2016506032A JP 2016506032 A JP2016506032 A JP 2016506032A JP 6099807 B2 JP6099807 B2 JP 6099807B2
Authority
JP
Japan
Prior art keywords
semiconductor device
protective film
electrode pads
region
termination region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016506032A
Other languages
English (en)
Other versions
JPWO2015132926A1 (ja
Inventor
肇 秋山
肇 秋山
岡田　章
章 岡田
欽也 山下
欽也 山下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Application granted granted Critical
Publication of JP6099807B2 publication Critical patent/JP6099807B2/ja
Publication of JPWO2015132926A1 publication Critical patent/JPWO2015132926A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2644—Adaptations of individual semiconductor devices to facilitate the testing thereof
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/44—Testing lamps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H01L22/26—Acting in response to an ongoing measurement without interruption of processing, e.g. endpoint detection, in-situ thickness measurement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02123—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body inside the bonding area
    • H01L2224/02125—Reinforcing structures
    • H01L2224/02126—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Automation & Control Theory (AREA)
  • Geometry (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)

Description

本発明は、電極パッドを備える半導体装置、及び、その電極パッドに電気の入出力を行うことにより半導体装置の電気的特性を評価する試験方法に関する。
半導体ウェハや半導体装置などの被測定物が備える電極パッドに、コンタクトプローブを接触させてから、電極パッドに電気の入出力を行うことによって、被測定物の電気的特性を評価する試験方法が知られている。近年、電極パッドに入出力される電気の大電流、高電圧印加の要求等により、コンタクトプローブの多ピン化が進んでいる。
しかしながら、多ピン化に起因して、被測定物の評価中に例えばコンタクトプローブと被測定物との間、または、コンタクトプローブ同士の間に部分放電現象が生じて、被測定物に部分的な破損または不具合が生じることがある。部分放電の発生を見逃して、部分放電により破損などが生じた被測定物が良品として後工程に流出してしまうと、後工程にて当該被測定物を見つけることは非常に困難である。そこで、被測定物の評価中における上述の部分放電を抑制する技術が求められている。
例えば、特許文献１及び２には、部分放電を抑圧する技術が提案されている。また、近年、メタルへの赤外線照射を用いたＯＢＩＲＣＨ法、発光検出を用いたフォトエミッション顕微鏡法、赤外線分光技術等により、電気的な評価中に、被測定物上面または下面から破損などを検出する故障解析が提案されている（例えば特許文献３及び４）。
特開２００３−１３０８８９号公報 特開平１０−９６７４６号公報 特開２０１３−１０１００９号公報 特開２０１３−１１８２１３号公報
特許文献１に開示された絶縁性の液体中で検査を行う技術では、電子部品の特性検査中に発生する放電を抑制することはできる。しかしながら、高価なプローバが必要であるとともに、液体中で評価を行うので評価工程の時間が増大し、低コスト化に向かないといった問題があった。また、被測定物がウェハテストやチップテストにおける半導体素子である場合、評価後に絶縁性の液体を半導体素子から完全に除去することが困難であった。
また、特許文献２に開示された不活性ガスを充満した閉空間にて検査を行う技術では、電子部品の特性検査中に発生する放電を抑制することはできる。しかしながら、評価装置の構成が複雑であり、低コスト化に向かず、また評価工程の時間が増大するという問題があった。
また、ＯＢＩＲＣＨ法を用いて、パワー半導体素子などの半導体装置を観察する場合には、通常の半導体装置の表面にはメタルが成膜されているため、当該半導体装置の裏面側を観察可能に加工した上で、裏面側から評価可能な装置の構築が必要となる。このため、簡易な評価が困難であるという問題があった。
フォトエミッション顕微鏡法や赤外線分光技術等を用いて、電気的な評価中に被測定物上面から破損などを検出する故障解析においては、被測定物上には電気的な接続を行うための複数のコンタクトプローブが配置されている。このため、コンタクトプローブに赤外線などが遮られた箇所では、破損などを検出できない検出不可領域となってしまうという問題点があった。
そこで、本発明は、上記のような問題点を鑑みてなされたものであり、評価時における放電を抑制可能な技術を提供することを目的とする。
本発明に係る半導体装置は、平面視において互いに隣接する素子領域及び終端領域を有する半導体基体と、前記半導体基体の前記素子領域のうち、前記終端領域から離間した領域上に配設された複数の電極パッドと、前記半導体基体の前記素子領域及び前記終端領域上に配設され、各前記電極パッド上に開口部が設けられた絶縁性の保護膜と、前記保護膜上に配設され、前記開口部を介して前記複数の電極パッドとそれぞれ電気的に接続された複数の導電層とを備える。平面視において、各前記導電層は前記終端領域またはその近傍まで延設されている。各前記電極パッドに対応して、複数の前記開口部が前記保護膜に設けられ、一つの前記電極パッドに対応して設けられた複数の前記開口部のそれぞれに対応して、前記導電層が一つずつ配設されている。


また、本発明に係る半導体装置の試験方法は、（ａ）前記複数の導電層の前記終端領域近傍の部分にそれぞれ複数のプローブを接触させる工程と、（ｂ）前記工程（ａ）の後、前記複数のプローブ及び前記複数の導電層を介して、前記複数の電極パッドに電気の入出力を行う工程とを備える。
本発明によれば、プローブ同士の間の距離を長くすることができるので、電気的な評価時における放電を抑制することができる。
この発明の目的、特徴、態様、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
実施の形態１に係る半導体装置の概略構成を示す平面図である。 実施の形態１に係る半導体装置の概略構成を示す断面図である。 実施の形態１に係る半導体装置の一部の概略構成を示す平面図である。 実施の形態１に係る半導体装置の一部の概略構成を示す平面図である。 実施の形態１に係る半導体評価装置の概略構成を示す側面図である。 実施の形態１に係る半導体装置の試験方法を説明するための平面図である。 実施の形態２に係る半導体装置の概略構成を示す平面図である。 実施の形態２に係る半導体装置の概略構成を示す断面図である。 実施の形態２に係る半導体装置の試験方法を説明するための平面図である。 実施の形態３に係る半導体装置の概略構成を示す断面図である。 実施の形態３に係る半導体装置の概略構成を示す断面図である。
＜実施の形態１＞
＜半導体装置の構成＞
図１は、本発明の実施の形態１に係る半導体装置１の概略構成を示す平面図であり、図２は、図１のＡ−Ａ線に沿った断面図である。ここでは、半導体装置１として、図１の面外方向、つまり図２の縦方向（Ｚ方向）に流れる大きな電流をオンまたはオフする縦型構造の半導体装置を例にして説明し、特に縦型構造の半導体装置として、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を例にして説明する。しかし、本実施の形態に係る半導体装置１は、これに限るものではなく、例えば、ＩＧＢＴ以外の半導体装置であってもよいし、水平方向に沿って設けられた横型構造の半導体装置などであってもよい。
図１及び図２に示される半導体装置１は、半導体基体１１と、図１にて二点鎖線で示される複数の電極パッド１２（二つのエミッタ電極１２ａ、及び、一つのゲート電極１２ｂ）と、図１にて破線で示される開口部１３ａが設けられた絶縁性の保護膜１３と、複数の導電層１４と、図２に示されるコレクタ電極１５とを備えている。
図３は、半導体基体１１及び複数の電極パッド１２を示す平面図である。半導体基体１１は、平面視において互いに隣接する素子領域１１ａ及び終端領域１１ｂを有している。ここでは、素子領域１１ａは、図３の破線から内側の領域であり、終端領域１１ｂは、図３の破線から外側の領域である。
素子領域１１ａは、複数の電極パッド１２及び図示しない不純物領域などを含む所望の半導体素子（ここではＩＧＢＴ）が形成される領域である。終端領域１１ｂは、当該半導体素子などの耐圧を保持するための領域であり、平面視において素子領域１１ａを囲うように形成されている。ここでは、終端領域１１ｂは、半導体基体１１の周縁部に形成されているものとして説明する。
半導体基体１１の素子領域１１ａの表裏面には、外部との電気の入出力を行うことができるように、複数の電極パッド１２（エミッタ電極１２ａ及びゲート電極１２ｂ）と、コレクタ電極１５とが設けられている。なお、電極パッド１２（エミッタ電極１２ａ及びゲート電極１２ｂ）、並びに、コレクタ電極１５の位置や個数は、図３などに示す構成に限ったものではない。
各電極パッド１２（エミッタ電極１２ａ及びゲート電極１２ｂ）は、半導体基体１１の素子領域１１ａのうち、終端領域１１ｂから離間した領域上に配設されている。なお、本実施の形態１において、各電極パッド１２は、透明導電膜から構成されているものとする。また、後述するように、各導電層１４も、透明導電膜から構成されているものとする。このように、電極パッド１２及び導電層１４を透明導電膜から構成した場合には、それらが不透明金属から構成される場合には行うことができなかった故障解析（例えばフォトエミッション顕微鏡法など）による評価を行うことができる。
また、本実施の形態１では、当該透明導電膜は、例えば３μｍ〜５μｍ程度の厚さの酸化亜鉛を含むものとする。このような構成によれば、工程の短縮化及び容易化を実現することができる。ただし、透明導電膜は、これに限ったものではなく、例えば、ＩＴＯ（Indium Tin Oxide）、ＩＺＯ（Indium Zinc Oxide）、ＳｎＯ２などを含んでもよい。
図２に戻って、保護膜１３は、半導体基体１１の素子領域１１ａ及び終端領域１１ｂ上に配設されている。図４は、図３に示す構成に、絶縁性の保護膜１３を配設した構成を示す平面図である。なお、図４においては、保護膜１３によって隠れた電極パッド１２の外郭線は二点鎖線で示されている。また、図４においては、図の簡素化のため、素子領域１１ａ及び終端領域１１ｂの境界線（図３の破線）の図示は省略している。
図４に示されるように、保護膜１３には、各電極パッド１２上に一つの開口部１３ａが設けられており、保護膜１３は、開口部１３ａを除く半導体基体１１の表面全域上に配設されている。すなわち、開口部１３ａにおいて、電極パッド１２の表面が保護膜１３から露出されている。
なお、保護膜１３の材料としては、電気的な評価時において、ある程度の透明性を具備し、熱的、化学的に安定で、絶縁性能に優れた材料を用いる。具体的には、保護膜１３の材料には、例えば、カプトン（登録商標）などのポリイミド、ポリフェニルシルセスキオサリン、または、ポリビニルシルセスキオサリンなどのシート部材、若しくは、フォトレジストが適用される。ただし、保護膜１３の材料には、これら以外の材料が適用されてもよい。
その後、保護膜１３を部分的に除去または剥離などを行うことによりパターン形成し、後工程を進める。
フォトレジストから保護膜１３を形成する場合には、当該フォトレジストを部分的に分解及び除去するアッシング工程を用いたパターン形成を行い、必要に応じて洗浄を施す。このように、保護膜１３にフォトレジストを適用した場合には、一般的な半導体工程を用いて比較的容易に保護膜１３を形成することができるので、工程の短縮化及び低コスト化を実現することができるとともに、保護膜１３に透明性をある程度具備させることが可能となる。
一方、ポリイミドシート（ポリイミドのシート部材）から保護膜１３を形成する場合には、基本的には、当該ポリイミドシートを部分的に剥離及び除去する。このように、保護膜１３にポリイミドシートを適用した場合には、比較的容易に保護膜１３を形成することができるので、工程の短縮化及び低コスト化を実現することができるとともに、保護膜１３に透明性をある程度具備させることが可能となる。なお、ポリイミドシートを剥離せずに実装工程に進めた場合には、電気的な評価時における放電抑制効果を維持することができる。また、ポリイミドシートに接着層が設けられている場合には、保護膜１３の着脱を容易化することができる。
なお、後の実施の形態３で詳細に説明するように、保護膜１３は、材料が異種または同種である複数の層から構成されてもよい。
図２に戻って、上述の複数の導電層１４は、保護膜１３上に配設され、開口部１３ａを介して複数の電極パッド１２と一つずつ電気的に接続されている。図１には、図３に示す構成に、複数の導電層１４を配設した構成が示されている。なお、図１においては、導電層１４によって隠れた開口部１３ａは破線で示されている。また、図４と同様に、電極パッド１２の外郭線は二点鎖線で示され、素子領域１１ａ及び終端領域１１ｂの境界線（図３の破線）の図示は省略されている。
図１に示されるように、平面視において、各導電層１４は終端領域１１ｂまたはその近傍まで延設されている。なお、平面視において、導電層１４が終端領域１１ｂ近傍まで延設されているとは、導電層１４と終端領域１１ｂとの間の距離が、当該導電層１４と電気的に接続された電極パッド１２と当該終端領域１１ｂとの間の距離が短いことを意味するものとする。
また、平面視において、導電層１４が終端領域１１ｂまで延設されているとは、平面視において、導電層１４が素子領域１１ａ及び終端領域１１ｂの境界まで延設している構成と、平面視において、導電層１４が当該境界を越えて終端領域１１ｂの内部まで延設されている構成とを含むものとする。本実施の形態１では、図２に示すように、平面視において、各導電層１４は素子領域１１ａ及び終端領域１１ｂの境界まで延設しているものとして説明する。このような構成によれば、導電層１４と他の電極との間の、半導体装置１の端面（半導体基体１１の側面）を介した距離を、ある程度離間させることができるので、電気的な評価時におけるそれらの間の放電や短絡を抑制することができる。
後述するように、この各導電層１４の終端領域１１ｂ近傍の部分に各コンタクトプローブ（プローブ）が接触された後、各コンタクトプローブ及び各導電層１４を介して、各電極パッド１２に電気の入出力を行う。このような電気の入出力によって、半導体装置１の電気的特性を評価する試験が行われる。
上述したように、本実施の形態１では、導電層１４は、例えば３μｍ〜５μｍ程度の厚さの酸化亜鉛などの透明導電膜から構成されるものとするが、これに限ったものではなく、例えば、ＩＴＯ、ＩＺＯ、ＳｎＯ２などの透明導電膜から構成されてもよい。また、材料が同種または異種である複数の層から構成されてもよく、そのように構成した場合には、電気伝導性の確保、電流密度の低減による発熱抑制などが期待できる。
導電層１４となる透明導電膜は、例えばスパッタリングなどを用いて形成する。保護膜１３にフォトレジストを適用した場合には、精細なパターン形成が可能なフォトレジストをマスクとして用いて、導電層１４のスパッタリングを行うことは困難であると考えられる。しかし、一般的には、導電層１４の領域は比較的大きいため、フォトレジストを用いなくても、ある程度のパターン形成が可能なメタルマスクを用いたスパッタリングによって、導電層１４を選択的に形成することが可能である。また、導電層１４に精細なパターン形成が必要となる場合には、保護膜１３にシート部材を適用し、フォトレジストをマスクに用いたスパッタリングによって、導電層１４を形成すればよい。
また、導電層１４を形成する前に、電極パッド１２の上面を荒らして粗面化してもよい。これにより、電極パッド１２と導電層１４との間の密着性及び接触性を確保することができる。なお、粗面化する方法としては、例えば、電極パッド１２に対する軽度のエッチング、または、短時間のサンドブラスト加工などが適用可能である。
＜半導体評価装置の構成＞
図５は、以上に説明した縦型構造の半導体装置１の電気的特性の評価を行う半導体評価装置５の概略構成を示す側面図である。ここでは、半導体評価装置５は、一つのウェハ１ａに形成された複数の半導体装置１の電気的特性の評価を、一つの半導体装置１ごとに行うものとする。
半導体評価装置５は、ウェハ１ａの設置面（ここではコレクタ電極１５が配設された裏面）と接触して、ウェハ１ａを固定する台座であるチャックステージ５１を備えている。ここでは、チャックステージ５１の固定手段（保持手段）には、例えば、真空吸着が適用されるものとする。ただし、この固定手段は、真空吸着に限ったものではなく、例えば静電吸着などが適用されてもよい。
半導体装置１の電気的特性を評価する際に電極パッド１２と接触する電極は、コンタクトプローブ５２である。ここでは、コンタクトプローブ５２は、大電流が印加されることを想定して複数設けられている。また、コンタクトプローブ５２はプローブ基体５３に備えられており、このプローブ基体５３は、コンタクトプローブ５２以外に、絶縁性基体５４及び接続部５５ａを備えている。
コンタクトプローブ５２は、絶縁性基体５４に機械的に接続されており、絶縁性基体５４には接続部５５ａが配設されている。絶縁性基体５４上には、例えば金属配線（図示しない）が形成されており、コンタクトプローブ５２は当該金属配線を介して接続部５５ａと電気的に接続されている。接続部５５ａは、信号線５６ａを通じて、評価部（制御部）５７に電気的に接続されている。以上のような構成によれば、コンタクトプローブ５２は、絶縁性基体５４に設けられた金属配線と、接続部５５ａと、信号線５６ａとを介して、評価部５７に電気的に接続されている。
半導体評価装置５は、半導体装置１の電気的特性を評価する際にコレクタ電極１５と接触する電極として、チャックステージ５１の上面に形成された図示しない電極を備える。当該電極は、チャックステージ５１の側面に設けられた接続部５５ｂと電気的に接続されている。接続部５５ｂは、信号線５６ｂを通じて、評価部（制御部）５７に電気的に接続されている。以上のような構成によれば、チャックステージ５１上面に形成された電極は、接続部５５ｂ及び信号線５６ｂを介して、評価部５７に電気的に接続されている。
信号線５６ａと絶縁性基体５４との接続位置を規定する接続部５５ａと、チャックステージ５１の側面に設けられた接続部５５ｂとの間の距離は、どのコンタクトプローブ５２を介しても略一致するように、接続部５５ａ，５５ｂの配設位置が設計されている。このような構成によれば、各コンタクトプローブ５２に加わる電流密度を略一致させることができる。
コンタクトプローブ５２、絶縁性基体５４及び接続部５５ａを備えるプローブ基体５３は、移動アーム５８により任意の方向へ移動可能になっている。もちろん、プローブ基体５３を移動させるのではなく、ウェハ１ａ、つまりはチャックステージ５１側を移動させてもよい。このような移動により、複数のコンタクトプローブ５２は、チャックステージ５１上の半導体装置１の複数の電極パッド１２と接触することができる。
本実施の形態１では、絶縁性基体５４（プローブ基体５３）に貫通穴５４ａを設け、その上部に解析に使用される検出器／カメラ５９が設置されている。このような構成によれば、電気的な評価中に、フォトエミッション顕微鏡や赤外線分光等により、半導体装置１（被測定物）上面から破損などを検出する故障解析を実施することができる。
＜半導体装置の試験方法＞
図６は、本実施の形態１に係る半導体装置１の試験方法を説明するための上面図である。なお、本実施の形態１では、上述したように、一つのウェハ１ａに形成された複数の半導体装置１の電気的特性の評価を、一つの半導体装置１ごとに行うものとする。
図６に示すように、複数の導電層１４の終端領域１１ｂ近傍の部分にそれぞれ複数のコンタクトプローブ５２を接触させる。本実施の形態１では、各導電層１４のうち、それと電気的に接続された電極パッド１２よりも終端領域１１ｂに近い部分に各コンタクトプローブ５２を接触させる。
そして、コンタクトプローブ５２の接触後、複数のコンタクトプローブ５２及び複数の導電層１４を介して、複数の電極パッド１２に電気の入出力を行うことにより、半導体装置１の電気的特性を評価する試験を行う。なお、ここでは、一つの導電層１４に対して複数のコンタクトプローブ５２を接触させることにより、大電流を印加することが可能となっている。
＜効果＞
以上のような本実施の形態１に係る半導体装置及びその試験方法によれば、電極パッド１２とコンタクトプローブ５２とを接触させた場合のコンタクトプローブ５２同士の間の距離よりも、導電層１４とコンタクトプローブ５２とを接触させた場合のコンタクトプローブ５２同士の間の距離のほうが長くなっている。したがって、コンタクトプローブ５２同士の間の距離を長くすることができるので、電気的な評価時における放電を抑制することができる。
なお、図１に示すように、平面視において、任意の二つの導電層１４の間の距離は、当該二つの導電層１４にそれぞれ電気的に接続された二つの電極パッド１２の間の距離よりも大きくすることが好ましい。このような構成によれば、実質的に二つの電極パッド１２の間の距離を長くすることができるので、電気的な評価時における放電を抑制することができる。
＜変形例＞
本実施の形態１では、二つのエミッタ電極１２ａには、互いに離間する二つの導電層１４がそれぞれ電気的に接続されているように構成されている。つまり、エミッタ電極１２ａと導電層１４とが一対一で構成されている。しかし、二つのエミッタ電極１２ａが基本的に同電位となる場合には、二つのエミッタ電極１２ａ（予め定められたいくつかの電極パッド１２）が、一つの導電層１４によって互いに電気的に接続（連結）されてもよい。このような構成によれば、領域の選択性が容易となり、工程の容易化が期待できる。また、電気的な評価時における電流集中ひいては発熱の抑制効果も期待できる。
また、実施の形態１に係る半導体装置１の試験方法では、一つのウェハ１ａに形成された複数の半導体装置１の電気的特性の評価を、一つの半導体装置１ごとに行った。しかしこれに限ったものではなく、一つのウェハ１ａに形成された複数の半導体装置１（例えば全ての半導体装置１）に対して一律にコンタクトプローブ５２の接触工程が行われた後に、当該複数の半導体装置１に対して一律に電気の入出力工程が行われてもよい。このような構成によれば、工程の短縮化、スループットの向上化、テストコストの低減化を実現することができる。
また、以上の説明において、半導体装置１は、電極パッド１２下に配設された図示しない第１バリアメタル、及び、導電層１４下に配設された図示しない第２バリアメタルの少なくともいずれか一つをさらに備えてもよい。このような構成によれば、素子領域１１ａの深い部分まで、透明導電膜などの電極材料が成長することを抑制することができる。また、第１及び第２バリアメタルは、例えば５０ｎｍ〜２００ｎｍ程度の厚さからなるタングステンシリサイド（ＷＳｉ）部材であってもよい。このような構成によれば、バリアメタルの効果を高めることができる。
また、実施の形態１に係る半導体装置１は、最終的に保護膜１３が残る構成であった。しかし、保護膜１３は、評価時において存在していればよく、評価後にはアッシングや剥離によって除去されてもよい。また、保護膜１３の除去に合わせて、透明導電膜を除去した後に、非透明である金属を成分として電極パッド（図示せず）を形成してもよい。これにより、長期安定性を実現することができるとともに、後工程を容易化することができる。
なお、以上、実施の形態１の変形例について説明したが、以上の変形例は、後述する実施の形態に適用されてもよい。
＜実施の形態２＞
図７は、本発明の実施の形態２に係る半導体装置１の概略構成を示す平面図であり、図８は、図７のＡ−Ａ線に沿った断面図である。なお、本実施の形態２に係る半導体装置１において、以上で説明した構成要素と同一または類似するものについては同じ参照符号を付し、異なる部分について主に説明する。
図７に示すように、本実施の形態２では、各電極パッド１２（ここでは各エミッタ電極１２ａ）に対応して、複数（ここでは３つ）の開口部１３ａが保護膜１３に設けられている。また、一つの電極パッド１２に対応して設けられた複数（ここでは３つ全て）の開口部１３ａのそれぞれに対応して、導電層１４が一つずつ配設されている。
図９は、本実施の形態２に係る半導体装置１の試験方法を説明するための上面図である。図９に示すように、本実施の形態２では、導電層１４に対してコンタクトプローブ５２を一対一で接触させることにより、大電流を印加することが可能となっている。
以上のような本実施の形態２に係る半導体装置１及びその試験方法によれば、実施の形態１と同様の効果を得ることができるだけでなく、電気的な評価時における電流集中を抑制することができるので、当該電流による発熱を抑制することができる。
なお、図９に示した例では、一つのエミッタ電極１２ａに三つのコンタクトプローブ５２を介して電気を入出力するため、三つの開口部１３ａと三つの導電層１４を設けた構成とした。しかし、開口部１３ａ及び導電層１４の個数はこれに限ったものではなく、例えば、透明導電膜による電極パッド１２の大きさ、入出力する電流等、及び、コンタクトプローブ５２の本数に対応させて、開口部１３ａ及び導電層１４の個数を増減してもよい。
＜実施の形態３＞
これまでの実施の形態では、半導体装置１は、１層から構成された保護膜１３を備えたが、本発明の実施の形態３では、半導体装置１は、複数の層から構成された絶縁性の保護膜を備えている。
図１０は、本発明の実施の形態３に係る半導体装置１の概略構成を示す断面図である。なお、本実施の形態３に係る半導体装置１において、以上で説明した構成要素と同一または類似するものについては同じ参照符号を付し、異なる部分について主に説明する。また、本実施の形態３に係る半導体装置においても導電層１４を備えているが、図１０では図の簡素化のため、導電層１４の図示は省略している。
図１０に示されるように、絶縁性の保護膜１３−１の上に、絶縁層の保護膜１３−２を積層させる。保護膜１３−１，１３−２の材料は、同種でもよいし異種でもよい。例えば、保護膜１３−１に上述のシート部材を適用し、保護膜１３−２にフォトレジストを適用してもよい。
また、図１０に示されるように、下層の保護膜１３−１の開口部１３ａ−１を、上層の保護膜１３−２の開口部１３ａ−２よりも大きく形成しておき、電気的な評価後に上層の保護膜１３−２のみを除去し、下層の保護膜１３−１を残して後工程を実施してもよい。これにより、後工程で、例えば比較的大きな開口部が必要なワイヤボンドを容易に行うことができる。
また、先の工程に形成される保護膜１３−１が、後の工程に形成する保護膜１３−２によって覆われる構成が望ましい。このように構成すれば、過度な段差を抑制することができ、途切れのない、一体的な導電層１４を容易に形成することができる。
以上のような本実施の形態３に係る半導体装置１及びその試験方法によれば、実施の形態１と同様の効果を、複数の層から構成された保護膜によって強化することができる。また、保護膜の部分的な除去の効率性を高めることができる。
なお、部分放電は、コンタクトプローブ５２が接触する、活性領域としての素子領域１１ａ（半導体装置１の中央部）において発生するだけでなく、終端領域１１ｂが形成された外周部の近傍においても発生することが知られている。このため、図１１に示されるように、終端領域１１ｂ近傍に限定して、保護膜１３−１とその上の保護膜１３−２とからなる保護膜を形成してもよい。このような構成によれば、導電層１４と他の電極との間の、半導体装置１の端面（半導体基体１１の側面）を介した距離を、ある程度離間させることができるので、電気的な評価時におけるそれらの間の放電や短絡を抑制することができる。
以上の説明では、保護膜は、二つの層（保護膜１３−１，１３−２）からなる構成について説明したが、三つ以上の層からなる構成であってもよい。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
この発明は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
１ 半導体装置、１１ 半導体基体、１１ａ 素子領域、１１ｂ 終端領域、１２ 電極パッド、１２ａ エミッタ電極、１３，１３−１，１３−２ 保護膜、１３ａ，１３ａ−１，１３ａ−２ 開口部、１４ 導電層、５２ コンタクトプローブ。

Claims (13)

  1. 平面視において互いに隣接する素子領域及び終端領域を有する半導体基体と、
    前記半導体基体の前記素子領域のうち、前記終端領域から離間した領域上に配設された複数の電極パッドと、
    前記半導体基体の前記素子領域及び前記終端領域上に配設され、各前記電極パッド上に開口部が設けられた絶縁性の保護膜と、
    前記保護膜上に配設され、前記開口部を介して前記複数の電極パッドとそれぞれ電気的に接続された複数の導電層と
    を備え、
    平面視において、各前記導電層は前記終端領域またはその近傍まで延設され、
    各前記電極パッドに対応して、複数の前記開口部が前記保護膜に設けられ、
    一つの前記電極パッドに対応して設けられた複数の前記開口部のそれぞれに対応して、前記導電層が一つずつ配設された、半導体装置。
  2. 請求項１に記載の半導体装置であって、
    予め定められたいくつかの前記電極パッドが、一つの導電層によって互いに電気的に接続されている、半導体装置。
  3. 請求項１または請求項２に記載の半導体装置であって、
    平面視において、各前記導電層は前記素子領域及び前記終端領域の境界まで延設している、半導体装置。
  4. 請求項１または請求項２に記載の半導体装置であって、
    平面視において、任意の二つの前記導電層の間の距離は、当該二つの導電層にそれぞれ電気的に接続された二つの前記電極パッドの間の距離よりも大きい、半導体装置。
  5. 請求項１または請求項２に記載の半導体装置であって、
    前記電極パッド及び前記導電層は、透明導電膜から構成される、半導体装置。
  6. 請求項５に記載の半導体装置であって、
    前記透明導電膜は酸化亜鉛を含む、半導体装置。
  7. 請求項１または請求項２に記載の半導体装置であって、
    前記保護膜は、材料が異種または同種である複数の層から構成される、半導体装置。
  8. 請求項１または請求項２に記載の半導体装置であって、
    前記保護膜は、フォトレジストまたはポリイミドシートを含む、半導体装置。
  9. 請求項８に記載の半導体装置であって、
    前記保護膜がポリイミドシートを含む場合に、前記ポリイミドシートには接着層が設けられている、半導体装置。
  10. 請求項１または請求項２に記載の半導体装置であって、
    前記電極パッド下に配設された第１バリアメタル、及び、前記導電層下に配設された第２バリアメタルの少なくともいずれか一つをさらに備える、半導体装置。
  11. 請求項１０に記載の半導体装置であって、
    前記第１及び第２バリアメタルは、タングステンシリサイド（ＷＳｉ）を含む、半導体装置。
  12. 半導体装置を試験する試験方法であって、
    前記半導体装置は、
    平面視において互いに隣接する素子領域及び終端領域を有する半導体基体と、
    前記半導体基体の前記素子領域のうち、前記終端領域から離間した領域上に配設された複数の電極パッドと、
    前記半導体基体の前記素子領域及び前記終端領域上に配設され、各前記電極パッド上に開口部が設けられた絶縁性の保護膜と、
    前記保護膜上に配設され、前記開口部を介して前記複数の電極パッドとそれぞれ電気的に接続された複数の導電層と
    を備え、
    平面視において、各前記導電層は前記終端領域またはその近傍まで延設され、
    前記半導体装置の試験方法は、
    （ａ）前記複数の導電層の前記終端領域近傍の部分にそれぞれ複数のプローブを接触させる工程と、
    （ｂ）前記工程（ａ）の後、前記複数のプローブ及び前記複数の導電層を介して、前記複数の電極パッドに電気の入出力を行う工程と
    を備える、半導体装置の試験方法。
  13. 請求項１２に記載の半導体装置の試験方法であって、
    一つのウェハに形成された複数の前記半導体装置に対して一律に前記工程（ａ）が行われた後に、前記複数の半導体装置に対して一律に前記工程（ｂ）が行われる、半導体装置の試験方法。
JP2016506032A 2014-03-06 2014-03-06 半導体装置、及び、その試験方法 Active JP6099807B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2014/055719 WO2015132926A1 (ja) 2014-03-06 2014-03-06 半導体装置、及び、その試験方法

Publications (2)

Publication Number Publication Date
JP6099807B2 true JP6099807B2 (ja) 2017-03-22
JPWO2015132926A1 JPWO2015132926A1 (ja) 2017-03-30

Family

ID=54054762

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016506032A Active JP6099807B2 (ja) 2014-03-06 2014-03-06 半導体装置、及び、その試験方法

Country Status (6)

Country Link
US (1) US10228412B2 (ja)
JP (1) JP6099807B2 (ja)
KR (1) KR101854063B1 (ja)
CN (1) CN106104780B (ja)
DE (1) DE112014006442T5 (ja)
WO (1) WO2015132926A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6858688B2 (ja) * 2017-10-24 2021-04-14 三菱電機株式会社 半導体装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08162429A (ja) * 1994-12-01 1996-06-21 Hitachi Ltd 配線基板のパターンエリア保護方法
JP2002368219A (ja) * 2001-06-08 2002-12-20 Sanyo Electric Co Ltd １チップデュアル型絶縁ゲート型半導体装置
JP2003249558A (ja) * 2002-02-22 2003-09-05 Seiko Instruments Inc 半導体チップ
JP2007048853A (ja) * 2005-08-09 2007-02-22 Matsushita Electric Ind Co Ltd 半導体装置
JP2009218264A (ja) * 2008-03-07 2009-09-24 Elpida Memory Inc 半導体装置
JP2010050450A (ja) * 2008-08-22 2010-03-04 Hynix Semiconductor Inc 半導体装置及びその製造方法
JP2011034999A (ja) * 2009-07-29 2011-02-17 Renesas Electronics Corp 半導体装置およびその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2969086B2 (ja) 1996-09-25 1999-11-02 中日本電子株式会社 大電流用小型接触子
JP4024990B2 (ja) * 2000-04-28 2007-12-19 株式会社ルネサステクノロジ 半導体装置
JP2003130889A (ja) 2001-10-29 2003-05-08 Vector Semicon Kk 半導体装置検査装置及び検査方法
US7579681B2 (en) * 2002-06-11 2009-08-25 Micron Technology, Inc. Super high density module with integrated wafer level packages
JP4837295B2 (ja) * 2005-03-02 2011-12-14 株式会社沖データ 半導体装置、ｌｅｄ装置、ｌｅｄヘッド、及び画像形成装置
US7901956B2 (en) 2006-08-15 2011-03-08 Stats Chippac, Ltd. Structure for bumped wafer test
JP2009087998A (ja) 2007-09-27 2009-04-23 Sanyo Electric Co Ltd 半導体装置
EP2290686A3 (en) 2009-08-28 2011-04-20 STMicroelectronics S.r.l. Method to perform electrical testing and assembly of electronic devices
JP6158468B2 (ja) 2011-11-08 2017-07-05 富士電機株式会社 半導体装置の故障位置解析方法及び装置
JP6014321B2 (ja) 2011-12-01 2016-10-25 昭和電工株式会社 炭化珪素半導体装置及びその製造方法
JP6180801B2 (ja) * 2013-06-07 2017-08-16 ルネサスエレクトロニクス株式会社 半導体装置
JP6284840B2 (ja) * 2014-06-26 2018-02-28 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08162429A (ja) * 1994-12-01 1996-06-21 Hitachi Ltd 配線基板のパターンエリア保護方法
JP2002368219A (ja) * 2001-06-08 2002-12-20 Sanyo Electric Co Ltd １チップデュアル型絶縁ゲート型半導体装置
JP2003249558A (ja) * 2002-02-22 2003-09-05 Seiko Instruments Inc 半導体チップ
JP2007048853A (ja) * 2005-08-09 2007-02-22 Matsushita Electric Ind Co Ltd 半導体装置
JP2009218264A (ja) * 2008-03-07 2009-09-24 Elpida Memory Inc 半導体装置
JP2010050450A (ja) * 2008-08-22 2010-03-04 Hynix Semiconductor Inc 半導体装置及びその製造方法
JP2011034999A (ja) * 2009-07-29 2011-02-17 Renesas Electronics Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
CN106104780B (zh) 2018-12-21
CN106104780A (zh) 2016-11-09
US10228412B2 (en) 2019-03-12
US20160334458A1 (en) 2016-11-17
JPWO2015132926A1 (ja) 2017-03-30
KR101854063B1 (ko) 2018-05-02
DE112014006442T5 (de) 2016-11-24
KR20160113718A (ko) 2016-09-30
WO2015132926A1 (ja) 2015-09-11

Similar Documents

Publication Publication Date Title
JP2962234B2 (ja) 半導体デバイスの寄生ＭＩＭ構造箇所解析法及びＳｉ半導体デバイスの寄生ＭＩＭ構造箇所解析法
Fantini et al. Failure modes and mechanisms for VLSI ICs—a review
TW200530603A (en) Electrical inspection method and apparatus for printed wiring board for the electronic component mounting, and computer-readable recording medium
US8618513B2 (en) Apparatus and methods for forming an electrical conduction path through an insulating layer
JP6099807B2 (ja) 半導体装置、及び、その試験方法
CN102194795B (zh) 金属层下介电层测试结构
US9117880B2 (en) Method for manufacturing semiconductor device
US9048150B1 (en) Testing of semiconductor components and circuit layouts therefor
JP2011049337A (ja) 半導体装置の製造方法
JP5054370B2 (ja) 半導体チップ
US7119545B2 (en) Capacitive monitors for detecting metal extrusion during electromigration
JP6207716B2 (ja) 半導体装置
JP3792931B2 (ja) 半導体装置およびそのテスト方法
JP2010108991A (ja) 素子試験方法
JP3776068B2 (ja) 半導体装置及びその検査方法
Vitanza et al. Backside Failure Analysis of IGBT power devices assembled in STPAK
Oshida et al. Quantitative analysis of correlation between insulator surface copper contamination and TDDB lifetime based on actual measurement
JP6277010B2 (ja) 絶縁膜の検査方法
Li et al. Test structure failed node localization and analysis from die backside
TWI488234B (zh) 利用氧氣中和釋放晶圓上堆積之電荷
JP2019036592A (ja) 半導体装置の検査方法、半導体装置の製造方法、及び検査装置
JP2001093927A (ja) 半導体装置およびその製造方法、ならびにバーンイン装置
JP2012146887A (ja) 半導体素子における配線不良検出方法、半導体ウェーハ及び半導体素子
Wang et al. A Novel Technique for Detecting High-Resistance Faults Using Electroplating
JPH0629297A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161108

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161222

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170124

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170221

R150 Certificate of patent or registration of utility model

Ref document number: 6099807

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250