JP2562609B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2562609B2 JP2562609B2 JP62198436A JP19843687A JP2562609B2 JP 2562609 B2 JP2562609 B2 JP 2562609B2 JP 62198436 A JP62198436 A JP 62198436A JP 19843687 A JP19843687 A JP 19843687A JP 2562609 B2 JP2562609 B2 JP 2562609B2
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- Japan
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- gate electrode
- forming
- poly
- pattern
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は半導体装置の製造方法に関し、更に詳しく言
えば電界効果トランジスタ（FET）のソース・ドレイン
のコンタクトホールの形成方法に関するものである。
えば電界効果トランジスタ（FET）のソース・ドレイン
のコンタクトホールの形成方法に関するものである。
（ロ）従来の技術 第３図は従来例に係るFETのソース・ドレインのコン
タクトホールの形成方法を説明する図であり、同図
（ａ）は各形成パターンの位置関係を示す図、同図
（ｂ）はそれらのパターンによって形成されたFETの断
面図である。
タクトホールの形成方法を説明する図であり、同図
（ａ）は各形成パターンの位置関係を示す図、同図
（ｂ）はそれらのパターンによって形成されたFETの断
面図である。
従来例方法によれば、ゲート電極（４）の両側のｐ型
Si基板（１）の表面にソース（２）、ドレイン（３）を
形成した後に、PSG膜などの層間絶縁膜（５）を形成す
る。
Si基板（１）の表面にソース（２）、ドレイン（３）を
形成した後に、PSG膜などの層間絶縁膜（５）を形成す
る。
次いで、層間絶縁膜（５）の一部を除去してコンタク
トホール（６）を形成した後、Al膜などの配線（７）を
形成する。
トホール（６）を形成した後、Al膜などの配線（７）を
形成する。
なお斯る先行技術としては特開昭60−177652（H01L 2
1/88）等が知られている。
1/88）等が知られている。
（ハ）発明が解決しようとする問題点 ところで、コンタクトホール（６）を形成するとき、
コンタクトホール形成用パターン（6a）をソース・ドレ
イン形成用パターン（2a）の中に位置合わせする必要が
あるが、ゲート電極（４）に接触しないように、ゲート
電極形成用パターン（4a）から一定の距離ｄだけ離さな
ければならない。位置合わせずれを考慮すると、ｄは一
般に1.5μｍ程度必要としていた。
コンタクトホール形成用パターン（6a）をソース・ドレ
イン形成用パターン（2a）の中に位置合わせする必要が
あるが、ゲート電極（４）に接触しないように、ゲート
電極形成用パターン（4a）から一定の距離ｄだけ離さな
ければならない。位置合わせずれを考慮すると、ｄは一
般に1.5μｍ程度必要としていた。
従って、集積度を上げようとｄを小さくすると、良品
歩留りの低下を招き、ｄを大きくすると集積度の低下を
招くという問題点がある。
歩留りの低下を招き、ｄを大きくすると集積度の低下を
招くという問題点がある。
本発明は斯る問題点に鑑みてなされたものであり、精
密な位置合わせも要求されず、かつ集積度の向上が可能
なFETのソース・ドレインのコンタクトホールの形成方
法の提供を目的とする。
密な位置合わせも要求されず、かつ集積度の向上が可能
なFETのソース・ドレインのコンタクトホールの形成方
法の提供を目的とする。
（ニ）問題点を解決するための手段 第１図は本発明の半導体装置の製造方法を説明する図
であり、同図（ａ）は各形成パターンの位置関係を示す
図、同図（ｂ）はそれらのパターンによって形成された
FETの断面図である。
であり、同図（ａ）は各形成パターンの位置関係を示す
図、同図（ｂ）はそれらのパターンによって形成された
FETの断面図である。
本発明の方法によれば、ゲート電極（11）（パターン
（11a））両側のｐ型Si基板（１）の表面にソース
（９）、ドレイン（10）（パターン（9a））を形成す
る。その後に、熱酸化又はCVD法により、SiO2膜（12）
を形成し、更にCVD法でポリSi膜（13）を被着する。次
いでこのポリSi膜（13）をゲート電極形成用パターン
（11a）よりもチャネル長方向に広いパターン（13a）に
よってパターニングする。このときのゲート電極パター
ン（11a）とパターン（13a）との重ね合わせ余裕Ｄは0.
5μｍ程度よい。
（11a））両側のｐ型Si基板（１）の表面にソース
（９）、ドレイン（10）（パターン（9a））を形成す
る。その後に、熱酸化又はCVD法により、SiO2膜（12）
を形成し、更にCVD法でポリSi膜（13）を被着する。次
いでこのポリSi膜（13）をゲート電極形成用パターン
（11a）よりもチャネル長方向に広いパターン（13a）に
よってパターニングする。このときのゲート電極パター
ン（11a）とパターン（13a）との重ね合わせ余裕Ｄは0.
5μｍ程度よい。
次に、層間絶縁膜としてPSG膜（14）を被着した後、
コンタクトホール形成用パターン（15a）によりパター
ニングする。このときパターン（15a）とゲート電極形
成用パターン（11a）との位置合わせ余裕はゼロでよ
い。そしてポリSi膜（13）をマスクとしてフッ酸系のエ
ッチング液によりエッチングすると、コンタクトホール
（15）が形成される。
コンタクトホール形成用パターン（15a）によりパター
ニングする。このときパターン（15a）とゲート電極形
成用パターン（11a）との位置合わせ余裕はゼロでよ
い。そしてポリSi膜（13）をマスクとしてフッ酸系のエ
ッチング液によりエッチングすると、コンタクトホール
（15）が形成される。
（ホ）作用 本発明によれば、コンタクトホール（15）を形成する
にあたってのゲート電極形成用パターン（11a）とコン
タクトホール形成用パターン（15a）との位置合わせ余
裕はゼロでよいから、製造が容易である。
にあたってのゲート電極形成用パターン（11a）とコン
タクトホール形成用パターン（15a）との位置合わせ余
裕はゼロでよいから、製造が容易である。
なお、ゲート電極形成用パターン（11a）と保護用パ
ターン（13a）との位置合わせ余裕は0.5μｍ程度必要で
あるが、従来方法の1.5μｍに比べて1/3程度となる。こ
れにより全体の素子の形成面積の縮小化を図ることがで
きる。
ターン（13a）との位置合わせ余裕は0.5μｍ程度必要で
あるが、従来方法の1.5μｍに比べて1/3程度となる。こ
れにより全体の素子の形成面積の縮小化を図ることがで
きる。
（ヘ）実施例 次に図を参照しながら本発明の実施例について説明す
る。第２図は本発明の実施例に係る半導体装置の製造方
法を説明する図であり、E2PROM（電気的に書込み／消去
が可能なPROM）の半導体装置の製造に適用したものであ
る。
る。第２図は本発明の実施例に係る半導体装置の製造方
法を説明する図であり、E2PROM（電気的に書込み／消去
が可能なPROM）の半導体装置の製造に適用したものであ
る。
まず、ｐ型Si基板（15）にLOCOSにより厚いSiO2膜（1
6）を形成した後にイオン注入法によりｎ型不純物を注
入して低濃度ｎ型領域（17）を形成する（同図
（ａ））。
6）を形成した後にイオン注入法によりｎ型不純物を注
入して低濃度ｎ型領域（17）を形成する（同図
（ａ））。
次に、熱酸化によりゲート酸化膜（18）を形成し、更
にそれよりも膜厚の薄い（50Å程度）のトンネル酸化膜
（19）を形成する（同図（ｂ））。
にそれよりも膜厚の薄い（50Å程度）のトンネル酸化膜
（19）を形成する（同図（ｂ））。
次いで、CVD法によりポリSi膜を被着した後にパター
ニングして、同図（ｃ）に示すようにゲート電極（20）
を形成する。
ニングして、同図（ｃ）に示すようにゲート電極（20）
を形成する。
次に各ゲート電極（20）をマスクとして、ｎ型不純物
をイオン注入して、ゲート電極（20）の両側にソース・
ドレインとしての高濃度ｎ型領域（21）を形成する（同
図（ｄ））。
をイオン注入して、ゲート電極（20）の両側にソース・
ドレインとしての高濃度ｎ型領域（21）を形成する（同
図（ｄ））。
次いでCVD法によりSiO2膜（22）を形成し、各ゲート
電極（20）を被覆する（同図（ｅ））。このSiO2膜（2
2）はゲート電極（20）のポリSi膜を熱酸化することに
より形成してもよい。
電極（20）を被覆する（同図（ｅ））。このSiO2膜（2
2）はゲート電極（20）のポリSi膜を熱酸化することに
より形成してもよい。
次に、同図（ｆ）に示すように、CVD法によりポリSi
膜を被着した後に、パターニングして第２のポリSi膜
（23a）〜（23d）を形成する。なお、（23a）と（23d）
のポリSi膜はフローティングゲート電極用に用いるもの
であり、（23b）と（23c）は次に形成するPSG膜（層間
絶縁膜）のコンタクトホールを形成する際のマスクとし
て使用するものである。
膜を被着した後に、パターニングして第２のポリSi膜
（23a）〜（23d）を形成する。なお、（23a）と（23d）
のポリSi膜はフローティングゲート電極用に用いるもの
であり、（23b）と（23c）は次に形成するPSG膜（層間
絶縁膜）のコンタクトホールを形成する際のマスクとし
て使用するものである。
次に、同図（ｇ）に示すように、層間絶縁膜としての
PSG膜（24）を被着し、次いでコンタクトホール（2
5），（26）の形成のため、PSG膜（24）のパターニング
を行なう（同図（ｈ））。このとき、例えばフッ酸系の
エッチング液を用いると、ポリSi膜（23a）〜（23d）は
マスクとして働くので、コンタクトホール形成用のパタ
ーンのゲート電極パターンに対する位置合わせ余裕はゼ
ロでよい。これにより製造が容易となるとともに、良品
歩留りが向上する。またコンタクトホール（25）とゲー
ト電極（20）の間隔を小さくすることができるので、素
子形成面積が縮小化できる。従って半導体装置の高集積
化が可能となる。
PSG膜（24）を被着し、次いでコンタクトホール（2
5），（26）の形成のため、PSG膜（24）のパターニング
を行なう（同図（ｈ））。このとき、例えばフッ酸系の
エッチング液を用いると、ポリSi膜（23a）〜（23d）は
マスクとして働くので、コンタクトホール形成用のパタ
ーンのゲート電極パターンに対する位置合わせ余裕はゼ
ロでよい。これにより製造が容易となるとともに、良品
歩留りが向上する。またコンタクトホール（25）とゲー
ト電極（20）の間隔を小さくすることができるので、素
子形成面積が縮小化できる。従って半導体装置の高集積
化が可能となる。
次いで、Alからなる配線（27），（28）を形成すれ
ば、コンタクトホール（25），（26）を介して各ソース
・ドレインとしての高濃度ｎ型領域（21）に接続し、本
発明の実施例に係る半導体装置が完成する（同図
（ｉ））。図において、内側の２つのトランジスタがE2
PROMのセレクタトランジスタであり、外側の２つのトラ
ンジスタがメモリトランジスタである。
ば、コンタクトホール（25），（26）を介して各ソース
・ドレインとしての高濃度ｎ型領域（21）に接続し、本
発明の実施例に係る半導体装置が完成する（同図
（ｉ））。図において、内側の２つのトランジスタがE2
PROMのセレクタトランジスタであり、外側の２つのトラ
ンジスタがメモリトランジスタである。
このように、本発明の実施例によれば第２のポリSi膜
（23a）〜（23d）をエッチング液のマスクとして用いる
ことにより、コンタクトホール（26）を形成するときの
位置合わせ余裕をゼロにすることができる。これにより
製造が容易となって良品歩留りが向上するとともに、素
子形成面積の縮小化を図ることができる。
（23a）〜（23d）をエッチング液のマスクとして用いる
ことにより、コンタクトホール（26）を形成するときの
位置合わせ余裕をゼロにすることができる。これにより
製造が容易となって良品歩留りが向上するとともに、素
子形成面積の縮小化を図ることができる。
特に本発明の実施例によれば、フローティングゲート
電極（23a），（23d）用のポリSi膜を利用して、同時に
マスク用のポリSi膜（23b），（23c）を形成することが
できるので、製造工程も増えることがなく、有利であ
る。
電極（23a），（23d）用のポリSi膜を利用して、同時に
マスク用のポリSi膜（23b），（23c）を形成することが
できるので、製造工程も増えることがなく、有利であ
る。
（ト）発明の効果 以上説明したように、本発明によれば第２のポリSi膜
によってゲート電極を予め被覆して保護することによ
り、ソース・ドレイン接続用のコンタクトホールを形成
する際の該コンタクトホール形成用パターンとゲート電
極との位置合わせ余裕をゼロにすることができるので、
製造が容易となって良品歩留りが向上するとともに、素
子形成用面積の縮小化が可能となる。
によってゲート電極を予め被覆して保護することによ
り、ソース・ドレイン接続用のコンタクトホールを形成
する際の該コンタクトホール形成用パターンとゲート電
極との位置合わせ余裕をゼロにすることができるので、
製造が容易となって良品歩留りが向上するとともに、素
子形成用面積の縮小化が可能となる。
第１図は本発明の製造方法を説明するための上面図およ
び断面図、 第２図は本発明の実施例に係る半導体装置の製造方法を
説明する断面図、 第３図は従来例を説明する上面図および断面図である。 第１図において、 （８）……Si基板、（９）……ソース、（10）……ドレ
イン、（11）……ゲート電極（第１のポリSi膜）、（1
2）……SiO2膜（第２の絶縁膜）、（13）……第２のポ
リSi膜、（14）……PSG膜（第３の絶縁膜）、（15）…
…コンタクトホール、（16）……配線、（9a）……ソー
ス・ドレイン形成用パターン、（11a）……ゲート電極
形成用パターン、（13a）……保護用パターン、（15a）
……コンタクトホール形成用パターン、（16a）……配
線形成用パターン。 第２図において、 （15）……Si基板、（16），（22）……SiO2膜、（17）
……低濃度ｎ型領域、（18）……ゲートSiO2膜、（19）
……トンネルSiO2膜、（20）……ゲート電極（第１のポ
リSi膜）、（21）……高濃度ｎ型領域、（23a）〜（23
d）……第２のポリSi膜、（24）……PSG膜、（25），
（26）……コンタクトホール、（27），（28）……配
線。
び断面図、 第２図は本発明の実施例に係る半導体装置の製造方法を
説明する断面図、 第３図は従来例を説明する上面図および断面図である。 第１図において、 （８）……Si基板、（９）……ソース、（10）……ドレ
イン、（11）……ゲート電極（第１のポリSi膜）、（1
2）……SiO2膜（第２の絶縁膜）、（13）……第２のポ
リSi膜、（14）……PSG膜（第３の絶縁膜）、（15）…
…コンタクトホール、（16）……配線、（9a）……ソー
ス・ドレイン形成用パターン、（11a）……ゲート電極
形成用パターン、（13a）……保護用パターン、（15a）
……コンタクトホール形成用パターン、（16a）……配
線形成用パターン。 第２図において、 （15）……Si基板、（16），（22）……SiO2膜、（17）
……低濃度ｎ型領域、（18）……ゲートSiO2膜、（19）
……トンネルSiO2膜、（20）……ゲート電極（第１のポ
リSi膜）、（21）……高濃度ｎ型領域、（23a）〜（23
d）……第２のポリSi膜、（24）……PSG膜、（25），
（26）……コンタクトホール、（27），（28）……配
線。
Claims (1)
- 【請求項１】第１の絶縁膜上の第１のポリSi膜からなる
ゲート電極を形成する工程と、 前記ゲート電極の両側で半導体基板表面にソース・ドレ
インを形成する工程と、 前記ゲート電極を被覆する第２の絶縁膜を形成する工程
と、 前記第２の絶縁膜上に第２のポリSi膜を形成する工程
と、 前記第２のポリSi膜をパターニングして前記ゲート電極
を被覆するように該第２のポリSi膜を残す工程と、 第３の絶縁膜を被着する工程と、 前記ポリSi膜をマスクとして利用し、前記第１〜第３の
絶縁膜を一部除去してコンタクトホールを形成する工程
と、 配線膜を形成し、前記コンタクトホールを介して前記ソ
ース又は／およびドレインとの接続を形成する工程とを
少なくとも含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62198436A JP2562609B2 (ja) | 1987-08-07 | 1987-08-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62198436A JP2562609B2 (ja) | 1987-08-07 | 1987-08-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6442150A JPS6442150A (en) | 1989-02-14 |
| JP2562609B2 true JP2562609B2 (ja) | 1996-12-11 |
Family
ID=16391052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62198436A Expired - Lifetime JP2562609B2 (ja) | 1987-08-07 | 1987-08-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2562609B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5200358A (en) * | 1991-11-15 | 1993-04-06 | At&T Bell Laboratories | Integrated circuit with planar dielectric layer |
-
1987
- 1987-08-07 JP JP62198436A patent/JP2562609B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6442150A (en) | 1989-02-14 |
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