TWI600160B - 高電壓電晶體與低電壓非平面電晶體的單體集成 - Google Patents

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Description

高電壓電晶體與低電壓非平面電晶體的單體集成
通言之，本發明之實施例與單體積體電路(IC)之製造有關，且更特定地有關於高電壓電晶體結構與非平面高性能低電壓(邏輯)電晶體結構相容。
單體IC通常包含了製造在基板之上極大量的主動裝置與被動裝置，前者諸如金屬氧化物半導體場效電晶體(MOSFET)等等，後者諸如電阻器等。目前的系統單晶片技術(SoC)專注於積極地縮小FET閘極長度(Lg)，以提供按照摩爾定律之定比的性能與面積。
低洩漏及/或高電壓電晶體在SoC的應用中很重要，但隨著橫向尺寸的縮小而變得愈來愈困難，至少部分原因是高電壓電晶體之架構是擴張自高性能電晶體之架構。橫向尺寸縮小也縮短了閘極接點的間距，其使峰值電場增加，進一步縮小了電晶體的高電壓操作窗口。此外，橫向尺寸縮小使熱載子效應惡化，其為高電壓電晶體的主要限制因素。如今，先進CMOS架構與高電壓電晶體架構的不相容激發出晶片外的解決方案，但其昂貴且受到性能上的 限制。
使非平面電晶體(諸如，鯺式FET)與可具有明顯較厚之等效氧化物厚度(equivalent oxide thickness；EOT)之閘極介電質及較大之閘極-汲極間隔的電晶體能夠單體集成的裝置架構，會有利於使用電源管理電路、充電泵裝置、RF功率放大電路等複雜之單體SOC IC的設計，這些電路所需的電晶體都要能忍受比邏輯電路所需更高的崩潰電壓。
跨越多個非平面半導體本體(諸如，鯺或奈米線)的高電壓電晶體係利用單個非平面半導體本體與非平面電晶體被單體地集成。非平面FET可用於IC內的低電壓CMOS邏輯電路，而高電壓電晶體可用於IC內的高電壓電路。閘極堆疊可配置在分隔開一對鯺部的高電壓通道區之上，每一個鯺部做為高電壓裝置之源極及/汲極的一部分。高電壓通道區可以是相對於鯺部凹入的基板之平面長度。高電壓閘極堆疊可使用隔離介電質，其包圍鯺部做為厚閘極介電質。高電壓電晶體可包括一對形成在基板內的摻雜井，其被高電壓閘極堆疊所分隔開，且每一個井中包含一或多個鯺部。
101‧‧‧IC結構
102‧‧‧高電壓場效電晶體
103‧‧‧鯺式場效電晶體
104‧‧‧鯺式場效電晶體
105‧‧‧基板
105A‧‧‧通道區
105B‧‧‧通道區
107‧‧‧源極區
108‧‧‧汲極區
109‧‧‧標稱摻雜區
110‧‧‧摻雜井
114‧‧‧擴散接點
115‧‧‧擴散接點
121‧‧‧非平面半導體本體(鯺部)
122‧‧‧非平面半導體本體(鯺部)
123‧‧‧非平面半導體本體
123A‧‧‧半導體本體部分
130‧‧‧隔離介電質
140‧‧‧高電壓閘極電極
145‧‧‧鯺式FET閘極介電質
150‧‧‧鯺式FET閘極電極
201‧‧‧IC結構
202‧‧‧IC結構
203‧‧‧IC結構
204‧‧‧IC結構
220‧‧‧鯺式FET群
225‧‧‧非平面半導體本體
260‧‧‧閘極堆疊
261‧‧‧虛擬閘極堆疊
440‧‧‧犧牲的閘極堆疊
111‧‧‧尖端部分
114A‧‧‧擴散接點
114B‧‧‧擴散接點
115A‧‧‧擴散接點
115B‧‧‧擴散接點
1000‧‧‧系統
1005‧‧‧行動計算平台
1006‧‧‧資料伺服機
1010‧‧‧封裝級的集成系統
1015‧‧‧電池
1025‧‧‧射頻(無線)積體電路
1030‧‧‧電源管理積體電路
1035‧‧‧控制器
1050‧‧‧經封裝的單體IC
1060‧‧‧系統單晶片
1100‧‧‧計算裝置
1102‧‧‧主機板
1104‧‧‧處理器
1106‧‧‧通訊晶片
本文所描述的內容係藉由例子來加以說明，且非藉由附圖來予以限制。為了說明的簡單性與清晰性，圖中所說明的各元件不必然按比例來予以繪製。例如，為了清晰，某些元件的尺寸相對於其它元件而被誇大。此外，在各圖 間重複使用參考標記來指示對應或類似之元件被視為適當的。在各圖中：圖1A係按照實施例，包括高電壓電晶體與鯺式FET單體集成之IC結構的等角視圖；圖1B與1C係按照實施例，圖1A中所說明之部分IC結構的等角視圖，其中，鯺式FET閘極堆疊的層被去除，以進一步說明高電壓電晶體的非平面半導體本體；圖2A、2B、2C、及2D係按照實施例，高電壓電晶體被集成在非平面電晶體結構之陣列內的平面視圖；圖3係說明按照實施例形成高電壓電晶體與鯺式FET之方法的流程圖；圖4A、4B、4C、4D、及4E係按照實施例執行圖3所描繪之方法隨著被選擇之操作演進之高電壓電晶體與鯺式FET的剖面視圖；圖5說明按照本發明之實施例，使用包括高電壓電晶體與鯺式FET之IC結構的行動計算平台與資料伺服機；以及圖6係按照本發明之實施例，電子計算裝置的功能方塊圖。
本文參考所附圖式描述一或多個實施例。雖然詳細地描繪與討論了特定的組態與配置，但須瞭解，這些只是為了說明之目的。熟悉相關技藝之人士可看出，可有其它的組態與配置也不會偏離本發明的精神與範圍。熟悉相關技藝之人士可明瞭，除了本文所詳細描述以外之各種其它的系統與應用也可使用本文所描述的技術及/或配置。
以下的實施方式將參考附圖，這些附圖構成本文的一部分並說明例示性實施例。此外，須瞭解，也可利用其它 的實施例，且結構及/或邏輯可做改變，不會偏離所主張之主題的範圍。還須注意，使用諸如上、下、頂部、底部等方向與參考，僅是為了便於描述圖式中的特徵。因此，以下的實施方式並無限制之意，且主張之主題的範圍僅由所附申請專利範圍與其相等物來界定。
在以下的描述中陳述了諸多的細節，但熟悉此方面技藝之人士將明瞭，施行本發明不需要這些特定的細節。在某些例中，習知的方法與裝置以方塊圖而非細節的形式來顯示，以避免模糊了本發明。本說明書從頭到尾參考“實施例”或“一個實施例”意指所描述與實施例有關的特定特徵、結構、功能、或特性包括在本發明的至少一實施例中。因此，出現在本說明書從頭到尾各處的“在實施例中”或“在一個實施例中”等片語並不必然意指本發明之相同的實施例。此外，在一或多個實施例中可按任何適合的方式結合特定的特徵、結構、功能、或特性。例如，第一實施例與第二實施例可於與該兩實施例相關聯之特定特徵、結構、功能、或特性不互斥的任意之處結合。
本發明之描述及所附申請專利範圍中所使用之單數形式的不定冠詞與定冠詞，除非上下文中有明確之指示，否則也意欲包括複數形式。亦須瞭解，本文所使用的名詞“及/或”意指且包含一或多個相關聯之表列項目的任何及全部可能的組合。
本文所使用的名詞“耦接”與“連接”連同它們的衍生字是描述各組件之間的功能性或結構上的關係。須瞭解，這些名詞彼此間並無意成為同義字。反之，在特定的實施例中，“連接”可用於指示兩或多個元件彼此直接物理、光學、或電接觸。“耦接”可用於指示兩或多個元件彼此直接 或間接(兩者之間具有其它的中介元件)實體、光學、或電接觸，及/或兩或多個元件彼此合作或交互作用(例如，如在因果關係的關係中)。
本文中所使用的名詞“之上”、“之下”、“之間”、及“上”意指一組件或材料關於其它組件或材料的相對位置，而這些實體關係是需要注意的。例如，在材料的情況中，配置在另一材料之上或之下的一材料或材料可直接接觸，或可具有一或多個中介材料。此外，配置在兩材料或多種材料之間的一材料可與該兩層直接接觸或可具有一或多層中介層。反之，第一材料或材料在第二材料或材料“上”係與該第二材料/材料直接接觸。關於組件總成的情況也是做類似的區別。
如本文從頭到尾及申請專利範圍中所使用，以名詞“至少其中之一”、“一或多個”所結合的表列項目，意指該等表列項目的任意結合。例如，片語“A、B、或C至少其中之一”意指A、B、C、A與B、A與C、B與C、或A、B與C。
在本文中稱為“高電壓電晶體”之適合高電壓操作的電晶體橫跨多個非平面半導體本體且與利用單個非平面半導體本體的低電壓電晶體被單體地集成在一起。每一個非平面半導體本體可以是具有多閘極化表面(例如，雙閘極、三閘極、歐米茄閘極、環繞式閘極等)的任何架構，在本文中通稱為“鰭部”。鯺式FET用於IC內的高性能低電壓CMOS邏輯電路，而具有混合平面鯺式架構的高電壓電晶 體則被用於IC內的高電壓電路。在實施例中，高電壓電晶體包括閘極堆疊，係配置在將一對非平面半導體本體分隔開的平面通道區之上。每一個非平面本體做為高電壓裝置的源極或汲極的一部分。在實施例中，高電壓通道區係基板相對於非平面本體凹入的平面長度。高電壓閘極堆疊的頂部與配置在另一非平面半導體本體之上的鯺式FET閘極堆疊頂部可以是實質地平面。在另些實施例中，高電壓閘極堆疊利用包圍非平面半導體本體的隔離介電質做為厚閘極介電質，適合高的閘極電壓(例如，大於3伏)與10伏或更高的閘極-汲極崩潰電壓。在實施例中，高電壓電晶體包括形成到基板內，且被高電壓閘極堆疊所分隔開的一對摻雜井。每一個摻雜井內包含一或多個半導體本體，且具有與摻雜井相同的導電類型。高電壓裝置可進一步包括毗鄰於閘極堆疊的摻雜井尖端部。摻雜井、半導體本體、與通道區可摻雜以互補的導電類型，且高電壓閘極電極可被摻雜到具有實施高電壓及/或高電壓COMS所需的功函數。在另些實施例中，可操作用來控制鯺式FET在低閘極電壓(例如，低於2伏)下的鯺式FET閘極堆疊也被配置在高電壓電晶體的半導體本體之上如同虛擬閘極堆疊。配置在虛擬閘極堆疊之相對側上的接點金屬以電並聯方式互連，做為雙叉源極/汲極接點，其係電耦接到基板內的其中一個摻雜井。
在實施例中，IC結構包括配置在基板之第一區之上的高電壓FET。圖1A為按照實施例之IC結構101的等角 視圖，其包括高電壓FET 102與鯺式FET 103單體地集成。圖1B為按照實施例之IC結構101的等角視圖，其描繪鯺式FET 103的閘極介電質，以進一步說明高電壓電晶體102與鯺式FET 103的集成。圖1C為按照實施例之IC結構101的等角視圖，其加入了接點金屬與鯺式FET閘極堆疊的各層，以進一步說明高電壓電晶體102與鯺式FET 103之集成。
首先參考圖1A，IC高電壓FET 102包括配置在基板105之上的一對非平面半導體本體，在本文中稱為“鯺部”121與122。鯺部121與122可具有各種形式，諸如但不限於雙閘極、三閘極、歐米茄式閘極、環繞式閘極(亦即，奈米線)。雖然例示性的高電壓FET 102包括了複數個第一鯺部121與複數個第二鯺部122，但在其它實施例中也可利用一對單鯺結構。基板105可以是適合用來形成單體集成之電、光、或微電機(MEM)裝置的任何基板，在本文中通稱為IC。例示性基板包括半導體基板、絕緣體上半導體(SOI)基板、絕緣體基板(例如，藍寶石)、等等、及/或以上這些基板的組合。在一個例示性的實施例中，基板105包含實質的單晶半導體，諸如但不限於矽。例示性半導體基板的成分也包括鍺；或IV族合金系統，諸如SiGe；III-V族系統，諸如GaAs、InP、InGaAs、等等；或III-N族系統，諸如氮化鎵。一對非平面半導體本體121與122可以是與基板105相同的實質單晶半導體(例如，矽)。基板105可實質上未被摻雜(亦 即，並非有意地摻雜)。不過，在例示性的實施例中，在基板105的第一區中具有某種導電類型(例如，p型)的標稱摻雜位準，及第二區中具有互補的導電類型(例如，n型)的標稱摻雜位準。在圖1A所說明的實施例中，所描繪的部分基板105具有一種導電類型(例如，p型)。 毗鄰於圖1A所說明之區域的類似結構為互補的導電類型(例如，n型)，以有利於實施CMOS之高電壓電晶體與具有實質相同架構但導電類型互補的鯺式FET。
如圖1A中之進一步的說明，鯺式FET 103也包括一或多個非平面半導體本體123。非平面半導體本體123可以是與基板105(例如，矽)相同的實質單晶半導體。非平面半導體本體121、122、及123從隔離介電質130之實質平面的頂表面延伸相同或不同的z高度。在該例示性的實施例中，非平面半導體本體121、122、及123全部具有實質相同的z高度，其範圍例如在高於隔離介電質130之上10奈米至200奈米之間。隔離介電質130可以是任何介電質，諸如但不限於二氧化矽(SiO2)、氧氮化矽(SiON)、氮化矽(SiN)、碳氮化矽(SiCN)、或低k介電質，諸如摻雜碳的氧化物(SiOC)等等。隔離介電質130的厚度範圍很寬。在一個例示性的實施例中，隔離介電質130的厚度可在50奈米至100奈米之間。如沿著圖1A中的一個剖面所示，半導體本體121、122、及123延伸穿過隔離介電質130(亦即，隔離介電質130包圍半導體本體121、122、及123)直下到延伸於隔離介電質 130下方並接合本體121、122、及123之基板105的表面。
關於鯺式FET 103，每一個非平面半導體本體123包括位在第一端的源極區107與位在第二端的汲極區108。 視電晶體的導電類型而定，源極與汲極區107、108可摻雜以n型(例如，NMOS)或p型(例如，PMOS)。在某實施例中，源極與汲極區107、108可以是半導體本體的重度摻雜部分，或可以是在半導體本體部分上再生長之凸起或嵌入的重度摻雜半導體，延伸於隔離介電質130上。如圖1A中的一個剖面之說明，延伸穿過隔離介電質130的半導體本體部分123A可具有互補的摻雜類型及/或基板105的標稱雜質位準。源極/汲極區107、108被具有標稱基板成分及/或摻雜之非平面半導體本體的通道區105A分隔開。在一個例示性的實施例中，至少通道區105A可實質未摻雜(例如，非有意地摻雜)，或可輕度摻雜，以具有與源極/汲極區107、108互補的導電類型(例如，對於NMOS FET的p型通道區，對於PMOS FET的n型通道區)。須指出，鯺式FET之通道區的長度可改變，在圖1A中進一步說明了另一個具有比鯺式FET 103之通道區長之通道區105A的鯺式FET 104。
關於高電壓FET 102，每一對半導體本體121、122從配置在基板105內的摻雜井110延伸出。摻雜井110可從與隔離介電質130的介面延伸進入基板105一段大範圍的深度。在一個例示性的實施例中，摻雜井110延伸到隔 離介電質130之下10-50奈米，且基板105之標稱摻雜的部分包圍該對摻雜井110的每一個。摻雜井110可具有任何的摻雜位準，此位準為雜質溶解度等的函數，一個例示性的實施例被摻雜到1016cm-3與1020cm-3之間。高電壓FET 102包括通道區105B，其為基板105的一部分，將摻雜井110分隔開。在例示性的實施例中，通道區105B係配置在隔離介電質130之下方，且是基板105的平面部分，非平面半導體本體121、122從其延伸出。因此，通道區105B可具有基板105的標稱摻雜位準(例如，p型)，在此情況中，該對摻雜井110皆為n型。另一實施例具有互補的摻雜，及又一實施例包括複數個高電壓FET 102，某些具有p型的通道區105B與n型的摻雜井110，而其它的具有n型的通道區105B及p型的摻雜井110，用以實施CMOS。
不同於鯺式FET 103中的非平面半導體本體123，高電壓FET 102中所使用的每一個半導體本體121、122被摻雜以與摻雜井110相同的導電類型。半導體本體121、122為單一導電類型而非具有互補摻雜的通道與源極/汲極部分。就此而言，半導體本體121、122包括標稱摻雜區109，其具有與摻雜井110實質相同的雜質濃度。較重度摻雜的半導體源極/汲極區107、108位在標稱摻雜區109的兩側上。正如對於半導體本體123之描述，源極/汲極區107、108可以是凸起或嵌入的半導體再生長等。因此，半導體本體121與半導體本體122的整個長度做為單 一個導體，而源極/汲極區107、108提供接觸於每一個導電半導體本體的一對接觸墊。如圖1A中所示，井之摻雜存在於半導體本體延伸通過隔離介電質130的部分內，將每一對半導體本體121、122電連接到其中一個對應的摻雜井110。因此，重度摻雜的源極/汲極區107、108提供一對接觸墊電耦接至該對摻雜井110的每一個摻雜井。
高電壓閘極堆疊係配置在高電壓FET的通道區之上。在實施例中，高電壓閘極堆疊包括閘極介電質，它的EOT與鯺式FET之閘極堆疊的EOT不同。為實現高電壓FET與鯺式FET間之不同的EOT，短通道裝置之材料成分與膜厚度其中之一或兩者可各自改變。在實施例中，高電壓閘極介電質包含隔離介電質，其也配置在非平面半導體本體的周圍。例如，如圖1A中之說明，隔離介電質130係配置在通道區105B之上，且高電壓閘極電極140係配置在隔離介電質130之上(例如，係直接配置在隔離介電質130上)。如以上的提示，隔離介電質130包圍半導體本體121、122之處可具有例如50-100奈米的標稱厚度。在說明的實施例中，通道區150B之上的隔離介電質130具有此相同的厚度。在另些實施例中，通道區150B上之隔離介電質130的厚度，要比其圍繞於半導體本體121、122的厚度薄。在有利的實施例中，高電壓閘極介電質之材料的介電常數低於鯺式FET之閘極介電質的介電常數。較低的相對介電係數可降低高電壓閘極電極140在任何特定閘極電壓下的電場效應，使能夠以較高的電壓 操作。在某些實施例中，高電壓閘極介電質係介電常數比鯺式FET閘極介電質之介電常數低的材料。在有利的實施例中，使用隔離介電質130做為高電壓閘極介電質，主體介電常數(亦即，相對介電係數)小於8，且小於4更有利。因此，在說明的實施例中，高電壓閘極介電質具有相對低的主體相對介電係數(例如，小於8)及較大的膜厚(例如，50-100奈米)。
高電壓閘極電極140可包括具有適合功函數的任何材料。例示性的材料包括摻雜以所需導電類型(例如，NMOS高電壓電晶體102的n型，或PMOS高電壓電晶體102的p型)的多晶半導體(例如，多晶矽)。多晶矽具有另外的優點，其中，IC結構另包括薄膜電阻器(未繪示出)，其可以是相同的多晶矽，其可被摻雜到所需要的片電阻(sheet resistance)。關於此實施例，高電壓閘極電極140與多晶矽電阻器本質上相同，只是前者與通道區105B正確地對齊，以便當偏壓通過互連時誘發反轉。在另些實施例中，高電壓閘極電極140可包括一或多樣金屬(例如，合金)。在某些實施例中，無論高電壓閘極電極140的成分為何，其頂表面從隔離介電質130延伸的z高度大於非平面半導體本體121、122的z高度。
由於摻雜井110可製造成任意大，因此，閘極到汲極的間隔亦同。同樣地，閘極電極140與通道區150B的橫向尺寸可任意地寬，例如，100-1000奈米或更寬。這些幾何連同任意厚度的閘極介電質，允許高電壓電晶體102具 有任何想要的高電壓操作點(例如，閘極-汲極崩潰電壓超過10伏)，同時與具有低電壓操作點(例如，閘極-汲極崩潰電壓遠低於5伏)之鯺式FET 103的最小設計規則保持完全地相容。
在實施例中，高電壓FET進一步包含一對虛擬閘極堆疊。虛擬閘極堆疊可形成在高電壓FET之非平面半導體本體部分上，係製造配置在相同基板上之鯺式FET之閘極堆疊的人造產物。因此，在實施例中，存在於高電壓FET之區域上的虛擬閘極堆疊與配置在鯺式FET上之功能性閘極堆疊實質上相同。圖1B為IC結構101的等角視圖，描繪配置在半導體本體123之通道區105A之上的鯺式FET閘極介電質145。鯺式FET閘極介電質145可以是習知適合鯺式FET的任何介電質，諸如但不限於高k材料(例如，具有10或更高的主體介電常數)、中k材料，例如SiO、SiON、SiN。在一個有利的實施例中，其中，隔離介電質130進一步做為高電壓閘極介電質，鯺式FET閘極介電質145具有比高電壓閘極介電質(亦即，隔離介電質130)高的主體相對介電係數。如所說明者，鯺式FET閘極介電質145係進一步配置在半導體本體121與122的標稱摻雜區109之上，做為虛擬閘極堆疊的一層。
圖1C為IC結構101的等角視圖，進一步說明配置在鯺式FET閘極介電質145之上的短通道閘極電極150，以完成用於鯺式FET 103的鯺式FET閘極堆疊。鯺式FET 閘極電極150的材料可以是適合鯺式FET的任何習知材料，諸如但不限於具有相對於通道區105A之所需功函數(例如，中間隙(midgap)、n型、或p型材料)的金屬，或相對於通道區105A摻雜到所需功函數的多晶半導體(例如，多晶矽)。在一個有利的實施例中，高電壓閘極電極140為多晶半導體，短通道閘極電極150包含一或多樣金屬。亦如圖1C中之說明，短通道閘極電極150係進一步配置在覆蓋半導體本體121與122的鯺式FET閘極介電質145之上，做為一對虛擬閘極堆疊中的另一層。
在實施例中，高電壓電晶體源極端點包括一對接點，及高電壓電晶體汲極端點包括一對接點。如圖1C中以虛線所做的進一步說明，第一對擴散接點114A、114B著陸於半導體本體121的該對源極/汲極區107、108上。同樣地，第二對擴散接點115A、115B著陸於半導體本體122的該對源極/汲極區107、108上。如圖所說明的每一對擴散接點可被電並聯連接，例如經由上層的金屬化做為高電壓電晶體102之單源極與汲極端點。鯺式FET 103可包括類似的源極與汲極擴散接點114、115，如圖1C所說明的若干個鯺式FET。在該有利的實施例中，高電壓FET 102與鯺式FET 103兩者的擴散接點都是以相同的材料金屬化，諸如但不限於用來形成與源極、汲極區107、108之歐姆接合的任何習知金屬。在另些實施例中，擴散接點114、114A、114B、115、115A、及115B全部都實質地共平面(亦即，它們的頂表面從隔離介電質130延伸到相同 之z高度的10%以內)。
圖2A、2B、2C、與2D為按照實施例集成在非平面電晶體陣列中之高電壓電晶體102的平面視圖。首先參考圖2A，IC結構201包括陣列在基板之上且被隔離介電質130包圍的複數個鯺式FET群220。每一個鯺式FET群220包括複數個非平面半導體本體225，這些本體具有沿著第一維度(例如，x軸)延伸之平行定向的最長長度。非平面半導體本體225也具有橫過複數個鯺式FET群220之實質相同的方向(例如，全部彼此平行)。一對摻雜井110係配置在隔離介電質130的下方，例如，實質上如前文參考圖1A-1C之描述。摻雜井110包含一對半導體本體121、122，其為兩個分隔之鯺式FET群220的一部分，彼此沿著第一維度(例如，x軸)對齊。每一個摻雜井110具有寬度w1，其大小被調整到至少包含一個鯺式FET群220之所有的非平面半導體本體。高電壓閘極堆疊140係配置在隔離介電質130之上，例如實質上如前文參考圖1A-1C之描述。高電壓閘極長度Lg,HV在實質正交的第二維度上延伸，例如，沿著y軸。源極接點114係配置在半導體本體121內、上、或之上，及擴散接點115係配置在置在半導體本體122內、上、或之上，例如實質上如前文參考圖1A-1C之描述，呈現高電壓電晶體102以準備好上層的金屬互連。在圖2A所描繪的例示性實施例中，一對摻雜井110之外部的一或多個鯺式FET群220可進一步包括配置在非平面半導體本體225之上的閘極堆疊260。 在例示性的實施例中，低電壓閘極長度Lg,LV在第一維度上延伸(例如，沿著x軸)，與Lg,HV正交。如圖2A中之說明，可能存在有虛擬閘極堆疊261，其為製造閘極堆疊260的人造產物。源極擴散接點114與汲極擴散接點115進一步配置在閘極堆疊250的兩側，呈現鯺式FET 103以準備好上層的金屬互連。
圖2B說明IC結構202，再次，其包括陣列於基板之上且被隔離介電質130包圍的複數個鯺式FET群220。關於IC結構202，高電壓與低電壓閘極長度兩者都在相同的維度上(例如，沿著x軸)。再次，每一個鯺式FET群220包括複數個非平面半導體本體225，這些本體具有沿著第一維度(例如，x軸)延伸之平行定向的最長長度。非平面半導體本體225也具有橫過複數個鯺式FET群220之實質相同的方向(例如，所有彼此平行)。摻雜井110包含一對半導體本體121、122，其為兩個分隔開之鯺式FET群220的一部分，且彼此沿著第二維度(例如，y軸)對齊。摻雜井具有寬度w1，其大小被調整到至少包含一個鯺式FET群220之所有的非平面半導體本體。高電壓閘極電極140係配置在隔離介電質130之上，例如實質上如前文參考圖1A-1C之描述。高電壓閘極長度Lg,HV在第一維度上延伸(例如，沿著x軸)。源極擴散接點114係配置在半導體本體121內、上、或之上，及且汲極擴散接點115係配置在半導體本體122內、上、或之上，例如實質上如前文參考圖1A-1C之描述，呈現高電壓 FET 102以準備好上層的金屬互連。在圖2B描繪的例示性實施例中，一對摻雜井110之外部的一或多個鯺式FET群220可進一步包括配置在非平面半導體本體225之上的閘極堆疊260。在例示性的實施例中，再次，短通道閘極長度Lg,LV在第一維度上延伸(例如，沿著x軸)，平行於Lg,HV。如圖2B中之說明，可能存在有虛擬閘極堆疊261，其為製造閘極堆疊260的人造產物。源極擴散接點114與汲極擴散接點115進一步配置在閘極堆疊250的兩側，呈現鯺式FET 103以準備好上層的金屬互連。
圖2C說明IC結構203，其中，摻雜井延伸於一對以上之成群的鯺式FET之上。例如，為了在高電壓操作點之較高的驅動電流。在此例示性的實施例中，每一對摻雜井110延伸於3個鯺式FET群220之上，且閘極電極140係配置在摻雜井110的寬度之間，以控制位於隔離介電質130下方的半導體通道區。再次，鯺式FET 103可製造在該對摻雜井110以外之基板的第二區域中。關於圖2A及2B中所描述的任何其它特徵都可直接應用到尺寸放大的高電壓FET 102。
圖2D說明IC結構204，其中，摻雜井110在任一平面維度(x或y)中都不對齊，且高電壓FET 102在不平行於半導體本體225之最長長度與閘極堆疊260之寬度兩者的方向上具有閘極長度Lg,HV。在此例示性的實施例中，在鯺式FET群220的陣列中可實現給定間距的高電壓閘極長度Lg,HV。
有各種各樣的技術可被用來製造高電壓FET及結合高電壓FET連同鯺式FET的IC結構。圖3的流程圖說明按照例示性實施例用來形成包括高電壓FET與鯺式FET兩者之IC結構的方法301。除非特別說明，方法301中所呈現的操作順序並不重要，熟悉一般技藝之人士都可修改操作順序。例如，施行方法301可製造圖1A-1C中所說明的IC結構101，及/或圖2A-2D中所說明的IC結構201、202、203、或204。關於方法301中所描述的某些操作，將參考圖4A-4E來描述進一步的細節，該等視圖為按照有利的實施例，高電壓FET與鯺式FET隨著執行方法301中被選擇之操作而演變的剖面視圖。說明於圖4A-4E中之對應的結構仍保持圖1A、1B、1C、2A、2B、2C、2D中的參考數字。
方法301從操作310開始，在此，在基板之上形成非平面半導體本體與包圍的隔離介電質。每一個非平面本體係蝕刻進入基板之平表面的“鯺部”。例如，半導體本體與基板可以是實質的單晶矽，或是適合形成電晶體的任何其它半導體材料系統，諸如以上所描述的那些任何材料。 隔離介電質例如可配置在非平面半導體本體之上，與非平面半導體本體的頂表面一同被平坦化，並接著使用習用的技術形成凹部，以露出所要的鯺部z高度。在圖4A說明的例中，非平面半導體本體121與122從基板105延伸出，隔離介電質130則配置在基板105之介於兩本體中間的長度之上。第三非平面半導體本體123從基板105延伸 出，且也是被覆蓋隔離介電質130之長度的基板105分隔開。
在操作320，在基板中形成孤立的摻雜井。在例示性的實施例中，摻雜井可藉由通過至少一對非平面半導體本體的植入來予以形成。摻雜井的雜質物種也可通過延伸於該對半導體本體之間的隔離介電質部分而被植入。或者，摻雜井之摻雜可在形成非平面半導體本體及/或隔離介電質之前實施(亦即，操作310與320的順序顛倒)。適合提供摻雜井所需摻雜剖面的任何習知摻雜處理都可使用。例如，可在操作310處實施一或多次離子植入處理。在圖4B所說明的例中，藉由植入與基板105導電類型互補之類型的雜質而對半導體本體121、122進行摻雜。在植入期間，基板105被半導體本體121、122包圍的部分被遮蔽以定界出孤立的摻雜井。在摻雜井的植入期間，遮罩可進一步保護半導體本體123及基板105之包圍的部分。
回到圖3，在操作330，在該對摻雜井之間的區域中的隔離介電質之上形成閘極電極。為形成閘極電極，在隔離介電質之上沉積諸如但不限於多晶矽之材料，並製作圖案以形成與摻雜井對齊的一或多個閘極電極特徵。可使用任何適合沉積技術，諸如但不限於化學氣相沉積(CVD)、或原子層沉積(ALD)。在一個例示性的實施例中，藉由CVD來沉積多晶矽。可使用任何適合的異向性蝕刻來圖案化閘極電極材料。在圖4C所說明的例示性實施例中，閘極電極140連同犧牲的閘極堆疊440形成在 隔離介電質130之上，其為鯺式FET閘極置換處理中的前體結構。在某些實施例中，連同閘極電極140之形成，與閘極電極140材料相同的薄膜電阻器(未繪示出)也與閘極電極140同時被形成。
回到圖3，在操作340處，將操作330所形成閘極電極予以摻雜。在操作330執行p型或n型摻雜處理，或用以實施CMOS高電壓之p型與n型兩者的摻雜處理。關於在操作330於形成高電壓閘極電極之時也一起形成薄膜電阻器的實施例中，在操作340處也對薄膜電阻器進行摻雜，以獲致所需要的片電阻。基於將所需的雜質物種至少植入到閘極電極內之目的，可使用任何習知的遮罩處理與離子植入處理。在另些實施例中，藉由通過鄰接於閘極電極的隔離介電質植入導電類型與摻雜井相同之雜質，閘極電極之摻雜也同時形成孤立之摻雜井的尖端部分。例如，在圖4D所說明的例示性實施例中，尖端部分111佔據了基板105位於閘極電極140與摻雜井110兩者之邊緣之間的部分。尖端部分111可摻雜以比摻雜井110低的雜質濃度及/或在基板105內較淺的深度，以提供一漸變的接面，其可舒緩熱載子效應及/或與高電壓FET相關聯的接面洩漏。尖端部分111與閘極電極140之摻雜至少可與非平面半導體本體123的遮蔽一起實施，保持非平面半導體本體123的電絕緣與導電類型。
回到圖3，在操作350處，在非平面半導體本體中形成閘極堆疊與源極/汲極區。在操作350可使用任何習知 適合用來在鯺式FET之上形成閘極堆疊的技術。在操作350可使用任何習知適合用來形成鯺式FET之源極/汲極區的技術。在圖4E所說明的例示性實施例中執行閘極置換處理，其中，以閘極堆疊置換犧牲閘極堆疊，該閘極堆疊包括沉積在半導體通道區之上的閘極介電質與配置在閘極介電質之上的閘極電極。可使用任何習知的蝕刻處理來對包圍之介電質選擇性地及對閘極電極140選擇性地去除犧牲閘極結構。例如，在犧牲閘極的去除期間，可利用遮罩來保護閘極電極140(及任何連同閘極電極140一起被製造的薄膜電阻器)。例如，在半導體本體123的通道區之上，以沉積處理來沈積鯺式FET閘極介電質145，諸如但不限於ALD。此沉積亦可在半導體本體121和122的部分上形成鰭式FET閘極介電質145。在鰭式FET閘極介電質上，可藉由任何已知技術沉積一或多個鰭式FET閘極電極材料150，諸如但不限於物理氣相沉積(PVD)、CVD、或ALD，視所要沉積的材料而定。如果沈積處理非自我平坦化，則要實施諸如CMP的平坦化處理，以露出四周介電質(未繪示出)的頂表面。如圖4E之說明，在例示性的實施例中，閘極置換處理進一步在半導體本體121、122之上形成結合到高電壓FET 102內的虛擬閘極堆疊。源極/汲極區107/108也是以適合鯺式FET的任何技術來形成，諸如但不限於植入、凸起的源極/汲極半導體再生長、及或嵌入的源極/汲極半導體蝕刻與再生長。
回到圖3，方法301繼續在操作360形成接觸於操作 350所形成之源極/汲極區的源極/汲極擴散接點。在操作360可以使用適合非平面半導體本體121、122、及123之成分(例如，提供良好的歐姆行為)的任何習知接點金屬化處理。在圖4E所說明的例示性實施例中，擴散接點114A、114B係著陸於半導體本體121上。擴散接點115A、115B係著陸於半導體本體122上。源極擴散接點114與汲極擴散接點115係著陸於半導體本體123上。在有利的實施例中，所有的擴散接點114、114A、114B、115、115A、115B係以相同的金屬或多樣金屬同時形成(例如，以單次的遮蔽蝕刻)。
回到圖3，方法301繼續在操作350以電並聯來互連每一個半導體本體121與122的源極/汲極擴散接點。例如，在圖4A所說明的例示性實施例中，擴散接點114A、114B以電並聯互連做為接觸於耦接至第一摻雜井區110之一個電晶體端點的兩個接點。同樣地，擴散接點115A、115B以電並聯互連做為接觸於耦接至第二摻雜井區110之一個電晶體端點的兩個接點。源極擴散接點114與汲極擴散接點115可按任何習用的互連配置來互連做為分離的鯺式FET端點。
完成圖3之描述，方法301在操作380以IC之完成做為結束，例如，以後端處理之執行做為結束，其互連高電壓FET與其它高電壓FET，及/或與鯺式FET、及/或與其它電路元件(諸如，電阻器等)之端點。
須注意，依照形成高電壓(HV)CMOS電路的高電 壓電晶體架構與技術利用與以上所描述之一或多個實施例相稱的複數個高電壓FET。例如，具有p型通道區、n型摻雜井、及n型非平面半導體本體的第一NMOS高電壓FET可與具有n型通道區、p型摻雜井與p型非平面半導體本體的PMOS高電壓FET集成到電路內。一或多個這些FET可進一步與NMOS、PMOS、或CMOS鯺式FET被集成在一起。
圖5說明系統1000，其中，行動計算平台1005及/或資料伺服機1006使用包括有按照本發明之一或多個實施例之一或多個高電壓FET的IC結構。資料伺服機1006可以是任何商用伺服器，例如，包括配置在機架內且被聯網在一起用以處理電子資料之任何數量的高性能計算平台，其在例示性的實施例中包括經封裝的單體IC 1050。 行動計算平台1005可以是任何可攜式裝置，被組構成用於電子資料顯示、電子資料處理、無線電子資料傳輸等用途。例如，行動計算平台1005可以是平板電腦、智慧型手機、膝上型電腦等的任何一種，且可包括顯示螢幕(例如，電容性、電感性、電阻性、或光學觸控螢幕)、晶片級或封裝級的集成系統1010、及電池1015。
無論是配置在展開圖1020中所說明的集成系統1010內，或如伺服機1006內之單獨封裝的晶片，經封裝的單體IC 1050包括了使用高電壓FET與鯺式FET的記憶體晶片(例如，RAM)，或處理器晶片(例如，微處理器、多核心微處理器、圖形處理器、等等)，例如本文它處之 描述。單體IC 1050可進一步耦接至電路板、基板、或連同一或多個電源管理積體電路(PMIC)1030、包括寬帶RF(無線)發射器及/或接收器(TX/RX)(例如，包括有數位基頻與進一步包含發射路徑上之功率放大器與接收路徑上之低雜訊放大器的類比前端模組)的RF(無線)積體電路(RFIC)1025、以及它們的控制器1035集成到SoC 1060內。
就功能上而言，PMIC 1030可執行電池電源調節、直流-對-直流轉換等，且因此其具有一個輸入耦接至電池1015及一個提供電流供應的輸出耦接至其它的功能模組。如進一步之說明，在例示性的實施例中，RFIC 1025具有輸出耦接至天線(未顯示出)以實施各種無線標準或協定，包括但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長程演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、以上這些的衍生物，以及被命名為3G、4G、5G、或以上之任何其它的無線協定。在另些實施中，這些板件級的模組每一個都可被集成到單獨的IC上，耦接至單體IC 1050的封裝基板，或在單一個SoC IC內，耦接至單體IC 1050的封裝基板。在特定的實施例中，處理器IC、記憶體IC、RFIC、或PMIC的至少其中之一所包括的電路結合了具有本文它處所描述之一或多個結構特徵的高電壓FET。在另些實施例中，處理器IC、記憶體IC、RFIC、或 PMIC的至少其中之一包括結合了具有本文它處所描述之一或多個結構特徵的高電壓FET和鯺式FET的電路。
圖6說明按照本發明之至少某些實施所配置之計算裝置1100的功能方塊圖。例如，在平台1005或伺服機1006內可發現計算裝置1100。按照本發明之一或多個實施例，裝置1100進一步包括安裝若干組件的主機板1102，這些組件包括但不限於處理器1104(例如，應用軟體處理器)，其進一步結合的高電壓FET。處理器1104可實體及/或電耦接至主機板1102。在某些例中，處理器1104包括封裝在處理器1104內的積體電路晶粒。一般來說，名詞“處理器”或“微處理器”可意指任何裝置或裝置的一部分，其處理來自暫存器及/或記憶體的電子資料，並將該電子資料轉換成可以儲存在暫存器及/或記憶體中的其它電子資料。
在各例中，一或多個通訊晶片1106也可實體及/或電耦接至主機板1102。在進一步的實施中，通訊晶片1106可以是處理器1104的一部分。視其應用而定，計算裝置1100可包括其它的組件，這些組件可以也可以不與主機板1102實體及電耦接。這些其它的組件包括但不限於揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速儀、陀螺 儀、喇叭、照相機、及大量儲存裝置(諸如，硬式磁碟機、固態硬碟(SSD)、光碟(CD)、數位影音光碟(DVD)、諸如此類)、等等。
通訊晶片1106使往來於計算裝置1100的資料傳輸能夠無線通訊。名詞“無線”及其衍生詞可用來描述電路、裝置、系統、方法、技術、通訊通道等，其可經由使用經調變的電磁輻射通過非固態媒體來傳遞資料。此名詞並非暗示相關聯的裝置不包含任何導線，雖然在某些實施例中可能沒有導線。通訊晶片1106可實施多種無線標準或協定，包括但不限於本文它處所描述的那些。如同所討論者，計算裝置1100可包括複數個通訊晶片706。例如，第一通訊晶片可專用於較短程無線通訊，諸如Wi-Fi與藍牙，及第二通訊晶片可專用於較長程無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它。
雖然已參考了各種不同的實施描述了本文所陳述的某些特徵，但無意將此描述解釋成限制之意。因此，熟悉關於本發明之技藝的入士可明瞭，本文所描述之實施的各種修改以及其它的實施，都視為是在本發明之精神與範圍之內。
須理解，本發明並不限於如此描述的實施例，以修改與變化來實施不會偏離所附申請專利範圍的範圍。以上的實施例可包括各種特徵的特定組合。例如：在一或多個第一實施例中，積體電路(IC)結構包含 配置在基板第一區之上的高電壓FET，其中，高電壓FET包括一對非平面半導體本體，每一個本體從基板內的摻雜井延伸出，且具有介於該對非平面半導體本體之間並使摻雜井分隔開的通道區。高電壓FET包括位於該等非平面半導體本體之第一非平面半導體本體中的源極區。高電壓FET包括位於該等非平面半導體本體之第二非平面半導體本體中的汲極區。高電壓FET包括配置在通道區之上的閘極堆疊。
在第一實施例的進一步中，IC結構進一步包含配置在基板之第二區之上的非平面FET。非平面FET包括第三非平面半導體本體。非平面FET包括配置在第三非平面半導體本體內，且被位於第三半導體本體內之第二通道區所分隔開的第二源極區與第二汲極區。非平面FET包括配置在第二通道區之上的第二閘極堆疊。
在緊前之實施例的進一步中，高電壓FET進一步包含一對虛擬閘極堆疊。第一虛擬閘極堆疊係配置在該等半導體本體的第一半導體本體之上，及第二虛擬閘極堆疊係配置在該等半導體本體的第二半導體本體之上。每一個虛擬閘極堆疊包含與短通道閘極堆疊實質相同的材料。
在以上之實施例的進一步中，源極區為該對非平面半導體本體之第一非平面半導體本體中之一對重度摻雜區的其中之一。汲極區為該對非平面半導體本體之第二非平面半導體本體中之一對重度摻雜區的其中之一。短通道與高電壓FET進一步包含擴散接點，該等擴散接點的其中之 一係著陸於每一個重度摻雜區、第二源極區、及第二汲極區上。
在第一實施例的進一步中，通道區為該基板的平面部分，且閘極堆疊進一步包含隔離介電質，其係配置在通道區之上，且進一步包圍該對非平面半導體本體。
在緊前之實施例的進一步中，該閘極堆疊包含配置在隔離介電質之上的摻雜多晶矽電極。第二閘極堆疊包含金屬電極與具有等效氧化物厚度(EOT)的閘極介電質，閘極介電質的等效氧化物厚度低於隔離介電質的等效氧化物厚度。
在第一實施例的進一步中，摻雜井為具有與通道區之導電類型互補之第一導電類型的摻雜井。該對非平面半導體本體之第一非平面半導體本體係摻雜成第一導電類型，且電連接到該等摻雜井的第一井。該對非平面半導體本體之第二非平面半導體本體係摻雜成第一導電類型，且電連接到該等摻雜井的第二井。
在第一實施例的進一步中，源極區為該對非平面半導體本體之第一非平面半導體本體中之一對重度摻雜區的其中之一。汲極區為該對非平面半導體本體之第二非平面半導體本體中之一對重度摻雜區的其中之一。高電壓FET進一步包含擴散接點，該等擴散接點的其中之一係著陸於每一個重度摻雜區上。
在第一實施例的進一步中，高電壓FET進一步包含一對虛擬閘極堆疊，第一虛擬閘極堆疊係配置在該等半導 體本體的第一半導體本體之上，及第二虛擬閘極堆疊係配置在該等半導體本體的第二半導體本體之上。
在一或多個第二實施例中，積體電路(IC)結構包含排成陣列於基板之上的複數個非平面半導體本體，其中，該等非平面半導體本體係定向成與其沿著第一維度而延伸的最長長度平行。IC結構進一步包含配置在基板中的一對摻雜井，該等井包圍一對半導體本體，且沿著第一維度或與第一維度正交的第二維度而彼此對齊。IC結構進一步包含配置在該等摻雜井之上，且包圍該複數個非平面半導體本體的隔離介電質。IC結構進一步包含配置在該隔離介電質之上，介於該對摻雜井之間的閘極電極，如果該等井係對齊於第二維度上，則該閘極電極定義在該第一維度上的閘極長度(Lg)，及如果該等井係對齊於該第一維度上，則該閘極電極定義在該第二維度上的該閘極長度(Lg)。IC結構進一步包含位於該對半導體本體之第一半導體本體中的源極區，以及位於該對半導體本體之第二半導體本體中的汲極區。
在第二實施例的進一步中，IC結構進一步包含該等非平面半導體本體的第三非平面半導體本體，係配置於該基板在該對摻雜井之外側的區域中。IC結構進一步包含配置在第三非平面半導體本體之上的第二閘極電極。IC結構進一步包含著陸於第三非平面半導體本體上的第二源極與汲極接點。
在第二實施例的進一步中，排成陣列於基板之上的複 數個半導體本體中的每一個半導體本體為在基板之延伸於第二維度上之第一寬度之上間隔分開的一群半導體本體的其中之一。該對摻雜井延伸於至少該第一寬度之上，且在該第一維度上彼此對齊。在第二維度中的閘極電極長度Lg係至少等於第一寬度。
在第二實施例的進一步中，排成陣列於基板之上的複數個半導體本體中的每一個半導體本體為在基板之延伸於第二維度上之第一寬度之上間隔分開的一群半導體本體的其中之一。該對摻雜井延伸於至少第一寬度之上，且在第二維度上彼此對齊。閘極電極在第二維度上的長度Lg係小於或等於半導體本體的最長長度。
在一或多個第三實施例中，在基板的第一部分之上製造高電壓場效電晶體(FET)的方法包含在基板之上形成延伸於包圍的隔離介電質之上的非平面半導體本體。該方法進一步包含藉由植入穿過該對半導體本體而在基板中形成隔開的摻雜井。該方法進一步包含在該等摻雜井之間該隔離介電質之上沉積閘極電極。該方法進一步包含在電耦接到該等摻雜井的該對半導體本體中形成源極/汲極區。該方法進一步包含形成接觸於源極/汲極區的擴散接點。
在緊前之實施例的進一步中，該方法進一步包含在基板的第二部分之上的第二區域中形成非平面FET。非平面FET之形成進一步包含在一或多個非平面半導體本體之上於該等摻雜井的外側形成閘極堆疊。非平面FET之形成進一步包含在一或多個非平面半導體本體中於該等摻雜井 的外側形成第二源極/汲極區。非平面FET之形成進一步包含形成接觸於第二源極/汲極區的第二擴散接點。
在以上之實施例的進一步中，該方法進一步包含藉由將與摻雜井之導電類型相同之雜質植入閘極電極中並穿過與閘極電極毗鄰之隔離介電質，以對閘極電極進行摻雜並形成隔離之摻雜井的尖端部分。
在以上之實施例的進一步中，形成源極/汲極區進一步包含在該對半導體本體的第一半導體本體中形成第一對源極/汲極區，及在該對半導體本體的第二半導體本體中形成第二對源極/汲極區。形成擴散接點進一步包含形成接觸於第一對源極/汲極區的第一對源極/汲極接點，與接觸於第二對源極/汲極區的第二對擴散接點。該方法進一步包含使第一對擴散接點互連成電氣並聯，及使第二對擴散接點互連成電氣並聯。
在以上之方法的進一步中，在一或多個非平面半導體本體之上於該等摻雜井的外側形成閘極堆疊之形成進一步包含在每一個該對半導體本體之上形成電耦接到該等摻雜井的虛擬閘極堆疊。
在一或多個第四實施例中，系統單晶片(SoC)，包含處理器邏輯電路。SoC包含耦接至處理器邏輯電路的記憶體電路。SoC包含耦接至處理器邏輯電路的射頻(RF)電路，且其包括無線電發送電路與無線電接收電路。SoC包含電力管理電路，其包括用以接收直流(DC)電源的輸入，及耦接至處理器邏輯電路、記憶體電路、或射頻電 路的至少其中一者的輸出。射頻電路或電力管理電路的至少其中一者包括延伸之汲極的場效電晶體(FET)，進一步包含以上任一實施例的積體電路(IC)結構。
在一或多個第五實施例中，系統單晶片(SoC)，包含處理器邏輯電路。SoC包含耦接至處理器邏輯電路的記憶體電路。SoC包含耦接至處理器邏輯電路的射頻(RF)電路，且其包括無線電發送電路與無線電接收電路。SoC包含電力管理電路，其包括用以接收直流(DC)電源的輸入，及耦接至處理器邏輯電路、記憶體電路、或射頻電路的至少其中一者的輸出。射頻電路或電力管理電路的至少其中一者包括配置在基板之第一區域之上的高電壓FET。高電壓FET進一步包括一對非平面半導體本體，該對非平面半導體本體的每一個從基板內的摻雜井而延伸出，且具有位於該對非平面半導體本體之間並將該摻雜井分隔開的通道區。高電壓FET進一步包括位於該等非平面半導體本體之第一非平面半導體本體中的源極區。高電壓FET進一步包括位於該等非平面半導體本體之第二非平面半導體本體中的汲極區。高電壓FET進一步包括配置在通道區之上的閘極堆疊。
在第五實施例的進一步中，射頻電路或電力管理電路的至少其中一者包括配置在基板之第二區域之上的非平面FET。非平面FET進一步包括第三非平面半導體本體。非平面FET進一步包括配置在第三非平面半導體本體內，且被第二通道區所分隔開的第二源極區與第二汲極區。非 平面FET進一步包括配置在第二通道區之上的第二閘極堆疊。
在緊前之實施例的進一步中，源極區為該對非平面半導體本體之第一非平面半導體本體中之一對重度摻雜區的其中之一。汲極區為該對非平面半導體本體之第二非平面半導體本體中之一對重度摻雜區的其中之一。短通道與高電壓FET進一步包含擴散接點，該等擴散接點的其中之一係著陸於每一個重度摻雜區、第二源極區、與第二汲極區上。
在第一實施例的進一步中，該對非平面半導體本體係位於排成陣列於基板之上較大的複數個非平面半導體本體中，該等非平面半導體本體係定向成與其沿著第一維度而延伸的最長長度平行。該等摻雜井包含該對半導體本體，且沿著第一維度或與第一維度正交的第二維度而彼此對齊。如果摻雜井係對齊於第二維度上，則閘極電極定義在第一維度上的閘極長度(Lg)，及如果摻雜井係對齊於第一維度上，則定義在第二維度上的Lg。
在緊前之實施例的進一步中，排成陣列於基板之上的複數個半導體本體中的每一個半導體本體為一群半導體本體的其中之一，每一群在該基板之延伸於第二維度上之第一寬度之上間隔分開。該對摻雜井延伸於至少第一寬度之上，且在第一維度上彼此對齊。在第二維度上的閘極電極長度Lg係至少等於第一寬度。
在以上之實施例的進一步中，排成陣列於基板之上的 複數個半導體本體中的每一個半導體本係一群半導體本體的其中之一，每一群在該基板之延伸於第二維度上之第一寬度之上間隔分開。該對摻雜井延伸於至少第一寬度之上，且在第二維度上彼此對齊。閘極電極在第二維度上的長度Lg係小於或等於半導體本體的最長長度。
不過，以上的實施例並不受限於此，在各種不同的實施中，以上的實施例可包括僅取此些特徵的子集，取此些特徵之不同的次序，取此些特徵之不同的組合，及/或取那些明列之特徵以外的特徵。因此，本發明之範圍應參考所附申請專利範圍連同名為這些申請專利範圍之相等物的完整範圍來界定。
101‧‧‧IC結構
102‧‧‧高電壓場效電晶體
103‧‧‧鯺式場效電晶體
104‧‧‧鯺式場效電晶體
105‧‧‧基板
105A‧‧‧通道區
105B‧‧‧通道區
107‧‧‧源極區
108‧‧‧汲極區
109‧‧‧標稱摻雜區
110‧‧‧摻雜井
121‧‧‧非平面半導體本體(鯺部)
122‧‧‧非平面半導體本體(鯺部)
123‧‧‧非平面半導體本體
123A‧‧‧半導體本體部分
130‧‧‧隔離介電質
140‧‧‧高電壓閘極電極

Claims (21)

  1. 一種積體電路(IC)結構，包含：高電壓場效電晶體(FET)，係配置在基板的第一區之上，其中，該高電壓場效電晶體包括：一對非平面半導體本體，每一個該本體從該基板內的摻雜井延伸出，且具有介於該對非平面半導體本體之間並使該摻雜井分隔開的通道區；源極區，位於該等非平面半導體本體的第一非平面半導體本體中；汲極區，位於該等非平面半導體本體的第二非平面半導體本體中；以及閘極堆疊，係配置在通道區之上。
  2. 如申請專利範圍第1項之積體電路結構，進一步包含：非平面場效電晶體，係配置在該基板的第二區之上，其中，該非平面場效電晶體包括：第三非平面半導體本體；第二源極區與第二汲極區，係配置在該第三非平面半導體本體內，且被位於該第三半導體本體內的第二通道區所分隔開；以及第二閘極堆疊，係配置在該第二通道區之上。
  3. 如申請專利範圍第1項之積體電路結構，其中：該通道區為該基板的平面部分；以及該閘極堆疊進一步包含隔離介電質，其係配置在該通 道區之上，且進一步包圍該對非平面半導體本體。
  4. 如申請專利範圍第3項之積體電路結構，其中：該閘極堆疊包含摻雜的多晶矽電極，係配置在該隔離介電質之上；以及該第二閘極堆疊包含金屬電極與具有等效氧化物厚度(EOT)的閘極介電質，該閘極介電質的等效氧化物厚度係低於該隔離介電質的等效氧化物厚度。
  5. 如申請專利範圍第1項之積體電路結構，其中：該等摻雜井為具有與該通道區之導電類型互補之第一導電類型的摻雜井；該對非平面半導體本體之第一非平面半導體本體係摻雜成該第一導電類型，且電連接到該等摻雜井的第一井；以及該對非平面半導體本體之第二非平面半導體本體係摻雜成該第一導電類型，且電連接到該等摻雜井的第二井。
  6. 如申請專利範圍第1項之積體電路結構，其中：該源極區為該對非平面半導體本體之第一非平面半導體本體中之一對重度摻雜區的其中之一；該汲極區為該對非平面半導體本體之第二非平面半導體本體中之一對重度摻雜區的其中之一；以及該高電壓場效電晶體進一步包含擴散接點，該等擴散接點的其中之一係著陸於每一個該等重度摻雜區上。
  7. 如申請專利範圍第1項之積體電路結構，其中：該高電壓場效電晶體進一步包含一對虛擬閘極堆疊， 第一虛擬閘極堆疊係配置在該等半導體本體的第一半導體本體之上，及第二虛擬閘極堆疊係配置在該等半導體本體的第二半導體本體之上。
  8. 如申請專利範圍第2項之積體電路結構，其中：該高電壓場效電晶體進一步包含一對虛擬閘極堆疊，第一虛擬閘極堆疊係配置在該等半導體本體的第一半導體本體之上，及第二虛擬閘極堆疊係配置在該等半導體本體的第二半導體本體之上，其中，每一個該虛擬閘極堆疊包含與該閘極堆疊實質相同的材料。
  9. 如申請專利範圍第2項之積體電路結構，其中：該源極區為該對非平面半導體本體之第一非平面半導體本體中之一對重度摻雜區的其中之一；該汲極區為該對非平面半導體本體之第二非平面半導體本體中之一對重度摻雜區的其中之一；以及該高電壓場效電晶體進一步包含擴散接點，該等擴散接點的其中之一係著陸於每一個該重度摻雜區、該第二源極區、及該第二汲極區上。
  10. 一種積體電路(IC)結構，包含：複數個非平面半導體本體，係排成陣列於基板之上，其中，該等非平面半導體本體係定向成與其沿著第一維度而延伸的最長長度平行；一對摻雜井，係配置在該基板中，該等井包含一對該等半導體本體，且沿著該第一維度或與該第一維度正交的第二維度而彼此對齊； 隔離介電質，係配置在該等摻雜井之上，且包圍該複數個非平面半導體本體；閘極電極，係配置在該隔離介電質之上，介於該對摻雜井之間，如果該等井係對齊於該第二維度上，則該閘極電極定義在該第一維度上的閘極長度(Lg)，及如果該等井係對齊於該第一維度上，則該閘極電極定義在該第二維度上的該閘極長度(Lg)；位於該對半導體本體之第一半導體本體中的源極區；以及位於該對半導體本體之第二半導體本體中的汲極區。
  11. 如申請專利範圍第10項之積體電路結構，進一步包含：該等非平面半導體本體的第三非平面半導體本體，係配置於該基板在該對摻雜井之外側的區域中；第二閘極電極，係配置在該第三非平面半導體本體之上；第二源極與汲極接點，係著陸於該第三非平面半導體本體上。
  12. 如申請專利範圍第10項之積體電路結構，其中：排成陣列於該基板之上的複數個半導體本體中的每一個半導體本體為在該基板之延伸於該第二維度上之第一寬度之上間隔分開的一群半導體本體的其中之一；該對摻雜井延伸於至少該第一寬度之上，且在該第一 維度上彼此對齊；以及在該第二維度上的該閘極電極長度Lg係至少等於該第一寬度。
  13. 如申請專利範圍第10項之積體電路結構，其中：排成陣列於該基板之上的複數個半導體本體中的每一個半導體本體為在該基板之延伸於該第二維度上之第一寬度之上間隔分開的一群半導體本體的其中之一；該對摻雜井延伸於至少該第一寬度之上，且在該第二維度上彼此對齊；以及該閘極電極在該第二維度上的長度Lg係小於或等於該半導體本體的該最長長度。
  14. 一種在基板的第一部分之上製造高電壓場效電晶體(FET)的方法，該方法包含：在基板之上形成延伸於包圍的隔離介電質之上的非平面半導體本體；藉由植入穿過該對半導體本體而在該基板中形成隔開的摻雜井；在該等摻雜井之間的該隔離介電質之上沉積閘極電極；在電耦接到該等摻雜井的該對半導體本體中形成源極/汲極區；以及形成接觸於該源極/汲極區的擴散接點。
  15. 如申請專利範圍第14項之方法，進一步包含： 在該基板的第二部分之上的第二區域中形成非平面場效電晶體，該非平面場效電晶體之該形成進一步包含：在一或多個該非平面半導體本體之上於該等摻雜井的外側形成閘極堆疊；在一或多個該非平面半導體本體中於該等摻雜井的外側形成第二源極/汲極區；以及形成接觸於該第二源極/汲極區的第二擴散接點。
  16. 如申請專利範圍第14項之方法，進一步包含：藉由將與該等摻雜井之導電類型相同之雜質植入該閘極電極中並穿過與該閘極電極毗鄰之該隔離介電質，以對該閘極電極進行摻雜並形成該隔離之摻雜井的尖端部分。
  17. 如申請專利範圍第14項之方法，其中：形成該源極/汲極區進一步包含在該對半導體本體的第一半導體本體中形成第一對源極/汲極區，及在該對半導體本體的第二半導體本體中形成第二對源極/汲極區；形成該擴散接點進一步包含形成接觸於該第一對源極/汲極區的第一對源極/汲極接點，與接觸於該第二對源極/汲極區的第二對擴散接點；以及其中，該方法進一步包含使該第一對擴散接點互連成電氣並聯，及使該第二對擴散接點互連成電氣並聯。
  18. 如申請專利範圍第15項之方法，其中：在一或多個該非平面半導體本體之上於該等摻雜井的外側形成閘極堆疊之形成進一步包含在每一個該對半導體本體之上形成電耦接到該等摻雜井的虛擬閘極堆疊。
  19. 一種系統單晶片(SoC)，包含：處理器邏輯電路；記憶體電路，係耦接至該處理器邏輯電路；射頻(RF)電路，係耦接至該處理器邏輯電路，且包括無線電發送電路與無線電接收電路；以及電力管理電路，包括用以接收直流(DC)電源的輸入，及耦接至該處理器邏輯電路、該記憶體電路、或該射頻電路的至少其中一者的輸出，其中，該射頻電路或電力管理電路的至少其中一者包括配置在基板之第一區域之上的高電壓場效電晶體，該高電壓場效電晶體進一步包括：一對非平面半導體本體，該對非平面半導體本體的每一個從該基板內的摻雜井而延伸出，且具有位於該對非平面半導體本體之間並將該等摻雜井分隔開的通道區；源極區，係位於該等非平面半導體本體的第一非平面半導體本體中；汲極區，係位於該等非平面半導體本體的第二非平面半導體本體中；以及閘極堆疊，係配置在通道區之上。
  20. 如申請專利範圍第19項之系統單晶片，其中，該射頻電路或電力管理電路的至少其中一者包括配置在該基板之第二區域之上的非平面場效電晶體，其中，該非平面場效電晶體進一步包括：第三非平面半導體本體；第二源極區與第二汲極區，係配置在該第三非平面半 導體本體內，且被第二通道區所分隔開；以及第二閘極堆疊，係配置在該第二通道區之上。
  21. 如申請專利範圍第20項之系統單晶片，其中：該源極區為該對非平面半導體本體之第一非平面半導體本體中之一對重度摻雜區的其中之一；該汲極區為該對非平面半導體本體之第二非平面半導體本體中之一對重度摻雜區的其中之一；以及該高電壓場效電晶體進一步包含擴散接點，該等擴散接點的其中之一係著陸於每一個該重度摻雜區、該第二源極區、與該第二汲極區上。
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