CN111383996A - 自对准堆叠ge/si cmos晶体管结构 - Google Patents

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A.利拉克
B.米勒
H.J.刘
P.莫罗
A.范
黃政颖
E.曼内巴赫
全箕玟
G.杜威
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Abstract

一种集成电路结构包括衬底和自对准异质材料的堆叠沟道，其中自对准异质材料的堆叠沟道包括在衬底上方的NMOS沟道材料；以及在NMOS沟道材料上方堆叠并与NMOS沟道材料自对准的PMOS沟道材料。异质栅极堆叠与NMOS沟道材料和PMOS沟道材料两者都接触。

Description

自对准堆叠GE/SI CMOS晶体管结构
技术领域
本公开的实施例是集成电路结构的领域，并且特别地是自对准堆叠Ge/Si CMOS晶体管结构。
背景技术
持续过去的几十年中，集成电路中的功能件（feature）的缩放已经是日益增长的半导体工业背后的驱动力。缩放到越来越小的功能件能够实现在半导体芯片的有限的基板面（real estate）上增加功能单元的密度。例如，缩减晶体管大小允许在芯片上并入数量增加的存储器或逻辑装置，导致制作具有增大的容量的产品。但是，对于日益增大的容量的驱动而言并不是没有问题的。优化每个装置的性能的必要性变得越来越意义重大。
常规的且最先进的制作工艺的可变性可能会限制将它们进一步延伸到亚10 nm范围中的可能性。因此，针对未来技术节点所需的功能组件的制作可能需要在当前的制作工艺中引入新方法论或集成新技术或替代当前的制作工艺。
附图说明
图1示出根据一个实施例的堆叠装置架构的栅极切断（gate-cut）横截面。
图2示出根据本公开并入自对准堆叠CMOS晶体管结构的集成电路结构的成角度的3D视图。
图3是在对堆叠沟道已经进行回蚀刻（etch back）以与异质栅极堆叠对准之后以及在形成源极和漏极区域之后并入自对准堆叠CMOS晶体管结构的集成电路结构的成角度的3D视图。
图4是示出根据本公开的一些实施例用于制作包括自对准异质NMOS和PMOS材料的堆叠沟道的自对准堆叠CMOS晶体管结构的工艺的流程图。
图5A-5K示出根据一些实施例当执行制作工艺时演进的自对准堆叠CMOS晶体管结构的成角度的三维视图。
图6A和6B是根据本文中公开的实施例中的一个或多个实施例包括一个或多个自对准堆叠Ge/Si CMOS晶体管结构的晶圆和管芯的俯视图。
图7示出根据本公开的实施例的电子系统的框图。
图8是根据本文中公开的实施例中的一个或多个实施例可包括一个或多个自对准堆叠Ge/Si CMOS晶体管结构的集成电路（IC）装置组装的横截面侧视图。
图9示出根据本公开的一个实现的计算装置。
具体实施方式
描述了自对准堆叠Ge/Si CMOS晶体管结构。在以下描述中，阐述了诸如特定材料和工具体制（tooling regime）的众多特定细节，以便提供本公开的实施例的充分了解。对本领域技术人员而言将是明白的，没有这些特定细节的情况下也可实践本公开的实施例。在其它情况下，没有详细描述诸如单或双镶嵌处理之类的公知特征，以免不必要地混淆本公开的实施例。此外，将了解，图中示出的各种实施例是说明性表示，并且不一定按比例绘制。在一些情况下，以最有助于理解本公开的方式将各个操作依次描述为多个分立操作，但是，描述的顺序不应理解为意味这些操作必须是顺序相关的。特别地，这些操作不需要按照介绍的顺序执行。
在以下描述中，也可能只是出于参考的目的而使用某些术语，并且因此此类术语不旨在是限制性的。例如，诸如“较上”、“较下”、“上方”、“下方”、“底部”和“顶部”之类的术语是指对其进行参考的附图中的方向。诸如“前”、“后”、“后部”和“侧边”之类的术语描述在一致但任何的参考系（frame of reference）内的组件的部分的定向和/或位置，该参考系通过参考论述中的描述组件的文本和相关联的附图变得清晰。此类术语可包括上文特别提到的词语、其衍生词和类似含义的词语。
本文中描述的实施例可涉及前道工序（FEOL）半导体处理和结构。FEOL是集成电路（IC）制作的第一部分，其中在半导体衬底或层中对各个装置（例如，晶体管、电容、电阻等）进行图案化。FEOL一般覆盖一直到（但不包括）金属互连层的沉积的每件事物。在最后一个FEOL操作之后，结果通常是具有隔离晶体管（例如，没有任何线）的晶圆。
本文中描述的实施例可涉及后道工序（BEOL）半导体处理和结构。BEOL是IC制作的第二部分，其中将各个装置（例如，晶体管、电容、电阻等）与晶圆上的接线（例如，一个或多个金属化层）互连。BEOL包括接触部、绝缘层（电介质）、金属层级和用于芯片到封装连接的接合位点（bonding site）。在制作阶段的BEOL部分中，形成接触部（触垫）、互连线、通孔和电介质结构。对于现代IC工艺而言，可在BEOL中添加多于10个金属层。
下文描述的实施例可适用于FEOL处理和结构、BEOL处理和结构或FEOL和BEOL两者的处理和结构。、别地，尽管可使用FEOL处理场景来示出示例性处理方案，但是此类方法也可适用于BEOL处理。同样地，尽管可使用BEOL处理场景来示出示例性处理方案，但是此类方法也可适用于FEOL处理。
本文中描述的一个或多个实施例涉及用于制作自对准堆叠CMOS晶体管结构的结构和架构。实施例可包括或关于以下中的一个或多个：堆叠晶体管、高密度晶体管、CMOS和III-V族材料。可实施一个或多个实施例以实现高性能后端晶体管，从而潜在地增加硅上高迁移率沟道材料（诸如Ge和III-V）的3D单片集成，以形成3 nm及超过3 nm的未来技术节点的堆叠CMOS。
存在对于用于制作垂直堆叠晶体管装置的结构和架构的增加的需求。为了提供上下文，图1示出根据一个实施例的堆叠装置架构的栅极切断横截面。堆叠装置架构100包括在较下装置层102a和较上装置层102b中形成的垂直堆叠非平面晶体管装置。‎较下装置层102a包括第一多个晶体管104a，在一个实施例中，所述第一多个晶体管104a包括Si PMOS晶体管。晶体管104a具有在栅极电介质层108a上形成的栅极电极106a，所述栅极电介质层108a在鳍110a或沟道上形成。沿栅极电极106a的横向相对侧壁形成一对侧壁间隔物112a。在图1中，鳍110a水平地跨页（page）行进，而栅极106a以z方向行进到页中并环绕鳍110a。在栅极电极106a的相对侧上形成一对源极和漏极区域114a。如图1中所示，源极和漏极区域114a完全在间隔物112a下面横向延伸，并略微在栅极电介质108a和栅极电极106a下面延伸或底切（undercut）。当形成其中多数载流子是空穴的p型场效应晶体管（FET）时，硅掺杂成p型导电性。在源极和漏极区域114a中形成硅化物区域115a。
在晶体管104a上方并且围绕晶体管104a形成层间电介质118a，其将晶体管104a与用于将晶体管104a互连到诸如微处理器、数字信号处理器和存储器装置之类的功能电路的金属化层级120a隔离。穿过层间电介质118a形成金属接触部120a和接触部金属122a，并且直接与在源极和漏极区域114a上形成的硅化物115a接触，以在第一金属化层级120a与源极和漏极区域114a之间提供电连接。
较上装置层102b包括第二结构，所述第二结构包括第二多个晶体管104b，在一个实施例中，所述第二多个晶体管104b包括NMOS晶体管。除了当形成其中多数载流子是电子的n型FET时，硅掺杂成n型导电性之外，晶体管104b一般具有与较下装置层102a中的晶体管104a相同的结构组件。
较上装置层102b接合到较下装置层102‎a上。因此，较上装置层102b包括接合层材料，其可包括氧化物层124。‎进一步详细来说，在一个实施例中，常规制作晶体管的较下层级，并且然后单晶硅或其它半导体材料的第二层可被层转移（layer transfer）并氧化物-氧化物低温接合到较下层级层间电介质118 a的顶部。
尽管垂直堆叠非平面晶体管装置102a和102b是能够实现3D单片堆叠CMOS装置的当前解决方案的一个示例，并且出于实现其预期的目的，此类堆叠晶体管结构需要连续的晶体管制作。然而，连续制作堆叠晶体管非常昂贵，因为图案化步骤的数量加倍了，并且由于在各个装置层之间需要的互连的层级而导致无法缩放。
根据本文中描述的一个或多个实施例，公开具有自对准异质材料的堆叠沟道的堆叠CMOS晶体管结构。自对准异质材料的堆叠沟道包括：在衬底上方的NMOS沟道材料；以及在NMOS沟道材料上方堆叠并与NMOS沟道材料自对准的PMOS沟道材料。异质栅极堆叠与NMOS沟道材料和PMOS沟道材料两者都接触。在一些实施例中，NMOS沟道材料可包括硅（Si），并且PMOS沟道材料可包括诸如锗（Ge）之类的III-V族材料。在一些实施例中，堆叠沟道可作为以下中的一个或多个来实现：鳍结构、纳米线结构和纳米带结构。
使用此类架构制作的堆叠CMOS晶体管结构将PMOS堆叠在NMOS上方，而不是彼此相邻，从而将针对装置所需的面积减少了一半。因此，通过将PMOS和NMOS堆叠，此类CMOS结构的占用空间（footprint）减少了约50%，并且能够实现在独特架构中集成CMOS装置。因此，公开的实施例能够实现对具有不同沟道材料的CMOS进行SRAM缩放，特别是对于3 nm及超过3nm的工艺技术节点。
图2示出根据本公开并入自对准堆叠CMOS晶体管结构的集成电路结构的成角度的3D视图。堆叠CMOS晶体管结构200在硅（Si）衬底204和浅沟槽隔离（STI）氧化物206上方具有自对准异质材料的堆叠沟道202。异质材料包括衬底204上方的NMOS沟道材料208以及堆叠在NMOS沟道材料208上方并与NMOS沟道材料208自对准的PMOS沟道材料210。异质栅极堆叠214与堆叠在PMOS沟道材料210上的NMOS沟道材料208两者都有接触。在一些实施例中，异质栅极堆叠跨越（straddle）堆叠沟道202，使得栅极堆叠与底部NMOS沟道材料208的至少两侧以及顶部PMOS沟道材料210的至少三侧接触。
在一些实施例中，NMOS沟道材料208包括诸如硅（Si）之类的NMOS材料，并且PMOS沟道材料210包括诸如锗（Ge）之类的PMOS非硅IV族材料。在其它实施例中，IV族材料可包括硅锗（SiGe），或III-V族材料，诸如砷化铟（InAs）、锑化铟（InSb）、砷化铟锑（InAsSb）、砷化镓（GaAs）、砷化镓锑（GaAsSb）、磷化铟（InP）。
在一些实施例中，接合层212处于NMOS沟道材料208和PMOS沟道材料210之间。在一个实施例中，接合层212例如包括电介质材料，诸如二氧化硅（SiO2）或氮化硅碳（SiCN）或氮化硅（SiN）。
在一些实施例中，NMOS沟道材料208和PMOS沟道材料210以及可分别具有高度H1和H2，所述H1和H2可以是相同或不同的高度。在NMOS沟道材料208的H1的高度与PMOS沟道材料210的高度H2相同的实施例中，高度H1和H2可约为30-100 nm。在一个实施例中，接合层212具有高度H3，所述H3可在约5-50 nm的范围内，并且定义NMOS沟道材料208和PMOS沟道材料210之间的分隔距离。在一些实施例中，NMOS沟道材料208、PMOS沟道材料210和接合层212可具有相同宽度W，在一个实施例中，所述宽度W可在约4-15 nm范围内。
图3是在对堆叠沟道202已经进行回蚀刻以与异质栅极堆叠214对准之后以及在形成源极和漏极区域之后并入自对准堆叠CMOS晶体管结构200的集成电路结构的成角度的3D视图。在公开的实施例的进一步方面中，异质栅极堆叠214包括在NMOS沟道材料208（不可见）的至少两侧上的NMOS栅极堆叠302以及在NMOS栅极堆叠302上方和在PMOS沟道材料210（不可见）的至少两侧上的PMOS栅极堆叠304。NMOS源极和漏极区域306在STI氧化物206和衬底204上方并且在NMOS栅极堆叠302的相对侧上。PMOS源极和漏极区域308在NMOS源极和漏极区域306上方，并且在PMOS栅极堆叠304的相对侧上。在PMOS源极和漏极区域308上方形成层间电介质（ILD）310，以将自对准堆叠CMOS晶体管结构200与用于将自对准堆叠CMOS晶体管结构200互连到诸如微处理器、数字信号处理器和存储器装置之类的功能电路中的随后的金属化层级（未示出）隔离。
注意，上文描述的在自对准堆叠CMOS晶体管结构200的上下文中的架构元件可应用于其它finFET架构的宽泛组合。例如，尽管图2描绘了非平面晶体管，但是在备选实施例中，可使用平面晶体管架构。然而，在优选实施例中，非平面晶体管架构的任何组合可堆叠。例如，在一个实施例中，PMOS沟道材料210和NMOS沟道材料208分别作为以下中的至少一个来形成：finFET、多栅极、垂直圆栅‎‎（CG）和纳米线/纳米带架构。例如，可对于PMOS沟道材料210和NMOS沟道材料208两者都使用相同类型的晶体管架构，使得使用可包括但不限于finFET、多栅极、垂直圆栅‎‎和纳米线/纳米带的一个或多个非平面晶体管几何结构来形成PMOS沟道材料210和NMOS沟道材料208两者。
可通过应用各种技术和处理腔室（chamber）配置的各种方法来制作具有自对准Ge/Si CMOS（诸如根据以上架构的IVfinFET）的堆叠CMOS晶体管结构200。一般来说，该工艺可包括形成自对准异质材料的堆叠沟道202，其中自对准异质材料的堆叠沟道202包括：i）在衬底上方的NMOS沟道材料；以及ii）在NMOS沟道材料上方堆叠并与NMOS沟道材料自对准的PMOS沟道材料。此后，与NMOS沟道材料和‎‎PMOS沟道材料两者都接触而形成异质栅极堆叠。
图4是示出根据本公开的一些实施例用于制作包括自对准异质NMOS和PMOS材料的堆叠沟道的堆叠CMOS晶体管结构的工艺的流程图。图5A-5K示出根据一些实施例当执行制作工艺时演进的自对准堆叠CMOS晶体管结构的成角度的三维视图，其中来自图2和图3的相似组件具有相似的参考标号。
参考图4，该工艺可通过对自对准异质材料的堆叠沟道进行图案化（框400）开始。在一个实施例中，将自对准异质材料的堆叠沟道图案化为一个或多个鳍的集合。可通过将包括诸如二氧化硅（SiO2）、氮化碳硅（SiCN）或氮化硅（SiN）之类的电介质材料的接合层212沉积到衬底晶圆上来完成对一个或多个鳍的集合进行图案化。选择SiCN作为Ge和Si之间的电介质层，因为它足够稳健‎从而在后续的处理操作中自始至终幸存。在称为施主晶圆（donor wafer）的第二晶圆上，经由厚缓冲层在Si衬底上外延生长Ge PMOS沟道材料510。该缓冲层设计成渡过（bridge）Si与Ge之间的晶格常数失配（mismatch）。然后，将施主晶圆翻转并接合到衬底晶圆上的接合层212，以提供接合的晶圆。随后，从接合的晶圆去除或“劈开”Si衬底和缓冲层，从而留下转移到Si衬底204上的Ge PMOS沟道材料510。
图5A示出Si衬底204、接合层212和接合到接合层212的Ge PMOS沟道材料510。然后，图5B示出，蚀刻接合的晶圆的Si衬底204、接合层212和Ge PMOS沟道材料510的一部分以形成堆叠沟道502的一个或多个鳍，所述堆叠沟道502包括堆叠在Si NMOS沟道材料508上方的Ge PMOS沟道材料510。因此，堆叠沟道502是在Si衬底204的表面上延伸的自对准复合Ge/Si鳍结构。由于同时对Ge和Si进行图案化，因此它们是自对准的。对于鳍而言不存在附加的光刻和随后的虚拟栅极图案化，因此使用与用于单层CMOS相同的关键掩模计数。‎图5B还示出：沿堆叠沟道502的前侧与后侧两者的基底形成STI氧化物206，用于分隔相邻的鳍。
在实施例中，可使用体硅或绝缘体上硅子结构来形成衬底204。在其它实现中，可使用可以或者可以不与硅组合的备选材料来形成衬底，所述备选材料包括但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓、锑化镓、或其它III-V族材料。尽管这里描述了从其中可形成半导体衬底的材料的几个示例，但是可充当在其上可构建半导体装置的基础（foundation）的任何材料都落在本发明的精神和范围内。
再次参考图4，该工艺通过对沟道掩模进行图案化并执行双外延区域形成（框402）而继续。形成沟道掩模以保护要成为堆叠沟道区域的鳍的一部分。尽管可采用任何已知的掩膜技术和（一个或多个）材料，但是在一些实施例中，沟道掩模是通过多个工艺保留的栅极心轴（gate mandrel），直到在“后栅（gate-last）”finFET制作流中被替换为止。
图5C示出，在一个实施例中，通过在鳍或堆叠沟道502的一部分上方形成虚拟栅极512来对沟道掩模进行图案化。可在操作402处采用任何已知的牺牲栅极结构和制作技术以在鳍或堆叠沟道502的至少两个相对侧壁上形成虚拟栅极512。对虚拟栅极512图案化成在堆叠沟道502上方朝下跨越至STI氧化物206的牺牲材料的条纹（stripe）。对沟道掩模进行图案化还可包括形成与虚拟栅极512相邻的可选栅极侧壁间隔物（未示出）。可在操作402处采用任何常规的自对准横向间隔物工艺来使后续处理在横向上避开虚拟栅极512。例如，可在虚拟栅极512上方共形地（conformally）沉积电介质（例如，二氧化硅和/或氮化硅）。在一些实施例中，间隔物的材料可包括任何合适的材料，诸如电介质材料、氧化物（例如，氧化硅材料）和/或氮化物（例如，氮化硅材料）。
图5D示出，在进一步实施例中，在外延过度生长Si NMOS源极和漏极区域以及GePMOS材料源极和漏极区域之前，各向异性地蚀刻掉不受虚拟栅极或沟道掩模保护的鳍或堆叠沟道502的部分，用于与虚拟栅极512共面。
图5E示出在双外延区域形成之后的工艺。在双外延区域形成的第一外延区域形成中，在STI氧化物206上方和在虚拟栅极512下的NMOS沟道材料508（其不再是可见的）的相对侧上沉积或生长NMOS源极和漏极区域306。在NMOS源极和漏极区域306上形成绝缘层516。在绝缘层516上方在Ge PMOS沟道材料510的相对侧上沉积或生长PMOS源极和漏极区域308。可例如通过金属有机化学气相沉积（MOCVD）、分子束外延（MBE）或氢化物气相外延（HVPE）中的任一个来生长源极和漏极区域306和308。
在一些实施例中，在执行蚀刻底切（EUC）工艺之后可生长源极和漏极区域306和308。在一些此类实施例中，源极和漏极区域可在间隔物下方和/或在栅极堆叠下方延伸，并且此类延伸的部分例如可称为源极和漏极尖端（tip）或延伸。在一些实施例中，源极和漏极可完全在衬底中、可以是衬底的一部分（例如，包括掺杂的衬底或以其它方式改变的衬底）、可以是在衬底上方或其任何组合。在一些实施例中，取决于最终用途或目标应用，源极和漏极区域可包括任何合适的材料和合适的掺杂剂。例如，在衬底包括硅并且晶体管装置将要是n-型MOSFET的实施例中，源极和漏极区域两者都可包括n-型掺杂的硅（例如，其中磷是n-型掺杂剂）。在一些实施例中，取决于最终用途或目标应用，可使用任何合适的源极和漏极材料以及可选的掺杂方案。
再次参考图4，该工艺通过利用永久NMOS栅极堆叠来替换沟道掩模（框 404）而继续，所述永久NMOS栅极堆叠包括NMOS高-K栅极电介质和NMOS栅极电极。图5F示出，该操作可通过在PMOS源极和漏极区域308上方形成层间电介质（ILD）310开始，以将自对准堆叠CMOS晶体管结构200与随后的金属化层级（未示出）隔离。图5F还示出，栅极替换工艺通过使用例如湿式和/或干式蚀刻工艺来去除虚拟栅极来形成栅极沟槽518以暴露Ge PMOS沟道材料510和Si NMOS沟道材料508。
永久NMOS栅极堆叠302（图3）包括NMOS高-K栅极电介质和NMOS栅极电极。图5G示出，栅极替换包括通过在栅极沟槽518中并且特别是在鳍的侧壁上方共形地沉积诸如NMOS高-K材料520之类的栅极电介质来形成NMOS栅极堆叠302。图5H示出，NMOS栅极堆叠302的形成还包括在NMOS高-K材料520上在栅极沟槽518中沉积NMOS栅极电极材料522。图5I示出在将NMOS栅极电极材料522在栅极沟槽518中向后凹以形成NMOS栅极堆叠302之后的工艺。在一个实施例中，NMOS栅极电极材料522向下凹至大约与在NMOS源极和漏极区域306上方形成的绝缘层516的中间相齐，以形成NMOS栅极堆叠302。
在实施例中，NMOS栅极电极材料522包括用于N-型晶体管的至少一个N-型功函数金属（work function metal）。对于N-型晶体管而言，可用于NMOS栅极电极材料522的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金、以及这些金属的碳化物（例如，碳化铪、碳化锆、碳化钛、碳化钽和碳化铝）。
再次参考图4，栅极替换工艺还包括在NMOS栅极堆叠上方形成包括PMOS高-K栅极电介质和PMOS栅极电极的永久PMOS栅极堆叠304（图3）（框406）。图5J示出，PMOS栅极堆叠304的形成还包括在NMOS栅极电极302上方在栅极沟槽518中共形地沉积诸如PMOS高-K材料524之类的栅极电介质。图5K示出，该工艺还包括在栅极沟槽518中在PMOS高-K材料524上方沉积PMOS栅极电极材料，以完成PMOS栅极堆叠304。
在实施例中，栅极电介质层520和524由高-K材料组成。例如，在一个实施例中，栅极电介质层由诸如但不限于氧化铪、氧氮化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、钪钽酸铅、铌锌酸铅或其组合的材料组成。
本文中描述的集成电路结构可包括在电子装置中。作为此类设备的示例，图6A和图6B是包括根据本文中公开的实施例中的一个或多个实施例的一个或多个自对准堆叠Ge/Si CMOS晶体管结构的晶圆和管芯的俯视图。
参考图6A和图6B，晶圆600可由半导体材料组成，并且可包括具有在晶圆600的表面上形成的集成电路（IC）结构的一个或多个管芯602。管芯602中的每个管芯可以是包括任何合适的IC（例如，包括诸如上述的一个或多个自对准堆叠Ge/Si CMOS晶体管结构的IC）的半导体产品的重复单元。在半导体产品的制作完成之后，晶圆600可能会经历切割工艺（singulation process），其中将管芯602中的每个管芯彼此分隔，以提供半导体产品的分立“芯片”。特别地，如本文中所公开的包括具有独立缩放的选择器的嵌入式非易失性存储器结构的结构可采取晶圆600（例如，不切割）的形式或管芯602（例如，切割）的形式。管芯602可包括基于独立缩放的选择器和/或支持电路以布线电信号的一个或多个嵌入式非易失性存储器结构以及任何其它IC组件。在一些实施例中，晶圆600或管芯602可包括附加的存储器装置（例如，静态随机存取存储器（SRAM）装置）、逻辑装置（例如，AND、OR、NAND或NOR门）或任何其它合适的电路元件。这些装置中的多个装置可在单个管芯602上组合。例如，由多个存储器装置形成的存储器阵列可在与处理装置或其它逻辑相同的管芯602上形成，所述处理装置或其它逻辑配置成将信息存储在存储器装置中或执行存储在存储器阵列中的指令。
本文中公开的实施例可用于制造各种各样不同类型的集成电路和/或微电子装置。此类集成电路的示例包括但不限于处理器、芯片组组件、图形处理器、数字信号处理器、微控制器等。在其它实施例中，可制造半导体存储器。此外，可在本领域中已知的各种各样的电子装置中使用集成电路或其它微电子装置。例如，在计算机系统（例如，桌面型、膝上型、服务器）、蜂窝电话、个人电子设备等中。集成电路可与系统中的总线和其它组件耦合。例如，处理器可通过一个或多个总线耦合到存储器、芯片组等。处理器、存储器和芯片组中的每一个可潜在地使用本文中公开的方法来制造。
图7示出根据本公开的实施例的电子系统700的框图。电子系统700可对应于例如便携式系统、计算机系统、过程控制系统或利用处理器和相关联的存储器的任何其它系统。电子系统700可包括（具有处理器704和控制单元706的）微处理器702、存储器装置708和输入/输出装置710（要领会，在各种实施例中，电子系统700可具多个处理器、控制单元、存储器装置单元和/或输入/输出装置）。在一个实施例中，电子系统700具有定义要由处理器704对数据执行的操作以及在处理器704、存储器装置708和输入/输出装置710之间的其它事务的指令集。控制单元706通过通过在促使指令从存储器装置708被检索并被执行的操作的集合中循环来协调处理器704、存储器装置708和输入/输出装置710的操作。存储器装置708可包括如在本描述中描述的那样的非易失性存储器单元。在实施例中，存储器装置708嵌入在微处理器702中，如图7中所描绘的那样。在实施例中，处理器704或电子系统700的另一个组件包括诸如本文中描述的那些的一个或多个自对准堆叠Ge/Si CMOS晶体管结构。
图8是可包括根据本文中公开的实施例中的一个或多个实施例的一个或多个自对准堆叠Ge/Si CMOS晶体管结构的集成电路（IC）装置组装的横截面侧视图。
参考图8，IC装置组装800包括具有本文中描述的一个或多个集成电路结构的组件。IC装置组装800包括部署在电路板802（其可以是例如主板）上的多个组件。IC装置组装800包括部署在电路板802的第一面840和电路板802的相对第二面842上的组件。一般来说，组件可部署在一个或两个面840和842上。特别地，IC装置组装800组件的组件中的任何合适的组件可包括诸如本文中所公开的多个自对准堆叠Ge/Si CMOS晶体管结构。
在一些实施例中，电路板802可以是包括通过电介质材料层彼此分隔并通过导电通孔互连的多个金属层的印刷电路板（PCB）。这些金属层中的任何一个或多个金属层可按期望的电路图案形成，以在耦合到电路板802的组件之间布线电信号（可选地与其它金属层结合）。在其它实施例中，电路板802可以是非-PCB衬底。
图8中示出的IC装置组装800包括通过耦合组件816耦合到电路板802的第一面840的插入器上封装结构836。耦合组件816可将插入器上封装结构836电耦合或机械耦合到电路板802，并且可包括焊球（solder ball）（如图8中所示）、插座的公与母部分、粘合剂、底部填充材料和/或任何其它合适的电和/或机械耦合结构。
插入器上封装结构836可包括通过耦合组件818耦合到插入器804的IC封装820。耦合组件818可针对应用采取任何合适的形式，诸如上文参考耦合组件816论述的形式。尽管在图8中示出单个IC封装820，但是多个IC封装可耦合到插入器804。要领会，附加的插入器可耦合到插入器804。插入器804可提供用于桥接电路板802和IC封装820的介入衬底。IC封装820可以是或者可包括例如管芯（图6B的管芯602）或任何其它合适的组件。一般来说，插入器804可将连接伸展到更宽的间距（pitch）或将连接重新布线至不同连接。例如，插入器804可将IC封装820（例如，管芯）耦合到耦合组件816的球栅阵列（BGA），以用于耦合到电路板802。在图8中示出的实施例中，IC封装820和电路板802附连到插入器804的相对侧。在其它实施例中，IC封装820和电路板802可附连到插入器804的同一侧。在一些实施例中，三个或更多个组件可通过插入器804互连。
插入器804可由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或诸如聚酰亚胺之类的聚合物材料形成。在一些实现中，插入器804可由备选的刚性或柔性材料形成，所述刚性或柔性材料可包括以上所述供半导体衬底中使用的相同材料，诸如硅、锗和其它III-V族与IV族材料。插入器804可包括金属互连810和通孔808，所述通孔808包括但不限于穿透硅通孔（TSV）806。插入器804还可包括嵌入式装置，所述嵌入式装置包括无源和有源装置两者。此类装置可包括但不限于电容、解耦电容、电阻、电感、保险丝、二极管、变压器、传感器、静电放电（ESD）装置和存储器装置。还可在插入器804上形成更复杂的装置，诸如射频（RF）装置、功率放大器、功率管理装置、天线、阵列、传感器和微机电系统（MEMS）装置。插入器上封装结构836可采取本领域中已知的任何插入器上封装结构中的形式。
IC装置组装800可包括通过耦合组件822耦合到电路板802的第一面840的IC封装824。耦合组件822可采取上文参考耦合组件816论述的实施例中的任何实施例的形式，并且IC封装824可采取上文参考IC封装820论述的实施例中的任何实施例的形式。
图8中示出的IC装置组装800包括通过耦合组件828耦合到电路板802的第二面842的封装上封装结构834。封装上封装结构834可包括通过耦合组件830耦合在一起使得IC封装826部署在电路板802和IC封装832之间的IC封装826和IC封装832。耦合组件828和830可采取上文论述的耦合组件816的实施例中的任何实施例的形式，并且IC封装826和832可采取上文论述的IC封装820的实施例中的任何实施例的形式。封装上封装结构834可根据本领域中已知的任何封装上封装结构来进行配置。
图9示出根据本公开的一个实现的计算装置900。计算装置900容纳板902。板902可包括多个组件，所述多个组件包括但不限于处理器904和至少一个通信芯片906。处理器904物理耦合或电耦合到板902。在一些实现中，所述至少一个通信芯片906也物理耦合或电耦合到板902。在进一步实现中，通信芯片906是处理器904的一部分。
取决于其应用，计算装置900可包括可以或者可以不物理耦合或电耦合到板902的其它组件。这些其它组件包括但不限于易失性存储器（例如，DRAM）、非易失性存储器（例如，ROM）、闪速存储器、图形处理器、数字信号处理器、加密处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（GPS）装置、指南针、加速度计、陀螺仪、扬声器、相机和大容量存储装置（诸如硬盘驱动器、致密盘（CD）、数字通用盘（DVD）等）。
通信芯片906能够实现用于向和从计算装置900转移数据的无线通信。术语“无线”和它的衍生词可用于描述可通过使用通过非固态介质的调制的电磁辐射来传递数据的电路、装置、系统、方法、技术、通信信道等。该术语并不意味着相关联的装置不含有任何线，尽管在一些实施例中它们可能不含有线。通信芯片906可实施多个无线标准或协议中的任何无线标准或协议，所述无线标准或协议包括但不限于Wi-Fi（IEEE 802.11系列）、WiMAX（IEEE 802.16系列）、IEEE 802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物以及指定为3G、4G、5G及更高的任何其它无线协议。计算装置900可包括多个通信芯片906。例如，第一通信芯片906可专用于诸如Wi-Fi和蓝牙的较短程无线通信，并且第二通信芯片906可专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它的较长程无线通信。
计算装置900的处理器904包括封装在处理器904内的集成电路管芯。在本公开的一些实现中，处理器的集成电路管芯包括根据本公开的实施例的实现的一个或多个自对准堆叠Ge/Si CMOS晶体管结构。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据变换为可存储在寄存器和/或存储器中的其它电子数据的任何装置或装置的部分。
通信芯片906还包括封装在通信芯片906内的集成电路管芯。根据本公开的实施例的另一个实现，通信芯片的集成电路管芯包括根据本公开的实施例的实现的一个或多个自对准堆叠Ge/Si CMOS晶体管结构。
在进一步实现中，容纳在计算装置900内的另一个组件可含有包括根据本公开的实施例的实现的一个或多个自对准堆叠Ge/Si CMOS晶体管结构的集成电路管芯。
在各种实现中，计算装置900可以是膝上型计算机、上网本、笔记本型计算机、超级本、智能电话、平板、个人数字助理（PDA）、超级移动PC、移动电话、桌面型计算机、服务器、打印机、扫描仪、监测器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器或数字视频记录器。在进一步实现中，计算装置900可以是处理数据的任何其它电子装置。
因此，本文中描述的实施例包括自对准堆叠Ge/Si CMOS晶体管结构。
包括在摘要中描述的内容的本公开的实施例的所示实现的以上描述不旨在是详尽的或将本公开局限于公开的精确形式。尽管出于说明的目的本文中描述了本公开的特定实现及针对本公开的示例，但是如相关领域中的技术人员将意识到的那样，在本公开的范围内各种等同修改都是可能的。
根据以上详细描述可对本公开做出这些修改。以下权利要求中所使用的术语不应解释成将本公开局限于在说明书和权利要求书中公开的特定实现。而是，本公开的范围要完全由以下权利要求所确定，要根据权利要求解释的既定教义来解释所述以下权利要求。
示例实施例1：一种集成电路结构，包括：衬底以及自对准异质材料的堆叠沟道，其中所述自对准异质材料的堆叠沟道包括：在所述衬底上方的NMOS沟道材料；以及在所述NMOS沟道材料上方堆叠并与所述NMOS沟道材料自对准的PMOS沟道材料。异质栅极堆叠与所述NMOS沟道材料和所述PMOS沟道材料两者都接触。
示例实施例2：如示例实施例1所述的集成电路结构，其中所述NMOS沟道材料包括硅（Si）。
示例实施例3：如示例实施例1或2所述的集成电路结构，其中所述PMOS沟道材料包括PMOS非Si IV族材料。
示例实施例4：如示例实施例3所述的集成电路结构，其中所述PMOS非硅IV族材料包括锗（Ge）。
示例实施例5：如示例实施例1、2、3或4所述的集成电路结构，其中所述NMOS沟道材料和所述PMOS沟道材料具有不同的高度。
示例实施例6：如示例实施例1、2、3、4或5所述的集成电路结构，其中所述NMOS沟道材料和所述PMOS沟道材料两者都具有约30-100 nm的高度。
示例实施例7：如示例实施例1、2、3、4、5或6所述的集成电路结构，还包括介于所述NMOS沟道材料和所述PMOS沟道材料之间的接合层。
示例实施例8：如示例实施例7所述的集成电路结构，其中所述接合层包括二氧化硅（SiO2）、氮化碳硅（SiCN）或氮化硅（SiN）。
示例实施例9：如示例实施例7所述的集成电路结构，其中所述接合层具有约5-50nm的高度。
示例实施例10：如示例实施例7所述的集成电路结构，其中所述NMOS沟道材料、所述PMOS沟道材料和所述接合层的宽度约4-15 nm。
示例实施例11：如示例实施例1、2、3、4、5、6、7、8、9或10所述的集成电路结构，其中所述异质栅极堆叠跨越所述堆叠沟道，使得栅极堆叠与所述底部NMOS沟道材料的至少两侧以及顶部PMOS沟道材料的至少三侧接触。
示例实施例12：如示例实施例1、2、3、4、5、6、7、8、9、10或11所述的集成电路结构，其中所述异质栅极堆叠包括在所述NMOS沟道材料的至少两侧上的NMOS栅极堆叠以及在所述NMOS栅极堆叠上方并在所述PMOS沟道材料的至少两侧上的PMOS栅极堆叠。
示例实施例13：如示例实施例1、2、3、4、5、6、7、8、9、10、11或12所述的集成电路结构，其中使用包括finFET、多栅极、垂直圆栅极和纳米线/纳米带的非平面晶体管几何结构中的一个或多个来形成所述PMOS沟道材料和所述NMOS晶体管材料。
示例实施例14：一种堆叠CMOS晶体管结构，包括：自对准异质材料的堆叠沟道，其中所述自对准异质材料的堆叠沟道包括：衬底上方的NMOS沟道材料以及在所述NMOS沟道材料上方堆叠的PMOS沟道材料。异质栅极堆叠，所述异质栅极堆叠与所述NMOS沟道材料和所述PMOS沟道材料两者都接触，其中所述异质栅极堆叠包括：在所述NMOS沟道材料的至少两侧上的NMOS栅极堆叠；以及在所述PMOS沟道材料的至少两侧上的PMOS栅极堆叠。NMOS源极和漏极区域在所述衬底上方在所述NMOS栅极堆叠的相对侧上；以及PMOS源极和漏极区域在所述NMOS栅极堆叠和所述NMOS源极和漏极区域上方在所述PMOS栅极堆叠的相对侧上。
示例实施例15：如示例实施例14所述的堆叠CMOS晶体管结构，其中所述NMOS沟道材料包括硅（Si）。
示例实施例16：如示例实施例14或15所述的堆叠CMOS晶体管结构，其中所述PMOS沟道材料包括PMOS非硅IV族材料。
示例实施例17：如示例实施例15、16或17所述的堆叠CMOS晶体管结构，其中所述PMOS非硅IV族材料包括锗（Ge）。
示例实施例18：如示例实施例14、15、16或17所述的堆叠CMOS晶体管结构，其中所述NMOS沟道材料和所述PMOS沟道材料两者都具有约30-100 nm的高度。
示例实施例19：如示例实施例14、15、16、17或18所述的堆叠CMOS晶体管结构，还包括介于所述NMOS沟道材料和所述PMOS沟道材料之间的接合层。
示例实施例20：如示例实施例14、15、16、17、18或19所述的堆叠CMOS晶体管结构，其中使用包括finFET、多栅极、垂直圆栅极和纳米线/纳米带的非平面晶体管几何结构中的一个或多个来形成所述PMOS沟道材料和所述NMOS晶体管材料。
示例实施例21：一种制作集成电路结构的方法，包括：形成自对准异质材料的堆叠沟道，其中所述自对准异质材料的堆叠沟道包括：在所述衬底上方的NMOS沟道材料；以及在所述NMOS沟道材料上方堆叠并与所述NMOS沟道材料自对准的PMOS沟道材料。与所述NMOS沟道材料和所述‎PMOS沟道材料两者都接触而形成的异质栅极堆叠。
示例实施例22：如示例实施例21所述的方法，其中形成所述自对准异质材料的堆叠沟道还包括：通过以下方法将所述自对准‎异质材料的堆叠沟道图案化为一个或多个鳍的集合。将包括电介质材料的接合层沉积到衬底晶圆上。在施主晶圆上，经由厚缓冲层在包括所述NMOS沟道材料的Si衬底上外延生长Ge PMOS沟道材料。将所述施主晶圆翻转并将所述施主晶圆接合到所述衬底晶圆的所述接合层以提供接合的晶圆。从所述接合的晶圆去除所述Si衬底和所述缓冲层。蚀刻所述接合的晶圆的所述Ge PMOS沟道材料、所述接合层和所述NMOS沟道材料的一部分，以形成堆叠沟道的所述一个或多个鳍。沿所述堆叠沟道的前侧与后侧两者的基底形成氧化物，以将所述一个或多个鳍中的相邻鳍分隔。
示例实施例23：如示例实施例21或22所述的方法，其中与所述NMOS沟道材料和所述‎PMOS沟道材料两者都接触而形成的所述异质栅极堆叠还包括：对沟道掩模进行图案化并执行双外延区域形成。对所述沟道掩模进行图案化还包括：在所述堆叠沟道的一部分上方形成虚拟栅极。将不受所述虚拟栅极保护的所述一个或多个鳍的部分蚀刻掉，以与所述虚拟栅极共面。在STI氧化物上方以及在所述NMOS沟道材料的相对侧上沉积或生长NMOS源极和漏极区域。在所述NMOS源极和漏极区域上形成绝缘层。在所述绝缘层上方在Ge PMOS沟道材料的相对侧上沉积或生长PMOS源极和漏极区域。
示例实施例24：如示例实施例23所述的方法，其中形成所述自对准异质材料的堆叠沟道还包括：通过以下方法利用包括NMOS高-K栅极电介质和NMOS栅极电极的永久NMOS栅极堆叠来替换所述沟道掩模。通过去除所述虚拟栅极来形成栅极沟槽以暴露所述Ge PMOS沟道材料和所述Si NMOS沟道材料。在所述栅极沟槽中共形地沉积包括NMOS高-K材料的栅极电介质。在所述NMOS高-K材料上方的所述栅极沟槽中沉积NMOS栅极电极材料。
示例实施例25：如示例实施例24所述的方法，其中形成所述自对准异质材料的堆叠沟道还包括：在所述NMOS栅极堆叠上方形成包括PMOS高-K栅极电介质和PMOS栅极电极的永久PMOS栅极堆叠。形成所述PMOS栅极堆叠还包括：在所述NMOS栅极电极上方的所述栅极沟槽的剩余区域中共形地沉积包括PMOS高-K材料的栅极电介质；以及在所述PMOS高-K材料上方的所述栅极沟槽中沉积PMOS栅极电极材料，以完成所述PMOS栅极堆叠。
本公开提供了一组技术方案，如下：
技术方案1：一种集成电路结构，包括：
衬底；
自对准异质材料的堆叠沟道，所述自对准异质材料的堆叠沟道包括：
在所述衬底上方的NMOS沟道材料；以及
在所述NMOS沟道材料上方堆叠并与所述NMOS沟道材料自对准的PMOS沟道材料；以及
异质栅极堆叠，所述异质栅极堆叠与所述NMOS沟道材料和所述PMOS沟道材料两者都接触。
技术方案2：如技术方案1所述的集成电路结构，其中所述NMOS沟道材料包括硅（Si）。
技术方案3：如技术方案1所述的集成电路结构，其中所述PMOS沟道材料包括PMOS非硅III-V族材料。
技术方案4：如技术方案3所述的集成电路结构，其中所述PMOS非硅IV族材料包括锗（Ge）。
技术方案5：如技术方案1所述的集成电路结构，其中所述NMOS沟道材料和所述PMOS沟道材料具有不同的高度。
技术方案6：如技术方案1所述的集成电路结构，其中所述NMOS沟道材料和所述PMOS沟道材料两者都具有约30-100 nm的高度。
技术方案7：如技术方案1所述的集成电路结构，还包括介于所述NMOS沟道材料和所述PMOS沟道材料之间的接合层。
技术方案8：如技术方案7所述的集成电路结构，其中所述接合层包括二氧化硅（SiO2）、氮化碳硅（SiCN）或氮化硅（SiN）。
技术方案9：如技术方案7所述的集成电路结构，其中所述接合层具有约5-50 nm的高度。
技术方案10：如技术方案7所述的集成电路结构，其中所述NMOS沟道材料、所述PMOS沟道材料和所述接合层的宽度约4-15 nm。
技术方案11：如技术方案1所述的集成电路结构，其中所述异质栅极堆叠跨越所述堆叠沟道，使得所述异质栅极堆叠与所述NMOS沟道材料的至少两侧以及顶部PMOS沟道材料的至少三侧接触。
技术方案12：如技术方案1所述的集成电路结构，其中所述异质栅极堆叠包括在所述NMOS沟道材料的至少两侧上的NMOS栅极堆叠以及在所述NMOS栅极堆叠上方并在所述PMOS沟道材料的至少两侧上的PMOS栅极堆叠。
技术方案13：如技术方案1所述的集成电路结构，其中使用包括finFET、多栅极、垂直圆栅极和纳米线/纳米带的非平面晶体管几何结构中的一个或多个来形成所述PMOS沟道材料和所述NMOS沟道材料。
技术方案14：一种堆叠CMOS晶体管结构，包括：
自对准异质材料的堆叠沟道，所述自对准异质材料的堆叠沟道包括：
衬底上方的NMOS沟道材料；以及
在所述NMOS沟道材料上方堆叠的PMOS沟道材料；
异质栅极堆叠，所述异质栅极堆叠与所述NMOS沟道材料和所述PMOS沟道材料两者都接触，所述异质栅极堆叠包括：
在所述NMOS沟道材料的至少两侧上的NMOS栅极堆叠；以及
在所述PMOS沟道材料的至少两侧上的PMOS栅极堆叠；
NMOS源极和漏极区域，所述NMOS源极和漏极区域在所述衬底上方在所述NMOS栅极堆叠的相对侧上；以及
PMOS源极和漏极区域，所述PMOS源极和漏极区域在所述NMOS栅极堆叠和所述NMOS源极和漏极区域上方在所述PMOS栅极堆叠的相对侧上。
技术方案15：如技术方案14所述的堆叠CMOS晶体管结构，其中所述NMOS沟道材料包括硅（Si）。
技术方案16：如技术方案14所述的堆叠CMOS晶体管结构，其中所述PMOS沟道材料包括PMOS非硅IV族材料。
技术方案17：如技术方案15所述的堆叠CMOS晶体管结构，其中所述PMOS非硅IV族材料包括锗（Ge）。
技术方案18：如技术方案14所述的堆叠CMOS晶体管结构，其中所述NMOS沟道材料和所述PMOS沟道材料两者都具有约30-100 nm的高度。
技术方案19：如技术方案14所述的堆叠CMOS晶体管结构，还包括介于所述NMOS沟道材料和所述PMOS沟道材料之间的接合层。
技术方案20：如技术方案14所述的堆叠CMOS晶体管结构，其中使用包括finFET、多栅极、垂直圆栅极和纳米线/纳米带的非平面晶体管几何结构中的一个或多个来形成所述PMOS沟道材料和所述NMOS沟道材料。
技术方案21：一种制作集成电路结构的方法，所述方法包括：
形成自对准异质材料的堆叠沟道，其中所述自对准异质材料的堆叠沟道包括：
在所述衬底上方的NMOS沟道材料；以及
在所述NMOS沟道材料上方堆叠并与所述NMOS沟道材料自对准的PMOS沟道材料；以及
与所述NMOS沟道材料和所述‎PMOS沟道材料两者都接触而形成的异质栅极堆叠。
技术方案22：如技术方案21所述的方法，其中形成所述自对准异质材料的堆叠沟道还包括：
通过以下方法将所述自对准‎异质材料的堆叠沟道图案化为一个或多个鳍：
将包括电介质材料的接合层沉积到衬底晶圆上；
在施主晶圆上，经由缓冲层在包括所述NMOS沟道材料的Si衬底上外延生长Ge PMOS沟道材料；
将所述施主晶圆翻转并将所述施主晶圆接合到所述衬底晶圆的所述接合层以提供接合的晶圆；
从所述接合的晶圆去除所述Si衬底和所述缓冲层；
蚀刻所述接合的晶圆的所述Ge PMOS沟道材料、所述接合层和所述NMOS沟道材料的一部分，以形成堆叠沟道的所述一个或多个鳍；以及
沿所述堆叠沟道的前侧与后侧两者的基底形成氧化物，以将所述一个或多个鳍中的相邻鳍分隔。
技术方案23：如技术方案22所述的方法，其中形成与所述NMOS沟道材料和所述‎PMOS沟道材料两者都接触而形成的所述异质栅极堆叠还包括：
对沟道掩模进行图案化并执行双外延区域形成，其中对所述沟道掩模进行图案化还包括：
在所述堆叠沟道的一部分上方形成虚拟栅极；
将不受所述虚拟栅极保护的所述一个或多个鳍的部分蚀刻掉，以与所述虚拟栅极共面；
在STI氧化物上方以及在所述NMOS沟道材料的相对侧上沉积或生长NMOS源极和漏极区域；
在所述NMOS源极和漏极区域上形成绝缘层；以及
在所述绝缘层上方在Ge PMOS沟道材料的相对侧上沉积或生长PMOS源极和漏极区域。
技术方案24：如技术方案23所述的方法，其中形成所述自对准异质材料的堆叠沟道还包括：
通过以下方法利用包括NMOS高-K栅极电介质和NMOS栅极电极的永久NMOS栅极堆叠来替换所述沟道掩模：
通过去除所述虚拟栅极来形成栅极沟槽以暴露所述Ge PMOS沟道材料和所述Si NMOS沟道材料；
在所述栅极沟槽中共形地沉积包括NMOS高-K材料的第一栅极电介质；以及
在所述NMOS高-K材料上方的所述栅极沟槽中沉积NMOS栅极电极材料。
技术方案25：如技术方案24所述的方法，其中形成所述自对准异质材料的堆叠沟道还包括：
在所述永久NMOS栅极堆叠上方形成包括PMOS高-K栅极电介质和PMOS栅极电极的永久PMOS栅极堆叠，其中形成所述永久PMOS栅极堆叠还包括：
在所述NMOS栅极电极上方的所述栅极沟槽的剩余区域中共形地沉积包括PMOS高-K材料的第二栅极电介质；以及
在所述PMOS高-K材料上方的所述栅极沟槽中沉积PMOS栅极电极材料，以完成所述PMOS栅极堆叠。

Claims (25)

1.一种集成电路结构，包括：
衬底；
自对准异质材料的堆叠沟道，所述自对准异质材料的堆叠沟道包括：
在所述衬底上方的NMOS沟道材料；以及
在所述NMOS沟道材料上方堆叠并与所述NMOS沟道材料自对准的PMOS沟道材料；以及
异质栅极堆叠，所述异质栅极堆叠与所述NMOS沟道材料和所述PMOS沟道材料两者都接触。
2.如权利要求1所述的集成电路结构，其中所述NMOS沟道材料包括硅（Si）。
3.如权利要求1或2所述的集成电路结构，其中所述PMOS沟道材料包括PMOS非硅III-V族材料。
4.如权利要求3所述的集成电路结构，其中所述PMOS非硅IV族材料包括锗（Ge）。
5.如权利要求1或2所述的集成电路结构，其中所述NMOS沟道材料和所述PMOS沟道材料具有不同的高度。
6.如权利要求1或2所述的集成电路结构，其中所述NMOS沟道材料和所述PMOS沟道材料两者都具有约30-100 nm的高度。
7.如权利要求1或2所述的集成电路结构，还包括介于所述NMOS沟道材料和所述PMOS沟道材料之间的接合层。
8.如权利要求7所述的集成电路结构，其中所述接合层包括二氧化硅（SiO2）、氮化碳硅（SiCN）或氮化硅（SiN）。
9.如权利要求7所述的集成电路结构，其中所述接合层具有约5-50 nm的高度。
10.如权利要求7所述的集成电路结构，其中所述NMOS沟道材料、所述PMOS沟道材料和所述接合层的宽度约4-15 nm。
11.如权利要求1或2所述的集成电路结构，其中所述异质栅极堆叠跨越所述堆叠沟道，使得所述异质栅极堆叠与所述NMOS沟道材料的至少两侧以及顶部PMOS沟道材料的至少三侧接触。
12.如权利要求1或2所述的集成电路结构，其中所述异质栅极堆叠包括在所述NMOS沟道材料的至少两侧上的NMOS栅极堆叠以及在所述NMOS栅极堆叠上方并在所述PMOS沟道材料的至少两侧上的PMOS栅极堆叠。
13.如权利要求1或2所述的集成电路结构，其中使用包括finFET、多栅极、垂直圆栅极和纳米线/纳米带的非平面晶体管几何结构中的一个或多个来形成所述PMOS沟道材料和所述NMOS沟道材料。
14.一种堆叠CMOS晶体管结构，包括：
自对准异质材料的堆叠沟道，所述自对准异质材料的堆叠沟道包括：
衬底上方的NMOS沟道材料；以及
在所述NMOS沟道材料上方堆叠的PMOS沟道材料；
异质栅极堆叠，所述异质栅极堆叠与所述NMOS沟道材料和所述PMOS沟道材料两者都接触，所述异质栅极堆叠包括：
在所述NMOS沟道材料的至少两侧上的NMOS栅极堆叠；以及
在所述PMOS沟道材料的至少两侧上的PMOS栅极堆叠；
NMOS源极和漏极区域，所述NMOS源极和漏极区域在所述衬底上方在所述NMOS栅极堆叠的相对侧上；以及
PMOS源极和漏极区域，所述PMOS源极和漏极区域在所述NMOS栅极堆叠与所述NMOS源极和漏极区域上方在所述PMOS栅极堆叠的相对侧上。
15.如权利要求14所述的堆叠CMOS晶体管结构，其中所述NMOS沟道材料包括硅（Si）。
16.如权利要求14或15所述的堆叠CMOS晶体管结构，其中所述PMOS沟道材料包括PMOS非硅IV族材料。
17.如权利要求15所述的堆叠CMOS晶体管结构，其中所述PMOS非硅IV族材料包括锗（Ge）。
18.如权利要求14或15所述的堆叠CMOS晶体管结构，其中所述NMOS沟道材料和所述PMOS沟道材料两者都具有约30-100 nm的高度。
19.如权利要求14或15所述的堆叠CMOS晶体管结构，还包括介于所述NMOS沟道材料和所述PMOS沟道材料之间的接合层。
20.如权利要求14或15所述的堆叠CMOS晶体管结构，其中使用包括finFET、多栅极、垂直圆栅极和纳米线/纳米带的非平面晶体管几何结构中的一个或多个来形成所述PMOS沟道材料和所述NMOS沟道材料。
21.一种制作集成电路结构的方法，所述方法包括：
形成自对准异质材料的堆叠沟道，其中所述自对准异质材料的堆叠沟道包括：
在所述衬底上方的NMOS沟道材料；以及
在所述NMOS沟道材料上方堆叠并与所述NMOS沟道材料自对准的PMOS沟道材料；以及
与所述NMOS沟道材料和所述‎PMOS沟道材料两者都接触而形成的异质栅极堆叠。
22.如权利要求21所述的方法，其中形成所述自对准异质材料的堆叠沟道还包括：
通过以下方式将所述自对准‎异质材料的堆叠沟道图案化为一个或多个鳍：
将包括电介质材料的接合层沉积到衬底晶圆上；
在施主晶圆上，经由缓冲层在包括所述NMOS沟道材料的Si衬底上外延生长Ge PMOS沟道材料；
将所述施主晶圆翻转并将所述施主晶圆接合到所述衬底晶圆的所述接合层以提供接合的晶圆；
从所述接合的晶圆去除所述Si衬底和所述缓冲层；
蚀刻所述接合的晶圆的所述Ge PMOS沟道材料、所述接合层和所述NMOS沟道材料的一部分，以形成堆叠沟道的所述一个或多个鳍；以及
沿所述堆叠沟道的前侧与后侧两者的基底形成氧化物，以将所述一个或多个鳍中的相邻鳍分隔。
23.如权利要求21或22所述的方法，其中形成与所述NMOS沟道材料和所述‎PMOS沟道材料两者都接触而形成的所述异质栅极堆叠还包括：
对沟道掩模进行图案化并执行双外延区域形成，其中对所述沟道掩模进行图案化还包括：
在所述堆叠沟道的一部分上方形成虚拟栅极；
将不受所述虚拟栅极保护的所述一个或多个鳍的部分蚀刻掉，以与所述虚拟栅极共面；
在STI氧化物上方以及在所述NMOS沟道材料的相对侧上沉积或生长NMOS源极和漏极区域；
在所述NMOS源极和漏极区域上形成绝缘层；以及
在所述绝缘层上方在所述Ge PMOS沟道材料的相对侧上沉积或生长PMOS源极和漏极区域。
24.如权利要求23所述的方法，其中形成所述自对准异质材料的堆叠沟道还包括：
通过以下方式利用包括NMOS高-K栅极电介质和NMOS栅极电极的永久NMOS栅极堆叠来替换所述沟道掩模：
通过去除所述虚拟栅极来形成栅极沟槽以暴露所述Ge PMOS沟道材料和所述Si NMOS沟道材料；
在所述栅极沟槽中共形地沉积包括NMOS高-K材料的第一栅极电介质；以及
在所述NMOS高-K材料上方的所述栅极沟槽中沉积NMOS栅极电极材料。
25.如权利要求24所述的方法，其中形成所述自对准异质材料的堆叠沟道还包括：
在所述永久NMOS栅极堆叠上方形成包括PMOS高-K栅极电介质和PMOS栅极电极的永久PMOS栅极堆叠，其中形成所述永久PMOS栅极堆叠还包括：
在所述NMOS栅极电极上方的所述栅极沟槽的剩余区域中共形地沉积包括PMOS高-K材料的第二栅极电介质；以及
在所述PMOS高-K材料上方的所述栅极沟槽中沉积PMOS栅极电极材料，以完成所述PMOS栅极堆叠。
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