CN112490289A - 基于自对准结构的叠层沟道纳米片晶体管及其制备方法 - Google Patents
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- 239000002135 nanosheet Substances 0.000 title claims abstract description 26
- 238000002360 preparation method Methods 0.000 title claims abstract description 11
- 229910052751 metal Inorganic materials 0.000 claims abstract description 125
- 239000002184 metal Substances 0.000 claims abstract description 125
- 239000004065 semiconductor Substances 0.000 claims abstract description 12
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 12
- 239000010703 silicon Substances 0.000 claims abstract description 12
- 239000000463 material Substances 0.000 claims abstract description 5
- 238000005468 ion implantation Methods 0.000 claims description 18
- 238000001259 photo etching Methods 0.000 claims description 12
- 229910052782 aluminium Inorganic materials 0.000 claims description 8
- 238000000137 annealing Methods 0.000 claims description 8
- 229910052759 nickel Inorganic materials 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 8
- 229910052719 titanium Inorganic materials 0.000 claims description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 7
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 7
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 4
- 229910052737 gold Inorganic materials 0.000 claims description 4
- 239000012212 insulator Substances 0.000 claims description 4
- 229910052804 chromium Inorganic materials 0.000 claims description 3
- KQHQLIAOAVMAOW-UHFFFAOYSA-N hafnium(4+) oxygen(2-) zirconium(4+) Chemical compound [O--].[O--].[O--].[O--].[Zr+4].[Hf+4] KQHQLIAOAVMAOW-UHFFFAOYSA-N 0.000 claims description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 2
- 229910005883 NiSi Inorganic materials 0.000 claims description 2
- 229910008484 TiSi Inorganic materials 0.000 claims description 2
- 230000003213 activating effect Effects 0.000 claims description 2
- 239000012535 impurity Substances 0.000 claims description 2
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 claims description 2
- 230000001105 regulatory effect Effects 0.000 claims description 2
- 229910052594 sapphire Inorganic materials 0.000 claims description 2
- 239000010980 sapphire Substances 0.000 claims description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 2
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 2
- 229910001928 zirconium oxide Inorganic materials 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 11
- 150000002739 metals Chemical class 0.000 abstract description 4
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 230000000694 effects Effects 0.000 abstract description 2
- 230000005669 field effect Effects 0.000 abstract description 2
- 229910052732 germanium Inorganic materials 0.000 abstract description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 abstract description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 10
- 239000010936 titanium Substances 0.000 description 6
- 238000000231 atomic layer deposition Methods 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 3
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- -1 NiSi or TiSi Chemical compound 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 229910052961 molybdenite Inorganic materials 0.000 description 1
- 229910052982 molybdenum disulfide Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66484—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with multiple gate, at least one gate being an insulated gate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明属于半导体器件技术领域，具体为一种基于自对准结构的叠层沟道纳米片晶体管及其制备方法。随着集成电路中半导体晶体管制程的逐步缩小，由于短沟道效应的存在，器件性能的提升受到严峻的挑战。在3‑5 nm工艺节点下，器件的具体结构从鳍型场效应晶体管逐步转变为环栅叠层纳米片晶体管，其使得晶体管拥有更小的导通电阻与更强的栅控能力。本发明利用自有的栅极、源极、漏极金属作为自对准掩膜，制备得到叠层沟道纳米片晶体管。本发明具有制备工艺简单，成本低廉，兼容以硅基、锗基、三五族、IGZO、二维半导体等材料作为沟导电道的晶体管架构等等一系列优点，大大提升了器件性能。
Description
技术领域
本发明属于半导体器件技术领域，具体涉及一种基于自对准结构的叠层沟道纳米片晶体管及其制备方法。
背景技术
随着集成电路中半导体晶体管制程的逐步缩小，由于短沟道效应的存在，器件性能的提升受到严峻的挑战。在3-5 nm工艺节点下，器件的具体结构从鳍型场效应晶体管逐步转变为环栅叠层纳米片晶体管，其使得晶体管拥有更小的导通电阻与更强的栅控能力。在如此复杂的器件结构下，如何减小工艺步骤与复杂度，提升良率与可靠性，一直是产业界研究的焦点与热点。
例如IBM公司提出了一种Si/SiGe交替生长再选择性湿法刻蚀的技术，从而获取叠层的半导体导通沟道，但是这种技术需要精细的CVD与ALD生长工艺，不利于减小成本与器件性能的提升。
发明内容
本发明的目的在于提供一种制备工艺简单、成本低廉的基于自对准结构的叠层沟道纳米片晶体管及其制备方法。
本发明提供的基于自对准结构的叠层沟道纳米片晶体管，利用自有的栅极、源极、漏极金属作为自对准掩膜，制备得到叠层沟道纳米片晶体管。本发明具有制备工艺简单，成本低廉，兼容以硅基、锗基、三五族、IGZO、二维半导体等材料作为沟导电道的晶体管架构等等一系列优点，大大提升了器件性能。
本发明提供的基于自对准结构的叠层沟道纳米片晶体管，其结构如图1所示，包括：
作为整个叠层晶体管支撑的衬底1，以及
由下述部件：第三栅极介质2、被第三栅极介质2所包裹的第三栅极金属3、 源端金属4、漏端金属5、第二沟道源端N型掺杂区域6、第二沟道漏端N型掺杂区域7、第二沟道未掺杂区域8、第二栅极介质9、第二栅极金属10共同组成的底层双栅晶体管；该双栅晶体管同时受第三金属栅极3和第二金属栅极10的调控；
由下述部件：第二栅极介质9、第二栅极金属10、第一源极金属11、第一漏极金属12、第一沟道源端N型掺杂区域13、第一沟道漏端N型掺杂区域14、第一沟道未掺杂区域15，以及第一栅极介质18、第一栅极金属19共同组成上层双栅晶体管；该双栅晶体管同时受第二金属栅极10和第一金属栅极19的调控；
上下两个双栅晶体管的所有源、漏、栅极分别由源极连接金属16、漏极连接金属17和栅极连接金属20连通，使叠层晶体管成为一个整体。
本发明中，所述衬底1为硅、绝缘体上硅、锗、绝缘体上锗、GaAs、InP、蓝宝石、碳化硅等传统半导体衬底中的一种。
本发明中，所述第二沟道源端N型掺杂区域6、第一沟道源端N型掺杂区域13，和第二沟道漏端N型掺杂区域7、第一沟道漏端N型掺杂区域14可以为重型掺杂，掺杂浓度为1019-1021cm-3，或者可以为本征未掺杂。所述第二沟道未掺杂区域8和第一沟道未掺杂区域15可以为本征未掺杂，或者为同源漏掺杂相反的P型轻掺杂，其掺杂浓度范围为1012-1019/cm3。所述源端金属4、漏端金属5、第一源极金属11、第一漏极金属12、源极连接金属16、漏极连接金属17的材料可以为NiSi或TiSi等金属硅化物，也可以为Ti、Al、Ni、Au或Cr等在常见的金属材料，或其中几种的组合。
本发明中，所述第一沟道源端N型掺杂区域13和第一沟道漏端N型掺杂区域14，或源极连接金属16、漏极连接金属17之间的距离一般在5nm-50μm之间，且底层源漏金属的长度要大于顶层金属的长度。所述第一金属栅极19完全覆盖第一沟道未掺杂区域15，且上层金属栅极的宽度要小于下层金属栅极的宽度，即第一金属栅极19的宽度小于第二栅极金属10的宽度， 且第二栅极金属10的宽度小于第三金属栅极3的宽度；器件整体形成阿兹特克金字塔形状。
本发明中，栅极绝缘介质包括但不限于CMOS工艺中常见的绝缘介质，例如氧化铝、氧化硅、氧化铪、氧化锆、铪镐氧中的一种或几种。其厚度一般在0.1 nm到500 nm之间。
本发明中，根据所述自对准工艺方法，其叠层沟道数可从两层扩展至更多层，层数受限于制造工艺和物理极限，实现所述的叠层结构，其沟道厚度可以在0.1 nm到1μm之间变化。
本发明中，使用连接金属，将上下两个沟道的源极、漏极、栅极分别相连，连接金属可以是Ti、Al、Ni、Au、Cr等在常见的金属材料或其组合，其厚度在1nm到1μm之间变化。
本发明还提出基于自对准结构的叠层沟道纳米片晶体管的制备方法，具体步骤为：
（1）在准备好的衬底上生长第三绝缘介质2；
（2）在第三绝缘介质2上生长第三金属栅极3；
（3）继续生长第三绝缘介质2，并覆盖包裹第三金属栅极3；
（4）在第三绝缘介质2上生长或转移第二半导体沟道8；
（5）光刻并打开第二沟道源漏的离子注入窗口，离子注入形成第二沟道源端N型掺杂区域6、第二沟道漏端N型掺杂区域7；
（6）在第二沟道源端N型掺杂区域6、第二沟道漏端N型掺杂区域7上分别形成第二源端金属4、漏端金属5；
（7）在此基础上生长第二绝缘介质9；
（8）在第二绝缘介质9上生长第二栅极金属10；
（9）继续生长第二绝缘介质9，并覆盖包裹第三金属栅极3；
（10）在第二绝缘介质9上生长或转移第一半导体沟道15；
（11）光刻并打开第一沟道源漏的离子注入窗口，离子注入形成第一沟道源端N型掺杂区域13、第一沟道漏端N型掺杂区域14；
（12）离子注入后退火激活杂质；
（13）第一沟道源端N型掺杂区域13、第一沟道漏端N型掺杂区域14上分别形成第一源极金属11、第一漏极金属12；
（14）在此基础上生长第一栅极介质18；
（15）在第一栅极介质18上生长第一栅极金属19；
（16）自对准刻蚀；
（17）形成两个源极、两个漏极、三个栅极的源极连接金属16、漏极连接金属17和栅极连接金属20，分别连接：源端金属4和第一源极金属11，漏端金属5和第一漏极金属12，第三金属栅极3、第二金属栅极10和第一金属栅极19。
附图说明
图1为本发明的基于自对准结构的叠层沟道纳米片晶体管的俯视结构图。
图2为本发明的基于自对准结构的叠层沟道纳米片晶体管的侧视结构图。
图3为本发明的基于自对准结构的叠层沟道纳米片晶体管的主视结构图。
图4为本发明的基于自对准结构的叠层沟道纳米片晶体管的制备流程图示。
图5为本发明的基于自对准结构的叠层沟道纳米片晶体管的实施例2的结构。
图6为本发明的基于自对准结构的叠层沟道纳米片晶体管的实施例3的结构。
图7为本发明的基于自对准结构的叠层沟道纳米片晶体管整体结构图示。
具体实施方式
基于同一工作原理，器件的结构可以不同，具体实施方式体现不同实施例中。
实施例1，对应图1、2、3的器件结构和图4的工艺流程：
（1）如图2所示,1为起始体硅晶片。其衬底掺杂没有固定要求，一般为轻掺杂，掺杂浓度在1013cm-2 至 1017cm-2 之间；
（2）使用原子层沉积第三栅极介质2，其常用介质为氧化铝、氧化硅、氧化铪等，其生长温度为150℃到500℃之间；
（3）光刻并打开第三栅极金属3的窗口，生长2纳米Cr和50纳米Au,并在丙酮中剥离；
（4）使用原子层沉积继续生产第三栅极介质2，其常用介质为氧化铝、氧化硅、氧化铪等，其生长温度为150℃到500℃之间；
（5）使用化学气相淀积生长第二硅沟道8，其厚度为5nm至5μm之间；
（6）使用光刻定义窗口，并以光刻胶为掩膜,使用RIE对第二硅沟道进行刻蚀，使其图形化。器件的长宽从10 nm到100μm之前变化；
（7）光刻并打开第二沟道源漏的离子注入的窗口，并进行离子注入形成N型重掺杂区域6和7；离子注入一般使用磷，剂量为1012cm-2 至 1017cm-2 之间，能量为1keV至100keV之间。离子激活退火温度一般为900℃至1200℃之间，时间为1微秒至10秒；
（8）光刻并淀积金属并退火以在第二沟道的源、漏区域形成电极4和5；常用金属为铝，镍或钛等，退火温度为300℃至900℃之间；
（9）使用原子层沉积生产第二栅极介质9，其常用介质为氧化铝、氧化硅、氧化铪等，其生长温度为150℃到500℃之间；
（10）光刻并淀积金属以形成第二金属栅极10；常用金属为铝，镍或钛等；
（11）使用原子层沉积继续生产第二栅极介质9，其常用介质为氧化铝、氧化硅、氧化铪等，其生长温度为150℃到500℃之间；
（12）使用化学气相淀积生长第一硅沟道15，其厚度为5nm至5μm之间；
（13）使用光刻定义窗口，并以光刻胶为掩膜,使用RIE对第一硅沟道15进行刻蚀，使其图形化。器件的长宽从10 nm到100μm之前变化；
（14）光刻并打开第一硅沟道的源漏离子注入的窗口，并进行离子注入形成基区的N型重掺杂区域13和14；离子注入一般使用磷，剂量为1012cm-2 至1017cm-2之间，能量为1keV至100keV之间；离子激活退火温度一般为900℃至1200℃之间，时间为1微秒至10秒；
（15）光刻并淀积金属并退火以在第一沟道的源、漏区域形成电极11和12；常用金属为铝，镍或钛等，退火温度为300℃至900℃之间；
（16）使用原子层沉积生产第一栅极介质18，其常用介质为氧化铝、氧化硅、氧化铪等，其生长温度为150℃到500℃之间；
（17）光刻并淀积金属以形成第一金属栅极19；常用金属为铝，镍或钛等；
（18）利用所有金属源漏和栅极作为自对准掩膜，使用干法或者湿法刻蚀，对各层栅介质进行刻蚀；
（19）光刻并淀积金属，以形成源极、漏极和栅极的连接金属16、17、20。
实施例2，对应图5的器件结构图
实施例2与实施例1类似，区别在于两层硅沟道中的源漏掺杂是P型的，而非N型。因此，此实施例的工艺流程与实施例1类似，只需将步骤（7）和步骤（14）中的离子注入类型反转。
实施例3，对应图6的器件结构图
实施例3与实施例1类似，区别在于沟道为二维MoS2材料。因此，此实施例的工艺流程与实施例1类似，而且无需步骤（7）和步骤（14）中的离子注入。
Claims (8)
1.一种基于自对准结构的叠层沟道纳米片晶体管，其特征在于，结构包括：
作为整个叠层晶体管支撑的衬底（1）；
由下述部件：第三栅极介质（2）、被第三栅极介质（2）所包裹的第三栅极金属（3）、 源端金属（4）、漏端金属（5）、第二沟道源端N型掺杂区域（6）、第二沟道漏端N型掺杂区域（7）、第二沟道未掺杂区域（8）、第二栅极介质（9）、第二栅极金属（10）共同组成的底层双栅晶体管；该双栅晶体管同时受第三金属栅极（3）和第二金属栅极（10）的调控；以及
由下述部件：第二栅极介质（9）、第二栅极金属（10）、第一源极金属（11）、第一漏极金属（12）、第一沟道源端N型掺杂区域（13）、第一沟道漏端N型掺杂区域（14）、第一沟道未掺杂区域（15），以及第一栅极介质（18）、第一栅极金属（19）共同组成上层双栅晶体管；该双栅晶体管同时受第二金属栅极（10）和第一金属栅极（19）的调控；
上下两个双栅晶体管的所有源、漏、栅极分别由源极连接金属（16）、漏极连接金属（17）和栅极连接金属（20）连通，使叠层晶体管成为一个整体。
2.根据权利要求1所述的叠层沟道纳米片晶体管，其特征在于，所述衬底（1）为硅、绝缘体上硅、锗、绝缘体上锗、GaAs、InP、蓝宝石、碳化硅中的一种。
3.根据权利要求1所述的叠层沟道纳米片晶体管，其特征在于，所述第二沟道源端N型掺杂区域（6）、第一沟道源端N型掺杂区域（13），以及第二沟道漏端N型掺杂区域（7）、第一沟道漏端N型掺杂区域（14）为重型掺杂，掺杂浓度为1019-1021cm-3，或者为本征未掺杂；所述第二沟道未掺杂区域（8）和第一沟道未掺杂区域（15）为本征未掺杂，或者为同源漏掺杂相反的P型轻掺杂，其掺杂浓度范围为1012-1019/cm3；所述源端金属（4）、漏端金属（5）、第一源极金属（11）、第一漏极金属（12）、源极连接金属（16）、漏极连接金属（17）的材料为NiSi或TiSi，或者为Ti、Al、Ni、Au或Cr，或其中几种的组合。
4. 根据权利要求3所述的叠层沟道纳米片晶体管，其特征在于，所述第一沟道源端N型掺杂区域（13）和第一沟道漏端N型掺杂区域（14），或源极连接金属（16）和漏极连接金属（17）之间的距离在5nm-50μm之间，且底层源漏金属的长度大于顶层金属的长度；所述第一金属栅极（19）完全覆盖第一沟道未掺杂区域（15），且上层金属栅极的宽度小于下层金属栅极的宽度，即第一金属栅极（19）的宽度小于第二栅极金属（10）的宽度， 且第二栅极金属（10）的宽度小于第三金属栅极（3）的宽度；器件整体形成阿兹特克金字塔形状。
5. 根据权利要求1所述的叠层沟道纳米片晶体管，其特征在于，所述栅极绝缘介质为氧化铝、氧化硅、氧化铪、氧化锆、铪镐氧中的一种或几种；其厚度在0.1 nm到500 nm之间。
6. 根据权利要求1所述的叠层沟道纳米片晶体管，其特征在于，叠层沟道数从两层扩展至更多层，实现所述的叠层结构，其沟道厚度在0.1 nm到1μm之间。
7.根据权利要求1所述的叠层沟道纳米片晶体管，其特征在于，使用连接金属将上下两个沟道的源极、漏极、栅极分别相连，连接金属是Ti、Al、Ni、Au、Cr中的一种或几种的组合，其厚度在1nm到1μm之。
8.如根据权利要求1-7所述的叠层沟道纳米片晶体管的制备方法，其特征在于，具体步骤为：
（1）在准备好的衬底上生长第三绝缘介质（2）；
（2）在第三绝缘介质（2）上生长第三金属栅极（3）；
（3）继续生长第三绝缘介质（2），并覆盖包裹第三金属栅极（3）；
（4）在第三绝缘介质（2）上生长或转移第二半导体沟道（8）；
（5）光刻并打开第二沟道源漏的离子注入窗口，离子注入形成第二沟道源端N型掺杂区域（6）、第二沟道漏端N型掺杂区域（7）；
（6）在第二沟道源端N型掺杂区域（6）、第二沟道漏端N型掺杂区域（7）上分别形成第二源端金属（4）、漏端金属（5）；
（7）在此基础上生长第二绝缘介质（9）；
（8）在第二绝缘介质（9）上生长第二栅极金属（10）；
（9）继续生长第二绝缘介质（9），并覆盖包裹第三金属栅极（3）；
（10）在第二绝缘介质（9）上生长或转移第一半导体沟道（15）；
（11）光刻并打开第一沟道源漏的离子注入窗口，离子注入形成第一沟道源端N型掺杂区域（13）、第一沟道漏端N型掺杂区域（14）；
（12）离子注入后退火激活杂质；
（13）第一沟道源端N型掺杂区域（13）、第一沟道漏端N型掺杂区域（14）上分别形成第一源极金属（11）、第一漏极金属（12）；
（14）在此基础上生长第一栅极介质（18）；
（15）在第一栅极介质（18）上生长第一栅极金属（19）；
（16）自对准刻蚀；
（17）形成两个源极、两个漏极、三个栅极的源极连接金属（16）、漏极连接金属（17）和栅极连接金属（20），分别连接：源端金属（4）和第一源极金属（11），漏端金属（5）和第一漏极金属（12），第三金属栅极（3）、第二金属栅极（10）和第一金属栅极（19）。
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| Application Number | Priority Date | Filing Date | Title |
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| CN202011316239.1A CN112490289B (zh) | 2020-11-22 | 2020-11-22 | 基于自对准结构的叠层沟道纳米片晶体管及其制备方法 |
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|---|---|
| CN112490289A true CN112490289A (zh) | 2021-03-12 |
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Country Status (1)
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|---|---|
| CN (1) | CN112490289B (zh) |
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