CN111133584A - 改进沟道应力的隔离壁应力源结构及其制造方法 - Google Patents

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Abstract

在本公开的实施例中，器件结构包括鳍结构、鳍结构上的栅极以及鳍结构上的源极和漏极，其中栅极在源极和漏极之间。该器件结构进一步包括：绝缘体层，其具有与源极侧壁相邻的第一绝缘体层部分、与漏极侧壁相邻的第二绝缘体层部分、以及于其间的与栅极侧壁相邻的第三绝缘体层部分；以及与绝缘体层相邻的两个或更多个应力源材料。应力源材料可以是拉伸或压缩应力的，并且可以使栅极之下的沟道应变。

Description

改进沟道应力的隔离壁应力源结构及其制造方法
背景技术
一般地，晶体管是现代电子器件的重要基础。在现代计算机设备中通常用于开关的高性能晶体管可以利用外延形成的凸起源极-漏极来将应力引发到晶体管的沟道中以改进驱动电流。然而，晶体管大小方面的缩放和鳍横截面面积方面的减小可能导致外延形成的凸起源极漏极的效率方面的限制。因此，存在对找到如下替换方法的持续需要：所述方法用于在具有减小的鳍横截面面积的晶体管的沟道中引发应变，以优化驱动电流。
附图说明
在附图中，通过示例的方式而非限制的方式说明了本文中描述的材料。为了说明的简单和清楚，图中所图示的元件不一定按比例绘制。例如，为了清楚，一些元件的尺寸可以相对于其他元件被放大。此外，为了讨论的清楚，各种物理特征可以以其简化的“理想”形式和几何形状来表示，但是尽管如此，将理解到，实际的实现方式可以仅近似所图示的理想物。例如，可以忽视通过纳米制造技术形成的结构的有限粗糙度、拐角倒圆和不完美的角度交叉特性，而绘制光滑表面和方形交叉。此外，在认为适当的情况下，在各图间已重复了参考标注，以指示对应或类似的元件。
图1A图示了根据本公开实施例的器件结构的平面视图，所述器件结构具有与鳍结构相邻的应力源层。
图1B图示了根据本公开实施例的器件结构的横截面视图。
图1C图示了根据本公开实施例的应力源层的横截面视图，所述应力源层凹陷到器件结构的栅极的水平面下方。
图1D图示了根据本公开实施例的绝缘体层的横截面视图，所述绝缘体层围绕器件结构的鳍结构。
图1E图示了根据本公开实施例的应力源层的横截面视图，所述应力源层凹陷到器件结构的绝缘体层的水平面下方。
图1F图示了栅极介电层上的栅电极和栅极介电层之下的鳍结构中的沟道的横截面视图。
图1G图示了与栅电极和栅极介电层相邻的介电间隔体层的横截面视图。
图2A图示了根据本公开实施例的图1A中的器件结构的平面视图，其描绘了沟道中引发的应力的方向。
图2B图示了根据本公开实施例的图1A中的器件结构的平面视图，其描绘了沟道中引发的应力的方向。
图2C图示了根据本公开实施例的图1A中的器件结构的平面视图，其描绘了沟道中引发的应力的方向。
图2D图示了根据本公开实施例的图1A中的器件结构的平面视图，其描绘了沟道中引发的应力的方向。
图3A图示了根据本公开实施例的跨第一器件结构的栅极的横截面视图，第一器件结构包括：堆叠在包括第二应力源层的第二器件结构上方的应力源层。
图3B图示了根据本公开实施例的跨第一器件结构的漏极的横截面视图，第一器件结构堆叠在第二器件结构上方。
图4图示了在衬底中形成的多个鳍结构的横截面视图。
图5图示了在形成与多个鳍结构相邻的隔离体之后的图4结构的横截面视图。
图6图示了在隔离体凹陷到多个鳍结构的最上表面水平面下方之后的图5结构的横截面视图。
图7图示了在多个鳍结构上形成栅极叠层和在栅极叠层上形成掩模之后的图6结构的横截面视图。
图8图示了在多个鳍结构中的每一个上形成栅极之后的图7结构的横截面视图。
图9图示了在栅极上、掩模上和隔离体上形成绝缘体层之后的图8结构的横截面视图。
图10图示了在使隔离体层和栅极平面化之后的图9结构的横截面视图。
图11A图示了在绝缘体层图案化之后的图10结构的横截面视图。
图11B图示了在绝缘体层图案化和在隔离体部分中形成凹陷之后的图10结构的横截面视图。
图12A图示了在掩模上、绝缘体层的侧壁上和隔离体上形成第一应力源层之后的图11A结构的横截面视图。
图12B图示了在掩模上、绝缘体层的侧壁上和隔离体的凹陷部分上形成第一应力源层之后的图11B结构的横截面视图。
图13A图示了在使第一应力源层以及栅极和绝缘体层的上部分平面化之后的图12A结构的横截面视图。
图13B图示了图12A结构的平面视图。
图14A图示了在形成掩模以在第一应力源层中形成开口之后的图13A结构的横截面视图。
图14B图示了在形成掩模之后的图13B的平面视图图示，其描绘了将在第一应力源层中形成的开口的位置。
图15A图示了在与栅极相邻的第一应力源层的图案化和移除之后的图14A结构的横截面视图。
图15B图示了根据本公开实施例的图14B的平面视图图示，其示出了在与栅极相邻的第一应力源层中形成的开口。
图16A图示了在形成与栅极相邻的第二应力源层之后的图15A的结构。
图16B图示了在使第二应力源层形成到在第一应力源层中所形成的开口中之后的图15B结构的平面视图。
图17图示了根据本公开实施例的计算设备；和
图18图示了包括一个或多个晶体管和存储器单元的集成电路（IC）结构，所述一个或多个晶体管和存储器单元全部根据本公开的至少一些实施例被布置。
实施例的描述
描述了用于逻辑、SoC和嵌入式存储器应用的包括隔离壁应力源结构的器件及其制造方法。在以下描述中，阐述了诸如新颖的结构方案和详细的制造方法之类的许多具体细节，以便提供对本公开的实施例的透彻理解。对于本领域的技术人员而言将清楚的是，可以在没有这些具体细节的情况下实践本公开的实施例。在其他实例中，为了不去不必要地使本公开的实施例模糊，对诸如与器件相关联的操作之类的公知特征进行不太详细的描述。此外，将理解的是，各图中所示出的各种实施例是说明性的表示，并且不一定按比例绘制。
某些术语也可以在以下描述中仅出于参考目的而使用，并且因此不意图是限制性的。例如，诸如“上”、“下”、“上方”和“下方”之类的术语指代附图中进行参考的方向。诸如“前”、“背”、“后”和“侧”之类的术语描述组件的各部分在一致但任意的参考框架内的取向和/或位置，所述一致但任意的参考框架通过参考描述所讨论的组件的文本和相关联附图而变得清楚。这样的术语可以包括上面具体地提及的词、其派生词和类似意思的词。
在以下描述中，阐述了许多细节。然而，对于本领域技术人员而言将清楚的是，本公开可以在没有这些具体细节的情况下被实践。在一些实例中，公知的方法和设备以框图的形式示出而不是详细地示出，以避免使本公开模糊。贯穿本说明书对“实施例”或“一个实施例”或“一些实施例”的引用意指结合该实施例描述的特定特征、结构、功能或特性被包括在本公开的至少一个实施例中。因此，短语“在实施例中”或“在一个实施例中”或“一些实施例”在贯穿本说明书各个地方中的出现不一定指代本公开的相同实施例。此外，在一个或多个实施例中，特定特征、结构、功能或特性可以用任何合适的方式组合。例如，第一实施例可以在如下任何地方与第二实施例组合：在所述地方，与这两个实施例相关联的特定特征、结构、功能或特性不相互排斥。
如在描述和所附权利要求中所使用的，单数形式“一”、“一个”和“该”也意图包括复数形式，除非上下文另有明确指示。还将理解的是，如本文中所使用的术语“和/或”指代并且涵盖一个或多个相关联的列出项中的任何一个和所有可能的组合。
术语“耦合”和“连接”连同它们的派生词在本文中可以用来描述组件之间的功能或结构关系。应该理解的是，这些术语不意图为彼此的同义词。而是，在特定实施例中，“连接”可以用于指示两个或更多个元件彼此直接物理、光学或电接触。“耦合”可以用于指示两个或更多个元件彼此直接或间接（在它们之间具有其他中间元件）物理或电接触，和/或两个或更多个元件彼此协作或交互（例如，如在因果关系中那样）。
如本文中所使用的术语“在……之上”、“在……之下”、“在……之间”和“在……上”指代一个组件或材料相对于其他组件或材料的相对位置，其中这样的物理关系是值得注意的。例如，在材料的上下文中，设置在一个材料之上或之下的另一个材料或材料可以直接接触，或者可以具有一个或多个中间材料。此外，设置在两个材料之间的一个材料可以直接与两个层接触，或者可以具有一个或多个中间层。相比之下，“在”第二材料“上”的第一材料与该第二材料/材料直接接触。在组件组装的上下文中也将做出类似的区别。
如贯穿本描述以及在权利要求中所使用的，由术语“……中的至少一个”或“……中的一个或多个”连结的项的列表可以意指所列出术语的任何组合。例如，短语“A、B或C中的至少一个”可以意指A；B；C；A和B；A和C；B和C；或A、B和C。
随着晶体管被缩放，在低电压下操作晶体管的同时优化晶体管驱动电流是高度合期望的。低电压操作可以导致功率节省。例如，用于增加驱动电流的一种方法是要在晶体管的沟道中引入单轴和双轴压缩或拉伸应变。单轴压缩或拉伸应变（其有时被称为应力）可以相应地大幅增强常规非平面PMOS和NMOS晶体管中短沟道器件中的载流子迁移率，从而增加驱动电流。
在非平面晶体管中，鳍结构形成沟道以及源极和漏极的基础。虽然外延工程设计的凸起源极-漏极可以有助于在沟道中引发应变，但是在形成源极和漏极接触部期间，在鳍横截面面积的减小和对凸起源极-漏极外延的侵蚀可能减小它们在引发提升驱动电流所需的沟道应变方面的有效性。此外，相邻鳍和栅极之间距离的减小可能限制可用于生长凸起源极-漏极外延的体积。在涉及晶体管堆叠的架构中，与晶体管的源极和漏极相关联的许多互连的形成可以涉及对外延工程设计的凸起源极-漏极的故意移除，从而减少非常需要的应变分量。因此，可以在沟道中引发应变的替换结构对于驱动电流的优化非常重要。如本文中进一步讨论的，在一些实施例中，与晶体管的不同区相邻的应力源层可以用于在晶体管的沟道中引发应变。
取决于结构实施例，当来自应力源材料的自由表面与沟道区相邻时，应力源材料的益处可以更大。因此，不是单独的对应力源材料层的引入、而且还有对应力源层的布置可以有助于实现沟道应变。在一个示例中，来自具有与源极和漏极区相邻的部分的应力源层的应变可以被转移到沟道中。在另一个示例中，来自与栅极区相邻但不与源极或漏极相邻的应力源层的应变也可以被转移到沟道中。在一个示例中，包括具有固有压缩或拉伸应力的材料的应力源层可以在沟道中引发应变，所述应力源层与晶体管的源极和漏极部分相邻，但是被其间的绝缘体层分离。虽然没有与沟道直接接触，但是应力源层可以向绝缘体层中施加压力，这进而可以在沟道中引发应变。在另一个示例中，来自与栅极区相邻但被其间的绝缘体层分离的应力源层的应变可以以类似的方式在沟道中引发应变。然而，在非平面晶体管中，与沟道侧壁相邻的栅极的存在可能限制所引发的应变。在这样的示例中，为了增加效率，应力源层可以具有在栅极最下表面下方的水平面处的部分。该部分可以通过介电材料与鳍结构的一部分分离。介电层可以充当应变到鳍结构中的更有效的耦合器。将领会的是，应力源材料也可以连同凸起源极漏极一起被利用。
根据一些实施例，一种器件结构包括鳍结构、鳍结构上的栅极、以及鳍结构上的源极和漏极，其中栅极在源极与漏极之间。在一个示例中，栅极在鳍结构的侧壁上。该器件结构进一步包括：绝缘体层，其具有与源极侧壁相邻的第一绝缘体层部分、与漏极侧壁相邻的第二绝缘体层部分、以及于其间的与栅极侧壁相邻的第三绝缘体层部分；以及与绝缘体层相邻的两个或更多个应力源材料。应力源材料可以包括拉伸或压缩的材料，并且可以是电导体、半导体或绝缘体。可以采用一个或多个应力源材料。在一些实施例中，可以引入压缩或拉伸应力的应力源材料可以仅与栅极相邻。在其他实施例中，可以提供压缩或拉伸应力的第一应力源材料可以具有与源极相邻的第一部分和与漏极相邻的第二部分，并且第二应力源材料可以与栅极相邻。为了有利地将应变引发到沟道中，第一应力源材料可以被压缩或拉伸应变，而可以使第二应力源材料完全松弛。在另一个示例中，可以使第一应力源材料完全松弛，而第二应力源材料具有压缩或拉伸应变。
图1A图示了器件结构100的平面视图。器件结构100包括鳍结构（虚线102）、鳍结构102上的栅极106、以及鳍结构102上的源极110和漏极114，其中栅极106在源极110和漏极114之间。器件结构100进一步包括绝缘体层118，该绝缘体层118具有与源极110的侧壁相邻的绝缘体层部分118A、与漏极118B的侧壁相邻的绝缘体层部分118B、以及于其间且与栅极106的侧壁相邻的绝缘体层部分118C。两个或更多个应力源层与绝缘体层118相邻。如所示出的，应力源层122与绝缘体层118相邻。应力源层122具有与绝缘体层118A相邻的应力源层部分122A和与绝缘体层部分118B相邻的应力源层部分122B。应力源材料126在应力源层部分122A和122B之间，并且与绝缘体层部分118C相邻。
取决于实施例，应力源层部分122A和122B可以包括诸如导电层的材料，所述材料可以提供压缩或拉伸应变，并且应力源层126可以包括与应力源层122相比提供很小应变至没有应变的介电材料。当应力源层126包括具有很小应变的材料时，应变的量值小于应力源层部分122A和122B的压缩或拉伸应变。在实施例中，应力源层部分122A和122B包括诸如金属或金属合金之类的导电层，并且应力源层126包括介电层。在一个具体实施例中，应力源层部分122A和122B包括诸如但不限于钨、钴、钌和钽的金属。在另一个实施例中，应力源层部分122A和122B包括诸如氮化钛之类的钛的化合物，或者诸如氮化钨之类的钨的化合物。在一些这样的实施例中，第二应力源层是介电材料，所述介电材料包括氧或氮中的至少一个和硅的化合物，诸如二氧化硅、氮化硅或氮氧化硅或碳掺杂的氮化硅。
在不同的实施例中，应力源层部分122A和122B包括介电材料，并且应力源层126包括诸如金属或金属合金之类的导电层。在一个这样的示例中，应力源层部分122A和122B是松弛的，并且可以不提供可感知的应变，而应力源层126在相邻层中并且随后在栅极106之下的沟道104中引发更大的应变。在下面与图2A-2D相关联地描述了应力源层122和应力源层126的材料成分的各种示例性排列、以及被转移到栅极106之下的沟道104中的所得应力。
在说明性实施例中，绝缘体层118有利地提供在栅极106与应力源层126之间的电隔离（当应力源层122或应力源层126均包括导电元件时）。绝缘体层118还有利地提供在与应力源层122之间、以及在源极110与应力源层部分122A之间、以及在漏极与第二应力源层部分122B之间的电隔离（当应力源层部分122A和122B包括导电元件时）。绝缘体层118可以包括具有足够的介电强度以提供充足电隔离的任何材料。绝缘体层118例如可以是已知适合用于间隔体应用的一种或多种介电材料。示例性介电材料包括二氧化硅、氮化硅、氮氧化硅、碳掺杂的氮化物和碳掺杂的氧化物。
鳍结构102可以包括合适的半导体材料，诸如但不限于单晶硅、多晶硅或者由其他半导体材料（诸如锗、硅锗或合适的III-V族化合物）形成的衬底。取决于器件结构100包括N沟道MOSFET还是P沟道MOSFET，源极110和漏极114可以相应地包括P型或N型杂质掺杂剂中的一种。
图1B图示了器件结构100的横截面视图，其中用虚线图示图1A的平面视图图示的A-A’线。如所示出的，鳍结构102从衬底101的一部分延伸，并且隔离体130在衬底101上并且与鳍结构102的一部分相邻。在实施例中，衬底101包括合适的半导体材料，诸如但不限于单晶硅、多晶硅和绝缘体上硅（SOI）或者由其他半导体材料（诸如锗、硅锗或合适的III-V族化合物）形成的类似衬底106。如所示出的，栅极106在最上表面上并且在鳍结构102的侧壁上。栅极106进一步延伸到隔离体130的一部分上。绝缘体层部分118C在隔离体130的一部分上。在说明性实施例中，应力源层126在隔离体130上，并且具有与最下栅极表面106C共面或基本上共面的最下应力源层表面126A。
如所示出的，绝缘体层部分118C具有相对薄的厚度TI，以使得应力源层126能够有利地将应变引发到沟道104层中。在10 nm以下的厚度TI可以有效地允许应力源层126将应力引发到鳍结构102上。在一些实施例中，绝缘体层部分118C的厚度在2nm-5nm之间。
在说明性实施例中，隔离体130有利地提供在栅极106与应力源层126之间的电隔离（当应力源层122或应力源层126均包括导电元件时）。隔离体130还有利地提供在与应力源层122之间、以及在源极110与应力源层部分122A之间、以及在漏极与第二应力源层部分122B之间的电隔离（当第一应力源层部分122A和122B包括导电元件时）。隔离体130可以包括具有足够的介电强度以提供充足电隔离的任何材料。隔离体130例如可以是已知适合用于浅沟槽隔离（STI）应用的一种或多种介电材料。示例性介电材料包括二氧化硅、氮化硅、氮氧化硅、碳掺杂的氮化物和碳掺杂的氧化物。
在其他实施例中，具有在最下栅极表面106C下方的部分的应力源层126使沟道104应变。在一个这样的示例中，除了绝缘体层侧壁127之外，隔离体表面130A还在最下栅极表面106C下方，如图1C中所图示。在说明性实施例中，最下应力源层表面126A与隔离体表面130A相接，并且处在最下栅极表面106C下方的水平面。最下第二应力源层表面126A可以在最下栅极表面106C下方10 nm-30 nm处，以经由隔离体130将应力有利地耦合到鳍结构102中。
图1D图示了根据本公开实施例的器件结构100的横截面视图，其中用虚线图示图1A的平面视图图示的B-B’线。在说明性实施例中，应力源层部分122B在隔离体130上，并且具有与最下绝缘体表面118D共面或基本上共面的最下第一应力源层表面122C。
在另一个示例中，如图1E中所图示的，最下应力源层表面122C处在最下绝缘体表面118D下方的水平面，以经由隔离体130将应力有利地耦合到鳍结构102中。附加地，绝缘体层部分118B具有15nm以下的厚度T2，使得第一应力源层部分122B可以有效地将应变引发到鳍结构102上。在一些实施例中，应力源层126的厚度至少为5nm。
图1F图示了鳍102上的栅极106和栅极106之下的鳍102中的沟道104的横截面视图。在说明性实施例中，栅极105包括鳍结构102上的栅极介电层106A和栅极介电层106A上的栅电极106B。栅极介电层106B可以包括一个或多个层。所述一个或多个层可以包括二氧化硅（SiO2）和/或高k介电材料。所述高k介电材料可以包括诸如铪、硅、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌之类的元素。可以用于栅极介电层中的高k材料的示例包括但不限于氧化铪、铪硅氧化物、氧化镧、镧铝氧化物、氧化锆、锆硅氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物和铌酸铅锌。
在实施例中，栅电极106B具有在3.8 eV - 4.5 eV范围内的功函数。类似于传统的MOSFET，器件结构100中的栅电极106B的功函数可以被调谐以优化阈值电压。取决于器件结构100包括N沟道MOSFET还是P沟道MOSFET，栅电极106B可以包括P型功函数金属或N型功函数金属，以提供PMOS或NMOS器件结构100。
对于PMOS器件结构100，可以用于栅电极106B的金属包括但不限于：钌、钯、铂、钴、镍、以及例如氧化钌的导电金属氧化物。P型金属层可以使得能够形成具有在大约4.9 eV和大约5.2 eV之间的功函数的PMOS栅电极。对于NMOS器件结构100，可以用于栅电极106B的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金以及诸如碳化铪、碳化锆、碳化钛、碳化钽和碳化铝之类的这些金属的碳化物。N型金属层可以使得能够形成具有在大约3.9 eV和大约4.2 eV之间的功函数的NMOS栅电极106B。
图1G图示了本公开实施例中的介电间隔体112的横截面视图，所述介电间隔体112在与栅极106的侧壁横向相邻的鳍结构102上。在一些实施例中，可以存在介电间隔体112（如所示出的），以在制造过程期间保护栅极106。介电间隔体112可以包括诸如但不限于氮化硅、碳掺杂的氮化硅、氮氧化硅或碳化硅的材料。
图2A图示了根据本公开实施例的器件结构200A的平面视图，其描绘了在相应地与绝缘体层部分118A和绝缘体层部分118B相邻的应力源层部分122A和122B中对具有拉伸应力性质的材料的利用，以有利地将压缩应变耦合到栅极106之下的沟道104中。在一个这样的示例中，应力源层部分122A中的拉伸应力的方向由箭头202和204描绘，并且应力源层部分122B中的拉伸应力的方向由图2A中的箭头203和205描绘。作为在应力源层部分122A和122B中沿X和Y方向的应力的结果，剪切应力206和207可以朝向栅极106之下的沟道104作用。剪切应力206和207的X分量可以相应地通过绝缘体层部分118A和118C有利地将压缩应变耦合到沟道104中。源极110和漏极114中的箭头208和209相应地描绘了沟道104中的合成压缩应变。
图2B图示了根据一些实施例的图1A中的器件结构200B的平面视图，其描绘了对与第三绝缘体层部分118C相邻的拉伸应力材料的利用，以有利地将拉伸应变耦合到沟道104中。在一个这样的示例中，应力源层126中的拉伸应力的方向由箭头222、223和225描绘。作为在应力源层126中沿X和Y方向的应力的结果，剪切应力226和227可以远离栅极106之下的沟道104作用。剪切应力226和227的X分量可以有利地通过绝缘体层部分118C将拉伸应变耦合到沟道104中。如以上与图1C相关联地讨论的，应变耦合也可以通过栅极106之下的隔离体130发生在应力源层126和沟道104之间。源极110和漏极114中的箭头228和229相应地描绘了沟道104中的合成拉伸应变。
图2C图示了根据一些实施例的器件结构200A的平面视图，其描绘了在相应地与绝缘体层部分118A和绝缘体层部分118B相邻的应力源层部分122A和122B中对压缩应力材料的利用，以有利地将拉伸应变耦合到栅极106之下的沟道104中。在一个这样的示例中，应力源层部分122A中的压缩应力的方向由箭头232和234描绘，并且应力源层部分122B中的压缩应力的方向由图2C中的箭头233和235描绘。作为在应力源层部分122A和122B中沿X和Y方向的应力的结果，剪切应力236和237可以远离栅极106之下的沟道104作用。剪切应力236和237的X分量可以相应地通过绝缘体层部分118A和118C有利地将拉伸应变耦合到沟道104中。源极110和漏极114中的箭头238和239相应地描绘了沟道104中的合成拉伸应变。
图2D图示了根据本公开实施例的图1A中的器件结构200B的平面视图，其描绘了对与绝缘体层部分118C相邻的压缩应力材料的利用，以有利地将压缩应变耦合到沟道104中。在一个这样的示例中，在应力源层126中的压缩应力的方向由箭头242、243和245描绘。作为在应力源层126中沿X和Y方向的应力的结果，剪切应力可以如箭头246和247所描绘的那样存在。剪切应力246和247的X分量可以有利地将压缩应变（由箭头248和249描绘）耦合到栅极106之下的沟道104中，并且通过绝缘体层部分118C。如以上与图1C相关联地讨论的，应变耦合也可以通过栅极106之下的隔离体130而发生在应力源层126和沟道104之间。源极110和漏极114中的箭头248和249相应地描绘了沟道104中的合成压缩应变。
虽然关于单个平面上的晶体管来描述以上讨论，但是应力源层也可以并入堆叠的晶体管架构中。取决于实施例，具有图2A-2D中所描述配置中任一种的第一器件结构可以直接垂直堆叠在具有图2A-2D中所描述配置中任一种的第二器件结构上方，以用于垂直晶体管集成。
图3A图示了堆叠器件结构300的横截面视图。根据本公开的实施例，堆叠器件结构300包括在第二器件结构301上方堆叠的第一器件结构、诸如器件结构100。
在一个或多个实施例中，器件301可以具有器件200B的功能，以便例如，其中鳍结构302、应力源层326、栅极306、第三绝缘体部分318C和隔离体330相应地在功能上对应于鳍结构102、第二应力源层104、栅极106、绝缘体部分118C和隔离体130。
在说明性实施例中，来自器件结构100的栅极106在来自器件结构301的栅极306的正上方。如所示出的，器件结构100的栅极106和鳍结构102相应地与器件301的栅极306和鳍结构302对齐（沿X和Y方向）。堆叠器件结构300还包括第二器件结构301上方的粘合层310和在粘合层310上方的接合层320。在实施例中，粘合层310包括可以提供蚀刻停止性质的材料，诸如氮化硅。粘合层310的厚度可以范围在10 nm-50 nm。接合层320可以包括具有足够的介电强度以提供充足电隔离的任何材料，诸如但不限于氧化硅、碳化硅或碳掺杂的氧化硅。接合层320的厚度可以范围在50 nm-100 nm。
在第一示例中，应力源层126可以包括诸如但不限于氧化硅、氮化硅或氮氧化硅的介电层。在一个这样的实施例中，应力源层326可以包括元素金属或金属合金。应力源层326的元素金属或金属合金可以具有压缩或拉伸应力。
在第二示例中，应力源层126可以包括元素金属或金属合金，其可以具有压缩或拉伸应力，并且第二应力源层326可以包括介电层，诸如但不限于氧化硅、二氧化硅、氮化硅或氮氧化硅。
在第三示例中，应力源层126可以包括诸如但不限于氧化硅、氮化硅或氮氧化硅的介电层，并且应力源层326可以包括诸如但不限于氧化硅、氮化硅或氮氧化硅的介电层。
在第四示例中，应力源层126可以包括金属或金属合金，其可以具有压缩或拉伸应力，并且应力源层326可以包括金属或金属合金，其可以具有压缩或拉伸应力。
图3B图示了堆叠器件结构300的横截面视图，其中所述横截面描绘了器件结构100和301的漏极的横截面。
在一个或多个实施例中，器件301可以具有器件200B的功能，以便例如，其中绝缘体层318和第一应力源层部分322B相应地在功能上对应于绝缘体层118和第一应力源层部分122B。
当第一器件结构100和第二器件结构300如上所述堆叠在彼此上方时，以下排列可能发生。在第一示例中，应力源层部分122B包括可以具有压缩或拉伸应力的金属或金属合金，并且器件301的应力源层部分322B包括诸如但不限于氧化硅、氮化硅或氮氧化硅的介电层。在一个这样的示例中，器件结构200A中的应力源层126包括诸如但不限于氧化硅、氮化硅或氮氧化硅的介电层，并且第二应力源层326包括压缩或拉伸的金属或金属合金。
在第二示例中，应力源层部分122B包括诸如但不限于氧化硅、氮化硅或氮氧化硅的介电层，并且器件301的应力源层部分322B包括具有压缩或拉伸应力的金属或金属合金。在一个这样的示例中，应力源层126包括可以具有压缩或拉伸应力的金属或金属合金，并且第二应力源层326包括诸如但不限于氧化硅、氮化硅或氮氧化硅的介电层。
在第三示例中，第一应力源层部分122B包括可以是压缩的或拉伸的金属或金属合金，并且器件301的第一应力源层部分322B包括是压缩的或拉伸的金属或金属合金。在一个这样的示例中，应力源层126包括诸如但不限于氧化硅、氮化硅或氮氧化硅的介电层，并且第二应力源层326包括诸如但不限于氧化硅、氮化硅或氮氧化硅的介电层。
在第四示例中，第一应力源层部分122B包括诸如但不限于氧化硅、氮化硅或氮氧化硅的介电层，并且器件301的第一应力源层部分322B包括诸如但不限于氧化硅、氮化硅或氮氧化硅的介电层。在一个这样的示例中，应力源层126包括可以是压缩的或拉伸的金属或金属合金，并且第二应力源层326包括可以是压缩的或拉伸的金属或金属合金。
在第五示例中，器件301的第一应力源层部分322B（和未示出的部分322A）和第二应力源层326均包括诸如但不限于氧化硅、氮化硅或氮氧化硅的介电层。在这样的示例中，器件结构301可以不具有能有利地将应变耦合到沟道中的应力源层。
图4图示了在衬底101中形成的鳍结构102的横截面视图。在实施例中，介电硬掩模层被沉积到衬底101的表面上。介电硬掩模层可以包括诸如氧化硅或氮化硅或者氧化硅或氮化硅的组合之类的材料。在实施例中，在介电硬掩模层上形成抗蚀剂掩模。在一个示例中，介电硬掩模层随后通过等离子体蚀刻过程被图案化，并且然后移除抗蚀剂掩模。图案化的介电硬掩模层被用作对鳍结构102进行图案化的掩模401。在实施例中，利用等离子体蚀刻对衬底101进行图案化，以形成图4中所图示的鳍结构102和沟槽开口403。取决于实施例，鳍结构102具有在100m-200nm之间的高度HF。虽然在图示的示例中，每个鳍结构102的侧壁具有垂直的侧壁轮廓，但是在其他示例中，鳍结构102也可以形成为具有倾斜的侧壁。
图5图示了在形成与每个鳍结构102相邻的隔离体130之后的图4的结构。在实施例中，然后将介电层毯式沉积到沟槽开口403中、在鳍结构102的侧壁上以及在掩模401上。然后介电层随后被平面化。在一个实例中，可以利用化学机械平面化（CMP）过程使介电层平面化以形成隔离体130。在说明性实施例中，CMP过程还移除掩模401和鳍结构102的上部分，并且形成共面或基本上共面的隔离体130的最上表面和鳍结构102的最上表面。
图6图示了在隔离体130凹陷到鳍结构102的最上表面水平面下方之后的图5结构。在实施例中，利用湿法化学过程来选择性地移除隔离体130的部分，并且使最上表面凹陷到鳍结构102的最上表面的水平面下方。取决于实施例，隔离体130可以在15nm-60nm之间凹陷。
图7图示了在鳍结构102上和在隔离体130的最上表面上形成栅极层405、以及在栅极层405上形成掩模407之后的图6结构。在一个实施例中，虚拟栅极层可以首先被沉积和图案化，并且在稍后的操作中被具有必备功函数的栅电极替代。在其他实施例（诸如将在本文中描述的）中，待形成的栅极包括在沉积时具有必备功函数金属的栅极层，所述栅极层然后被图案化成栅极。
栅极层405可以包括栅极介电层405A和栅电极层405B，如图7的增强横截面图示中所图示的。取决于实施例，栅极介电层405A和栅电极层405B包括与同图1F相关联地描述的栅极介电层106A和栅电极层106B的材料相同或基本上相同的材料。例如，栅极介电层405A可以通过原子层沉积过程（ALD）过程而形成，以确保在鳍结构102的侧壁上的共形沉积。共形沉积过程例如可以在最上表面上并且在鳍结构102的侧壁上提供具有均匀厚度的膜。栅极介电层405A可以沉积到在2nm-20nm范围内的厚度。在实施例中，栅极介电层405A是氧化铪层，其被沉积到在2nm-10nm的范围内的厚度。栅电极层405B随后沉积在栅极介电层405A上。在一个实施例中，栅电极层405B通过原子层沉积过程（ALD）过程或物理气相沉积（PVD）过程被毯式沉积。在其他实施例中，利用物理气相沉积过程来沉积栅电极层405B。在一个实施例中，如所示出的，栅极层405在形成掩模407之前被平面化。掩模407可以包括与掩模401的材料相同或基本上相同的材料，并且通过与用于形成掩模401的方法基本上类似的方法而形成。
图8图示了在对栅电极层405B和栅极介电层405A进行图案化以形成栅极106之后的图7结构。在说明性实施例中，利用掩模407对栅电极层405B进行图案化。在实施例中，利用等离子体蚀刻对栅电极层405B进行图案化，以形成栅电极结构并使底层的栅极介电层405A暴露。在实施例中，然后随后从鳍结构102的最上表面和侧壁以及从隔离体130的最上表面移除栅极介电层405A。
图9图示了在掩模407上、栅极106的侧壁上以及在最上隔离体表面130A上形成绝缘体层118之后的图8结构。在实施例中，绝缘体层118通过物理气相沉积（PVD）过程或化学气相沉积（CVD）过程被毯式沉积。
图10图示了在使绝缘体层118平面化之后的图9的结构。在一个实例中，可以利用化学机械平面化（CMP）过程使绝缘体层118平面化以形成隔离体130。在说明性实施例中，通过平面化过程移除掩模407和栅极106的最上部分。
图11A图示了在绝缘体层118图案化之后的图10的结构。在实施例中，掩模409包括介电层，并且以在上面结合图7描述的方式被制造。掩模409可以包括与掩模407的材料基本上相同的介电材料。如所示出的，掩模409形成在栅极106的最上表面上，并且也在绝缘体层118的最上表面的一部分上延伸。在说明性实施例中，如所图示的，掩模具有大于栅极的宽度WG的宽度WM，并且在绝缘体层的一部分上延伸。
绝缘体层118的暴露部分然后可以通过等离子体蚀刻过程选择性地相对于底层的隔离体130被蚀刻，例如以在绝缘体层中形成开口411。在说明性实施例中，在使最上隔离体表面130A暴露之后，停止等离子体蚀刻过程。
在其他实施例中，等离子体蚀刻过程继续进行，直到隔离体130凹陷到被绝缘体层118覆盖的隔离体表面130A的水平面下方，如图11B中所图示的。在一个实施例中，使隔离体130凹陷，使得所得第二隔离体表面130B如所示出的那样近似在衬底101A的表面和隔离体表面130A之间的中途。当应力源层在稍后操作中形成和图案化时，隔离体130的凹陷可以提供将应变引发到栅极106之下的沟道中的优点。
图12A图示了在形成应力源层122之后的图11的结构。在说明性实施例中，应力源层122毯式沉积在掩模409上、沉积到开口411中并且填充开口411、沉积在绝缘体层118的侧壁上以及在最下隔离体表面130A上。取决于实施例，应力源层122包括具有拉伸或压缩应变的材料，或者是显著松弛且不能引发应变的介电质的材料。
在一个示例中，应力源层122包括具有拉伸应变的材料。在一个这样的实施例中，通过化学气相沉积（CVD）或原子层沉积（ALD）过程沉积的应力源层122本质上可以是拉伸的。当开口411具有超过3∶1的纵横比（即开口411是其宽度的三倍高）时，ALD过程也可以提供共形沉积。在一个这样的实施例中，应力源层122包括诸如但不限于W、Mo、Ta、Nb的金属，或者诸如TiN、WN之类的合金。应力源层122的材料的拉伸强度范围从0.3 GPa到1.5 GPa。
在另一示例中，应力源层122包括具有压缩应变的材料。在一个这样的实施例中，通过物理气相沉积（PVD）过程毯式沉积的应力源层122本质上可以是压缩的。在一个这样的实施例中，压缩应力源层122包括诸如但不限于W、Mo、Ta、Nb的金属，或者诸如TiN、WN之类的合金。应力源层122的材料的压缩强度范围从0.1 GPa到0.3 GPa。在另一示例中，应力源层122可以包括粘合层和填充层，其中粘合层和填充层可以都是拉伸的或压缩的。在一些实施例中，可以在超过300摄氏度的温度下执行高温退火，以使应力源层122松弛。
在实施例中，应力源层122可以包括具有足够的介电强度以提供电隔离的任何材料，诸如但不限于二氧化硅、氮化硅、氮氧化硅、碳掺杂的氮化物和碳掺杂的氧化物。
在一个示例中，当隔离体130如图12B中所图示的那样凹陷时，应力源层122具有在最下栅极表面106C下方的最下表面122C。在一个这样的实施例中，隔离部分130C将鳍结构102与应力源层122分离。
图13A图示了在使应力源层122平面化之后的图12A结构的横截面视图。在实施例中，该平面化过程基本上类似于上面描述的平面化过程。在说明性实施例中，平面化过程完全移除掩模409、以及应力源层122的最上部分、栅极106的最上部分以及绝缘体层118的最上部分。在实施例中，栅极106、绝缘体层118和应力源层122的最上表面共面或基本上共面。
图13B图示了图13A的平面视图表示，其描绘了开口411中平行于鳍结构102并且平行于绝缘体层118的连续应力源层122。将领会的是，对用于应力源层122的材料以及随后将在应力源层122中形成的开口位置的选择将确定可以在沟道104中提供的应变方向。
图14A图示了在形成掩模411以在应力源层122中限定开口413之后的图13A结构。取决于实施例，掩模411包括图案化的抗蚀剂或材料（诸如掩模409的材料）的层。取决于实施例，抗蚀剂掩模具有宽度WM2，所述宽度WM2至少等于在栅极106任一侧上的绝缘体层部分118C （WI）与栅极106的宽度WG的组合宽度。在一些示例中，当应力源层122包括金属或金属合金时，WM2可以小于在栅极106任一侧上的绝缘体层部分118C （WI）与栅极106 的宽度WG的组合宽度，但是刚好大于单独的栅极106的宽度WG。这可以防止应力源材料的纵梁抵靠绝缘体118C的侧壁。
图14B图示了图14A中的结构的平面视图。在说明性实施例中，掩模411中的开口413与栅极106（虚线）相邻地定位，并且使应力源层122暴露。虽然开口413被示出具有基本上类似于栅极长度LG的尺寸DM2，但是在其他示例中，DM2原则上可以小于栅极106的长度LG。
图15A图示了在应力源层122图案化之后的图14A的结构。在实施例中，利用等离子体蚀刻来通过开口413蚀刻应力源层122，选择性地至掩模411，以及选择性地至底层的隔离体130。蚀刻过程在应力源层122中形成开口415。
图15B图示了在应力源层122图案化以形成开口415之后的图14B结构的平面视图，该开口415将第一应力源层划分成两部分：应力源层部分122A和第一应力源层部分122B。应力源层122的蚀刻导致新暴露的表面420和422松弛。在实施例中，当应力源层122包括拉伸材料时，形成开口415引起在表面420和422上的瞬时拉伸应力。表面420上的拉伸应力与表面422上的拉伸应力相对地定向，相应地由箭头423和425给出。表面420和422上的拉伸应力可以通过绝缘体层118将应变耦合到沟道104中。在说明性实施例中，压缩应变可以相应地如箭头427和429所指示的那样相应地通过源极110和漏极114耦合到沟道104中。
将领会的是，在一些实施例中，应力源层122的间隔体可以保持在开口415内部、抵靠侧壁420、422并且抵靠开口415中的绝缘体层部分118C的侧壁。应力源层122的间隔体可以相当薄，从而不引起抵靠侧壁420、422以及抵靠开口415中的绝缘体层部分118C的侧壁的任何应力。
图16A图示了在使应力源层126形成到开口415中之后的图15A结构。可以使用上面与图12A和12B相关联地描述的用于沉积应力源层122的材料和方法，来将应力源层126沉积到开口415中。在一个实施例中，应力源层126被毯式沉积到开口415中、掩模411上、绝缘体层118的侧壁上以及应力源层122上。从材料应力的角度来看，应力源层126包括被设计成与应力源层122的材料互补的材料。例如，当应力源层122包括能够使沟道104应变的材料（诸如元素金属、金属合金、或者应力介电膜）时，应力源层126包括松弛的介电材料。在其他实施例中，当应力源层122包括松弛的介电材料时，则应力源层126包括能够在沟道104上引发应变的材料（诸如金属或金属合金、或者高度应力的介电膜）。随后在沉积过程之后执行平面化过程。平面化过程移除掩模411、绝缘体层118的部分、栅极106的部分、应力源层122上的应力源层126的部分、以及应力源层122的部分。在实施例中，绝缘体层118、栅极106、应力源层122和应力源层126的所得最上表面共面或基本上共面。
图16B图示了在使应力源层126形成到在应力源层122中形成的开口415中之后的图16A结构的平面视图。
虽然未被示出，但是可以采用类似的过程流程来形成在图2B和2D中所描绘的结构，其中形成应力源层122和应力源层126包括：形成与绝缘体层118相邻的应力源层122（诸如在图12A中），并且然后在应力源层122中形成与源极110和漏极114相邻的开口（类似于在图14A/14B和15A/15B中所图示的方法）。所述方法进一步包括在与源极110和漏极114相邻的开口中形成应力源层126，并且使应力源层126平面化。
图17图示了根据本公开实施例的计算设备1700。如所示出的，计算设备1700容纳母板1702。母板1702可以包括多个组件，所述多个组件包括但不限于处理器1701和至少一个通信芯片1705。处理器1701物理地和电耦合到母板1702。在一些实现方式中，通信芯片1705也物理地和电耦合到母板1702。在另外的实现方式中，通信芯片1705是处理器1701的部分。
计算设备1700取决于其应用可以包括可以或者可以不物理地和电耦合到母板1702的其他组件。这些其他组件包括但不限于易失性存储器（例如，DRAM）、非易失性存储器（例如，ROM）、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组1706、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（GPS）设备、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储设备（诸如硬盘驱动器、致密盘（CD）、数字多功能盘（DVD）等等）。
通信芯片1705使得能够进行无线通信，以用于向计算设备1700以及从计算设备1700传输数据。术语“无线”及其派生词可以用于描述：电路、设备、系统、方法、技术、通信信道等，它们可以通过使用经调制电磁辐射、通过非固体介质来传送数据。该术语并不暗示相关联的设备不包含任何引线，尽管在一些实施例中它们可能不包含任何引线。通信芯片1705可以实现多种无线标准或协议中的任何一种，所述多种无线标准或协议包括但不限于Wi-Fi（IEEE 802.11族）、WiMAX（IEEE 802.16族）、IEEE 802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物、以及被指定为3G、4G、5G及以上的任何其他无线协议。计算设备1700可以包括多个通信芯片1704和1705。例如，第一通信芯片1705可以专用于诸如Wi-Fi和蓝牙之类的短程无线通信，并且第二通信芯片1704可以专用于长程无线通信，诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
计算设备1700的处理器1701包括封装在处理器1701内的集成电路管芯。在一些实施例中，处理器1701的集成电路管芯包括具有应力源层122和应力源层126的器件结构200A、200B、200C或200D。术语“处理器”可以指代如下的任何器件或器件的一部分：其处理来自寄存器和/或存储器的电子数据，以将该电子数据转换成可以存储在寄存器和/或存储器中的其他电子数据。
通信芯片1705还包括封装在通信芯片1706内的集成电路管芯。在另一个实施例中，通信芯片1705的集成电路管芯包括具有存储器单元的存储器阵列，所述存储器单元包括器件结构100和耦合到器件结构100的非易失性存储器器件。非易失性存储器器件可以包括磁隧道结（MTJ）器件、电阻式随机存取存储器（RRAM）器件或导电桥随机存取存储器（CBRAM）器件。
在各种示例中，一个或多个通信芯片1704、1705也可以物理地和/或电耦合到母板1702。在另外的实现方式中，通信芯片1704可以是处理器1701的部分。计算设备1700取决于其应用可以包括可以或者可以不物理地和电耦合到母板1702的其他组件。这些其他组件可以包括但不限于：易失性存储器（例如，DRAM）1707、1708、非易失性存储器（例如，ROM）1710、图形CPU 1712、闪速存储器、全球定位系统（GPS）设备1713、罗盘1714、芯片组1706、天线1716、功率放大器1709、触摸屏控制器1711、触摸屏显示器1717、扬声器1715、相机1703和电池1718（如所图示的），以及其他组件，所述其他组件诸如数字信号处理器、密码处理器、音频编解码器、视频编解码器、加速度计、陀螺仪和大容量存储设备（诸如硬盘驱动器、固态驱动器（SSD）、致密盘（CD）、数字多功能盘（DVD）等等）等等。在另外的实施例中，容纳在计算设备1700内并在上面讨论的任何组件可以包含独立的集成电路存储器管芯，所述集成电路存储器管芯包括根据本公开实施例构建的器件结构100和一个或多个存储器单元阵列。
在各种实现方式中，计算设备1700可以是膝上型计算机、上网本、笔记本、超极本、智能电话、平板设备、个人数字助理（PDA）、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器或数字视频记录器。在另外的实现方式中，计算设备1700可以是处理数据的任何其他电子设备。
图18图示了包括本公开的一个或多个实施例的集成电路结构1800。集成电路（IC）结构1800是用于将第一衬底1802桥接到第二衬底1804的中间结构。第一衬底1802可以是例如集成电路管芯。第二衬底1804可以是例如存储器模块、计算机母机或另一个集成电路管芯。集成电路管芯可以包括一个或多个器件系统，诸如例如具有应力源层122和应力源层126的器件结构100、200A、200B、200C或200D。一般地，集成电路（IC）结构1800的目的是要将连接扩展到更宽的间距，或者将连接重新布线到不同的连接。例如，集成电路（IC）结构1800可以将集成电路管芯耦合到球栅阵列（BGA）1806，该球栅阵列（BGA）1806随后可以耦合到第二衬底1804。在一些实施例中，第一和第二衬底1802/1804附接到集成电路（IC）结构1800的相对侧。在其他实施例中，第一和第二衬底1802/1804附接到集成电路（IC）结构1800的相同侧。并且在另外的实施例中，三个或更多个衬底通过集成电路（IC）结构1800的方式而互连。
集成电路（IC）结构1800可以由环氧树脂、玻璃纤维增强的环氧树脂、陶瓷材料或诸如聚酰亚胺之类的聚合物材料形成。在另外的实现方式中，集成电路（IC）结构1800可以由替换的刚性或柔性材料形成，所述替换的刚性或柔性材料可以包括用在半导体衬底中的上述相同材料，诸如硅、锗和其他III-N族、III-V族和IV族材料。
集成电路（IC）结构1800可以包括金属互连1808以及包括但不限于透硅通孔（TSV）1810的通孔1810。集成电路（IC）结构1800可以进一步包括嵌入式器件1814，其包括无源和有源器件二者。这样的器件包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、包括具有应力源层122和应力源层126的器件结构200A、200B、200C或200D的晶体管、一个或多个磁隧道结或电阻式随机存取器件、传感器和静电放电（ESD）器件。诸如射频（RF）器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件之类的更复杂的器件也可以形成在集成电路（IC）结构1800上。根据本公开的实施例，本文中公开的装置或过程可以用于集成电路（IC）结构1800的制造中。
如在本文中描述的任何实现方式中所使用的，术语“模块”指代被配置为提供本文中所描述功能性的软件、固件和/或硬件的任何组合。软件可以被体现为软件封装、代码和/或指令集或指令，并且如在本文中描述的任何实现方式中所使用的“硬件”可以包括例如单个的或以任何组合的硬连线电路、可编程电路、状态机电路和/或存储由可编程电路执行的指令的固件。所述模块可以共同地或单独地被体现为形成更大系统的部分的电路，例如集成电路（IC）、芯片上系统（SoC）等等。
虽然已经参考各种实现方式描述了本文中阐述的某些特征，但是该描述不意图在限制意义上被解释。因此，对于本公开所属领域的技术人员而言清楚的、对本文中描述的实现方式的各种修改以及其他实现方式被认为位于本公开的精神和范围内。
因此，本公开的实施例包括具有用于逻辑、SoC和嵌入式存储器应用的隔离壁应力源结构的器件及其制造方法。
在第一示例中，一种器件结构包括鳍结构、鳍结构上的栅极、鳍结构上的源极和漏极，其中栅极在源极和漏极之间。所述器件进一步包括绝缘体层，绝缘体层具有与源极侧壁相邻的第一部分、与漏极侧壁相邻的第二部分以及于其间的第三部分，其中第三部分与栅极侧壁相邻，并且两个或更多个应力源材料与绝缘体层相邻。
在第二示例中，对于第一示例中的任一个，应力源材料中的至少一个包括金属。
在第三示例中，对于第一至第二示例中的任一个，第一应力源材料与第一和第二绝缘体层部分相邻，并且第二应力源材料与第三绝缘体层部分相邻。
在第四示例中，对于第一至第三示例中的任一个，第一应力源材料包括：诸如但不限于钛、钨、钴、钌和钛之类的金属中的至少一种，或包括钛的化合物、包括钽的化合物、包括III族材料的化合物或钨的化合物中的至少一种，并且第二应力源材料包括氧或氮中的至少一个和硅的化合物。
在第五示例中，对于第一至第四示例中的任一个，第二应力源材料包括：诸如但不限于钛、钨、钴、钌和钛之类的金属中的至少一种，或包括钛的化合物、包括钽的化合物、包括III族材料的化合物或钨的化合物中的至少一种，并且第一应力源材料包括氧或氮中的至少一个和硅的化合物。
在第六示例中，对于第一至第五示例中的任一个，第一应力源材料具有与栅极相邻的部分。
在第七示例中，对于第一至第六示例中的任一个，介电间隔体在鳍结构上与栅极横向相邻。
在第八示例中，对于第一至第七示例中的任一个，第一应力源材料比第二应力源材料在鳍上引发更大量值的应变。
在第九示例中，对于第一至第八示例中的任一个，第二应力源材料比第一应力源材料在鳍上引发更大量值的应变。
在第十示例中，对于第一至第九示例中的任一个，栅极进一步包括鳍结构上的栅极介电层和栅极介电层上的栅电极，并且源极和漏极包括P型或N型杂质掺杂剂中的一种。
在第十一示例中，一种形成器件的方法包括形成鳍结构以及形成围绕鳍结构的隔离体。所述方法进一步包括在鳍结构的一部分上以及在隔离体的一部分上形成栅极，以及在鳍结构上形成源极和漏极，其中源极和漏极被栅极分离。所述方法以如下继续：形成与鳍结构和栅极结构相邻的绝缘体层，其中绝缘体层具有与源极侧壁相邻的第一绝缘体层部分、与漏极侧壁相邻的第二绝缘体层部分、以及于其间的与栅极侧壁相邻的第三绝缘体层部分。所述方法进一步包括在隔离体的一部分上形成与绝缘体层相邻的两个或更多个应力源材料。
在第十二示例中，对于第十一示例中的任一个，形成两个或更多个应力源材料包括形成与绝缘体层相邻的第一应力源材料，并且然后在与第三绝缘体部分相邻的第一应力源材料中形成开口并在开口中形成第二应力源材料。
在第十三示例中，对于第十一至第十二示例中的任一个，其中形成第一应力源材料包括：形成诸如但不限于钛、钨、钴、钌和钛之类的金属或者包括钛的化合物、包括钽的化合物、包括III族材料的化合物或钨的化合物中的至少一种的层，并且其中，形成第二应力源材料包括形成氧或氮中的至少一个和硅的化合物。
在第十四示例中，对于第十一至第十三示例中的任一个，形成第二应力源材料包括：形成诸如但不限于钛、钨、钴、钌和钛之类的金属或者包括钛的化合物、包括钽的化合物、包括III族材料的化合物或钨的化合物中的至少一种的层，并且其中，形成第一应力源材料包括形成氧或氮中的至少一个和硅的化合物。
在第十五示例中，对于第十一至第十四示例中的任一个，形成一个或多个应力源结构包括使隔离体的一部分凹陷到栅极的最下表面的水平面下方。
在第十六示例中，对于第十一至第十五示例中的任一个，形成两个或更多个应力源材料包括形成与绝缘体层相邻的第一应力源材料，并且然后在与第一和第二绝缘体部分相邻的第一应力源材料中形成开口并在开口中形成第二应力源材料。
在第十七示例中，一种堆叠器件结构包括第一器件结构，第一器件结构具有：第一鳍结构、第一鳍结构上的第一栅极以及鳍结构上的第一源极和第一漏极。第一栅极在第一源极和第一漏极之间。第一器件进一步包括绝缘体层，绝缘体层具有与源极侧壁相邻的第一绝缘体层部分、与漏极侧壁相邻的第二绝缘体层部分、以及于其间的与栅极侧壁相邻的第三绝缘体层部分。第一器件进一步包括：与第一绝缘体层部分相邻并且与第二绝缘体层部分相邻的第一应力源材料、以及与第三绝缘体层部分相邻的第二应力源材料。所述堆叠器件结构进一步包括第一器件结构上方的第二器件结构，第二器件结构包括第二鳍结构、第二鳍结构上的第二栅极以及第二鳍结构上的第二源极和第二漏极。第二器件结构进一步包括介电层，所述介电层具有与第二源极侧壁相邻的第一介电层部分、与第二漏极侧壁相邻的第二介电层部分、以及于其间的与第二栅极侧壁相邻的第三介电层部分。第二器件结构进一步包括与第一介电层部分相邻并且与第二介电层部分相邻的第三应力源材料，以及与第三介电层部分相邻的第四应力源材料。
在第十八示例中，对于第十七示例中的任一个，应力源材料中的至少一个包括金属。
在第十九示例中，对于第十七至第十八示例中的任一个，第一应力源材料和第三应力源材料包括：诸如但不限于钛、钨、钴、钌和钛之类的金属中的至少一种，或包括钛的化合物、包括钽的化合物、包括III族材料的化合物或钨的化合物中的至少一种，并且第二应力源材料和第四应力源材料包括氧或氮中的至少一个和硅的化合物。
在第二十示例中，对于第十七至第十九示例中的任一个，第一应力源材料和第四应力源材料均包括：诸如但不限于钛、钨、钴、钌和钛之类的金属中的至少一种，或包括钛的化合物、包括钽的化合物、包括III族材料的化合物或钨的化合物中的至少一种，并且第二应力源材料和第三应力源材料均包括氧或氮中的至少一个和硅的化合物。
在第二十一示例中，对于第十七至第二十示例中的任一个，第二应力源材料和第四应力源材料均包括：诸如但不限于钛、钨、钴、钌和钛之类的金属中的至少一种，或包括钛的化合物、包括钽的化合物、包括III族材料的化合物或钨的化合物中的至少一种，并且第一应力源材料和第三应力源材料均包括氧或氮中的至少一个和硅的化合物。
在第二十二示例中，对于第十七至第二十一示例中的任一个，第二应力源材料和第三应力源材料均包括：诸如但不限于钛、钨、钴、钌和钛之类的金属中的至少一种，或包括钛的化合物、包括钽的化合物、包括III族材料的化合物或钨的化合物中的至少一种，并且第一应力源材料和第四应力源材料均包括氧或氮中的至少一个和硅的化合物。
在第二十三示例中，对于第二十至第二十二示例中的任一个，第一应力源材料包括：诸如但不限于钛、钨、钴、钌和钛之类的金属中的至少一种，或包括钛的化合物、包括钽的化合物、包括III族材料的化合物或钨的化合物中的至少一种，并且第二应力源材料、第三应力源材料和第四应力源材料均包括氧或氮中的至少一个和硅的化合物。
在第二十四示例中，对于第十七至第二十三示例中的任一个，第一栅极在第二栅极正上方的平面上，并且其中第一鳍结构在第二鳍结构正上方的平面上。
在第二十五示例中，对于第十七至第二十四示例中的任一个，第一鳍结构平行于第二鳍结构，并且第一栅极结构平行于第二栅极结构。

Claims (25)

1.一种器件结构，包括：
鳍结构；
鳍结构上的栅极；
鳍结构上的源极和漏极，栅极在源极和漏极之间；
绝缘体层，其具有与源极侧壁相邻的第一部分、与漏极侧壁相邻的第二部分、以及于其间的第三部分，其中第三部分与栅极侧壁相邻；以及
与绝缘体层相邻的两个或更多个应力源材料。
2.根据权利要求1中任一项所述的器件结构，其中应力源材料中的至少一个包括金属。
3.根据权利要求1-2中任一项所述的器件结构，其中第一应力源材料与第一和第二绝缘体层部分相邻，并且第二应力源材料与第三绝缘体层部分相邻。
4.根据权利要求1-3中任一项所述的器件结构，其中第一应力源材料包括：诸如但不限于钛、钨、钴、钌和钛之类的金属中的至少一种，或包括钛的化合物、包括钽的化合物、包括III族材料的化合物或钨的化合物中的至少一种，并且第二应力源材料包括氧或氮中的至少一个和硅的化合物。
5.根据权利要求1-3中任一项所述的器件结构，其中第二应力源材料包括：诸如但不限于钛、钨、钴、钌和钛之类的金属中的至少一种，或包括钛的化合物、包括钽的化合物、包括III族材料的化合物或钨的化合物中的至少一种，并且第一应力源材料包括氧或氮中的至少一个和硅的化合物。
6.根据权利要求1-4中任一项所述的器件结构，其中第一应力源材料具有与栅极相邻的部分。
7.根据权利要求1所述的器件结构，其中，介电间隔体在鳍结构上与栅极横向相邻。
8.根据权利要求1-3中任一项所述的器件结构，其中第一应力源材料比第二应力源材料在鳍上引发更大量值的应变。
9.根据权利要求1-4中任一项所述的器件结构，其中第二应力源材料比第一应力源材料在鳍上引发更大量值的应变。
10.根据权利要求1-4中任一项所述的器件结构，其中，栅极进一步包括鳍结构上的栅极介电层和栅极介电层上的栅电极，并且源极和漏极包括P型或N型杂质掺杂剂中的一种。
11.一种形成器件的方法，所述方法包括：
形成鳍结构；
形成围绕鳍结构的隔离体；
在鳍结构的一部分上以及在隔离体的一部分上形成栅极；
在鳍结构上形成源极和漏极，源极和漏极被栅极分离；
形成与鳍结构和栅极结构相邻的绝缘体层，绝缘体层具有与源极侧壁相邻的第一绝缘体层部分、与漏极侧壁相邻的第二绝缘体层部分、以及于其间的与栅极侧壁相邻的第三绝缘体层部分；以及
在隔离体的一部分上形成与绝缘体层相邻的两个或更多个应力源材料。
12.根据权利要求11中任一项所述的方法，其中形成两个或更多个应力源材料包括形成与绝缘体层相邻的第一应力源材料，并且然后在与第三绝缘体部分相邻的第一应力源材料中形成开口并在开口中形成第二应力源材料。
13.根据权利要求11-12中任一项所述的方法，其中形成第一应力源材料包括：形成诸如但不限于钛、钨、钴、钌和钛之类的金属或者包括钛的化合物、包括钽的化合物、包括III族材料的化合物或钨的化合物中的至少一种的层，并且其中，形成第二应力源材料包括形成氧或氮中的至少一个和硅的化合物。
14.根据权利要求11-12中任一项所述的方法，其中形成第二应力源材料包括：形成诸如但不限于钛、钨、钴、钌和钛之类的金属或者包括钛的化合物、包括钽的化合物、包括III族材料的化合物或钨的化合物中的至少一种的层，并且其中，形成第一应力源材料包括形成氧或氮中的至少一个和硅的化合物。
15.根据权利要求11所述的方法，其中形成一个或多个应力源结构包括使隔离体的一部分凹陷到栅极的最下表面的水平面下方。
16.根据权利要求11所述的方法，其中形成两个或更多个应力源材料包括：形成与绝缘体层相邻的第一应力源材料，并且然后在与第一和第二绝缘体部分相邻的第一应力源材料中形成开口并在开口中形成第二应力源材料。
17.一种堆叠器件结构，包括：
第一器件结构，其包括：
第一鳍结构；
第一鳍结构上的第一栅极；
鳍结构上的第一源极和第一漏极，第一栅极在第一源极和第一漏极之间；
绝缘体层，其具有与源极侧壁相邻的第一绝缘体层部分、与漏极侧壁相邻的第二绝缘体层部分、以及于其间的与栅极侧壁相邻的第三绝缘体层部分；以及
与第一绝缘体层部分相邻并且与第二绝缘体层部分相邻的第一应力源材料、以及与第三绝缘体层部分相邻的第二应力源材料；以及
第一器件结构上方的第二器件结构，第二器件结构包括：
第二鳍结构；
第二鳍结构上的第二栅极；
第二鳍结构上的第二源极和第二漏极；
介电层，其具有与第二源极侧壁相邻的第一介电层部分、与第二漏极侧壁相邻的第二介电层部分、以及于其间的与第二栅极侧壁相邻的第三介电层部分；以及
与第一介电层部分相邻并且与第二介电层部分相邻的第三应力源材料，以及与第三介电层部分相邻的第四应力源材料。
18.根据权利要求17中任一项所述的器件结构，其中应力源材料中的至少一个包括金属。
19.根据权利要求17所述的器件结构，其中第一应力源材料和第三应力源材料包括：诸如但不限于钛、钨、钴、钌和钛之类的金属中的至少一种，或包括钛的化合物、包括钽的化合物、包括III族材料的化合物或钨的化合物中的至少一种，并且第二应力源材料和第四应力源材料包括氧或氮中的至少一个和硅的化合物。
20.根据权利要求17所述的器件结构，其中第一应力源材料和第四应力源材料均包括：诸如但不限于钛、钨、钴、钌和钛之类的金属中的至少一种，或包括钛的化合物、包括钽的化合物、包括III族材料的化合物或钨的化合物中的至少一种，并且第二应力源材料和第三应力源材料均包括氧或氮中的至少一个和硅的化合物。
21.根据权利要求17所述的器件结构，其中第二应力源材料和第四应力源材料均包括：诸如但不限于钛、钨、钴、钌和钛之类的金属中的至少一种，或包括钛的化合物、包括钽的化合物、包括III族材料的化合物或钨的化合物中的至少一种，并且第一应力源材料和第三应力源材料均包括氧或氮中的至少一个和硅的化合物。
22.根据权利要求17所述的器件结构，其中第二应力源材料和第三应力源材料均包括：诸如但不限于钛、钨、钴、钌和钛之类的金属中的至少一种，或包括钛的化合物、包括钽的化合物、包括III族材料的化合物或钨的化合物中的至少一种，并且第一应力源材料和第四应力源材料均包括氧或氮中的至少一个和硅的化合物。
23.根据权利要求17所述的器件结构，其中第一应力源材料包括：诸如但不限于钛、钨、钴、钌和钛之类的金属中的至少一种，或包括钛的化合物、包括钽的化合物、包括III族材料的化合物或钨的化合物中的至少一种，并且第二应力源材料、第三应力源材料和第四应力源材料均包括氧或氮中的至少一个和硅的化合物。
24.根据权利要求17所述的器件结构，其中第一栅极在第二栅极正上方的平面上，并且其中第一鳍结构在第二鳍结构正上方的平面上。
25.根据权利要求24所述的器件结构，其中，第一鳍结构平行于第二鳍结构，并且第一栅极结构平行于第二栅极结构。
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US7190050B2 (en) * 2005-07-01 2007-03-13 Synopsys, Inc. Integrated circuit on corrugated substrate
US7635620B2 (en) 2006-01-10 2009-12-22 International Business Machines Corporation Semiconductor device structure having enhanced performance FET device
US7341902B2 (en) 2006-04-21 2008-03-11 International Business Machines Corporation Finfet/trigate stress-memorization method
US20080061285A1 (en) * 2006-07-21 2008-03-13 Applied Materials, Inc. Metal layer inducing strain in silicon
US7902005B2 (en) 2007-11-02 2011-03-08 Infineon Technologies Ag Method for fabricating a fin-shaped semiconductor structure and a fin-shaped semiconductor structure
US9613844B2 (en) * 2010-11-18 2017-04-04 Monolithic 3D Inc. 3D semiconductor device having two layers of transistors
CN103311281B (zh) * 2012-03-14 2016-03-30 中国科学院微电子研究所 半导体器件及其制造方法
US8932918B2 (en) 2012-08-29 2015-01-13 International Business Machines Corporation FinFET with self-aligned punchthrough stopper
US20140264632A1 (en) * 2013-03-18 2014-09-18 Globalfoundries Inc. Semiconductor structure including a transistor having a layer of a stress-creating material and method for the formation thereof
US10431583B2 (en) * 2016-02-11 2019-10-01 Samsung Electronics Co., Ltd. Semiconductor device including transistors with adjusted threshold voltages

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