KR20210039772A - 집적회로 소자 및 그 제조 방법 - Google Patents

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KR20210039772A
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Abstract

집적회로 소자는 기판으로부터 수직 방향으로 돌출된 한 쌍의 제1 핀형 활성 영역과, 상기 한 쌍의 제1 핀형 활성 영역 사이에 개재되고 상기 한 쌍의 제1 핀형 활성 영역으로부터 제1 수평 방향으로 이격되고 상기 한 쌍의 제1 핀형 활성 영역과 평행한 방향으로 길게 연장된 게이트와, 상기 한 쌍의 제1 핀형 활성 영역 중 하나와 상기 게이트와의 사이의 제1 공간, 및 상기 한 쌍의 제1 핀형 활성 영역 중 다른 하나와 상기 게이트와의 사이의 제2 공간을 채우는 게이트 절연막과, 상기 제1 수평 방향에 수직인 제2 수평 방향에서 상기 게이트의 양측에 배치되고 상기 한 쌍의 제1 핀형 활성 영역 위에 형성된 한 쌍의 소스/드레인 영역을 포함한다.

Description

집적회로 소자 및 그 제조 방법 {Integrated circuit device and method of manufacturing the same}
본 발명의 기술적 사상은 집적회로 소자 및 그 제조 방법에 관한 것으로, 특히 핀형 활성 영역을 포함하는 집적회로 소자 및 그 제조 방법에 관한 것이다.
전자 기술의 발달로 인해, 최근 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있다. 최근, 반도체 소자는 빠른 동작 속도뿐만 아니라, 동작에 관한 정확성도 요구되기 때문에, 반도체 소자에 포함되는 트랜지스터의 구조 최적화를 위한 다양한 연구가 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 트랜지스터의 동작 전압의 크기에 따라 최적화된 퍼포먼스를 얻기 위한 구조를 가지는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 트랜지스터의 동작 전압의 크기에 따라 최적화된 퍼포먼스를 얻기 위한 구조를 가지는 집적회로 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 기판으로부터 수직 방향으로 돌출된 한 쌍의 제1 핀형 활성 영역과, 상기 한 쌍의 제1 핀형 활성 영역 사이에 개재되고 상기 한 쌍의 제1 핀형 활성 영역으로부터 제1 수평 방향으로 이격되고 상기 한 쌍의 제1 핀형 활성 영역과 평행한 방향으로 길게 연장된 게이트와, 상기 한 쌍의 제1 핀형 활성 영역 중 하나와 상기 게이트와의 사이의 제1 공간, 및 상기 한 쌍의 제1 핀형 활성 영역 중 다른 하나와 상기 게이트와의 사이의 제2 공간을 채우는 게이트 절연막과, 상기 제1 수평 방향에 수직인 제2 수평 방향에서 상기 게이트의 양측에 배치되고 상기 한 쌍의 제1 핀형 활성 영역 위에 형성된 한 쌍의 소스/드레인 영역을 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 기판의 제1 영역에서 상기 기판으로부터 수직 방향으로 돌출되고 제1 수평 방향을 따라 반복적으로 배치된 복수의 제1 핀형 활성 영역과, 상기 복수의 제1 핀형 활성 영역 각각의 사이에 하나씩 개재되고 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 길게 연장된 복수의 게이트와, 상기 복수의 제1 핀형 활성 영역과 상기 복수의 게이트와의 사이의 공간들을 채우며 상기 복수의 제1 핀형 활성 영역 각각의 상면을 덮는 게이트 절연막과, 상기 복수의 제1 핀형 활성 영역 위에 형성되고 상기 제2 수평 방향에서 상기 복수의 게이트의 양측에 배치된 한 쌍의 소스/드레인 영역을 포함한다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 기판의 제1 영역에 포함된 게이트 영역 및 게이트 주변 영역에서 상기 기판으로부터 돌출된 한 쌍의 제1 핀형 활성 영역과, 상기 게이트 주변 영역에서 상기 한 쌍의 제1 핀형 활성 영역 사이에 개재된 제2 핀형 활성 영역과, 상기 게이트 영역에서 상기 한 쌍의 제1 핀형 활성 영역 사이에 배치되고 상기 한 쌍의 제1 핀형 활성 영역의 길이 방향을 따라 길게 연장되고 상기 한 쌍의 제1 핀형 활성 영역으로부터 제1 수평 방향으로 이격되어 있는 게이트와, 상기 한 쌍의 제1 핀형 활성 영역 중 하나와 상기 게이트와의 사이의 제1 공간, 및 상기 한 쌍의 제1 핀형 활성 영역 중 다른 하나와 상기 게이트와의 사이의 제2 공간을 채우는 게이트 절연막과, 상기 한 쌍의 제1 핀형 활성 영역 및 상기 제2 핀형 활성 영역 상에 형성되고, 상기 제1 수평 방향에 수직인 제2 수평 방향에서 상기 게이트의 양측에 배치된 한 쌍의 제1 소스/드레인 영역과, 상기 기판의 제2 영역에서 상기 기판으로부터 돌출된 제3 핀형 활성 영역과, 상기 제3 핀형 활성 영역 상에서 상기 제3 핀형 활성 영역과 교차하는 방향으로 연장되고 상기 제3 핀형 활성 영역과 수직 방향으로 오버랩된 게이트 라인과, 상기 제3 핀형 활성 영역과 상기 게이트 라인과의 사이에 개재된 제2 영역 게이트 절연막과, 상기 제3 핀형 활성 영역 상에서 상기 게이트 라인의 양측에 배치된 한 쌍의 제2 소스/드레인 영역을 포함한다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서는 기판에 제1 수평 방향에서 서로 이격되고 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 상호 평행하게 연장되는 한 쌍의 핀형 활성 영역을 형성한다. 상기 한 쌍의 핀형 활성 영역 사이에서 상기 한 쌍의 핀형 활성 영역 각각의 하부 측벽을 덮는 소자분리막을 형성한다. 상기 한 쌍의 핀형 활성 영역 사이에서 상기 소자분리막 위에 상기 한 쌍의 핀형 활성 영역으로부터 상기 제1 수평 방향으로 이격되고 상기 한 쌍의 핀형 활성 영역과 평행한 방향으로 길게 연장된 더미 패턴을 형성한다. 상기 한 쌍의 핀형 활성 영역 중 하나와 상기 더미 패턴과의 사이의 제1 공간, 및 상기 한 쌍의 핀형 활성 영역 중 다른 하나와 상기 더미 패턴과의 사이의 제2 공간을 채우는 갭필 게이트 절연막을 형성한다. 상기 더미 패턴을 제거한다. 상기 더미 패턴이 제거된 공간에 상기 한 쌍의 핀형 활성 영역과 평행한 방향으로 길게 연장된 게이트를 형성한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자의 제조 방법에서는 기판의 게이트 영역 및 게이트 주변 영역에 제1 수평 방향을 따라 서로 이격된 복수의 핀형 활성 영역을 형성한다. 상기 복수의 핀형 활성 영역 각각의 사이에서 상기 기판 상에 상기 복수의 핀형 활성 영역 각각의 하부 측벽을 덮는 소자분리막을 형성한다. 상기 게이트 영역에서 상기 복수의 핀형 활성 영역 및 상기 소자분리막을 덮는 더미 라인을 형성한다. 게이트 주변 영역에서 상기 더미 라인의 양측에 상기 복수의 핀형 활성 영역에 연결되는 한 쌍의 소스/드레인 영역을 형성한다. 상기 더미 라인의 일부를 제거하여 상기 복수의 핀형 활성 영역 각각으로부터 상기 제1 수평 방향으로 이격되고 상기 복수의 핀형 활성 영역 각각의 사이에 하나씩 배치되는 복수의 더미 패턴을 형성한다. 상기 복수의 핀형 활성 영역 및 상기 복수의 더미 패턴 각각의 사이의 공간들을 채우는 갭필 게이트 절연막을 형성한다. 상기 복수의 더미 패턴을 제거하여, 상기 복수의 더미 패턴이 제거된 공간들을 통해 상기 갭필 게이트 절연막을 노출시킨다. 상기 복수의 더미 패턴이 제거된 공간들 내에 상기 복수의 핀형 활성 영역과 평행한 방향으로 길게 연장된 복수의 게이트를 형성한다.
본 발명의 기술적 사상에 의한 집적회로 소자에 의하면, 트랜지스터의 동작 전압의 크기에 따라 게이트 절연막의 두께를 자유롭게 조절할 수 있으며, 원하는 동작 전압에서의 구동에 적합하도록 게이트 절연막의 두께를 증가시키는 경우에도 게이트 절연막의 두께 증가로 인해 트랜지스터의 특성이 열화되는 등의 문제를 야기할 염려가 없다. 따라서, 고전압 트랜지스터를 구현하는 데 적합한 구조를 제공할 수 있다.
본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법에 의하면, 비교적 높은 동작 전압이 인가되는 고전압 트랜지스터와 비교적 낮은 동작 전압이 인가되는 저전압 트랜지스터를 동시에 제조할 수 있다. 따라서, 다양한 동적 전압이 요구되는 다양한 트랜지스터들의 제조 공정을 단순화할 수 있으며, FinFET 구조의 트랜지스터 형성 공정과의 호환성이 향상될 수 있다. 따라서, 저전압 트랜지스터와 고전압 트랜지스터가 혼재된 집적회로 소자의 제조시 생산성을 향상시킬 수 있으며, 다양한 동적 전압이 요구되는 다양한 트랜지스터들을 하나의 기판상에 구현하기 위한 공정이 단순화될 수 있다. 또한, 고전압 트랜지스터가 점유하는 면적을 감소시킴으로써 본 발명의 집적회로 소자를 포함하는 칩 사이즈를 줄일 수 있다.
도 1a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 일부 구성들을 도시한 평면도이고, 도 1b는 도 1a의 X1 - X1' 선 단면의 일부 구성들을 도시한 단면도이고, 도 1c는 도 1a의 집적회로 소자의 일부 구성들을 도시한 사시도이다.
도 2는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 3은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 블록 다이어그램이다.
도 4a는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 일부 영역들을 도시한 평면도이고, 도 4b는 도 4a의 X1 - X1' 선 단면 및 X2 - X2' 선 단면의 일부 구성들을 도시한 단면도이고, 도 4c는 도 4a에 예시한 집적회로 소자 중 제1 영역에 있는 복수의 핀형 활성 영역과 제2 영역에 있는 복수의 제3 핀형 활성 영역을 도시한 평면도이다.
도 5a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이고, 도 5b는 도 5a에 예시한 집적회로 소자 중 제1 영역에 있는 복수의 핀형 활성 영역과 제2 영역에 있는 복수의 제3 핀형 활성 영역을 도시한 평면도이다.
도 6a 및 도 6b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도들이다.
도 7은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 칩을 설명하기 위한 개략적인 평면도이다.
도 8은 본 발명의 기술적 사상에 의한 디스플레이 장치를 설명하기 위한 예시적인 블록도이다.
도 9a 내지 도 17b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들로서, 도 9a, 도 8a, ..., 도 17a는 각각 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 평면도이고, 도 9b, 도 8b, ..., 도 17b는 각각 도 9a, 도 8a, ..., 도 17a의 X1 - X1' 선 단면 및 X2 - X2' 선 단면의 일부 구성들을 도시한 단면도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1a 내지 도 1c는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100)를 설명하기 위한 도면들로서, 도 1a는 집적회로 소자(100)의 일부 구성들을 도시한 평면도이고, 도 1b는 도 1a의 X1 - X1' 선 단면의 일부 구성들을 도시한 단면도이고, 도 1c는 도 1a의 집적회로 소자(100)의 일부 구성들을 도시한 사시도이다.
도 1a 내지 도 1c를 참조하면, 집적회로 소자(100)는 기판(110) 상에 구현된 트랜지스터(TR1)를 포함한다. 기판(110)에서 트랜지스터(TR1)가 형성되는 영역에는 복수의 핀형 활성 영역(FA)이 기판(110)의 주면(110M)으로부터 주면(110M)에 대하여 법선 방향인 수직 방향(Z 방향)으로 돌출되어 있다. 트랜지스터(TR1)는 기판(110) 상에 형성된 복수의 게이트(160)와, 복수의 게이트(160)의 양측에 배치된 한 쌍의 소스/드레인 영역(170)을 포함할 수 있다. 복수의 게이트(160)는 기판(110) 상의 게이트 영역(GA)에서 제1 수평 방향(X 방향)을 따라 일렬로 배치될 수 있다. 한 쌍의 소스/드레인 영역(170)은 게이트 영역(GA)을 중심으로 제1 수평 방향(X 방향)에 수직인 제2 수평 방향(Y 방향)의 양측에 있는 게이트 주변 영역(GPA)에 배치될 수 있다.
복수의 핀형 활성 영역(FA)은 복수의 제1 핀형 활성 영역(FA1) 및 복수의 제2 핀형 활성 영역(FA2)을 포함할 수 있다. 복수의 제1 핀형 활성 영역(FA1)은 게이트 영역(GA) 및 그 양측의 게이트 주변 영역(GPA)에 걸쳐 Y 방향을 따라 길게 연장될 수 있다. 복수의 제2 핀형 활성 영역(FA2)은 게이트 영역(GA)에는 배치되지 않고 게이트 주변 영역(GPA)에만 배치될 수 있다. Y 방향에서, 복수의 제2 핀형 활성 영역(FA2) 각각의 길이는 복수의 제1 핀형 활성 영역(FA1) 각각의 길이보다 더 작을 수 있다.
게이트 주변 영역(GPA)에서 복수의 제1 핀형 활성 영역(FA1) 및 복수의 제2 핀형 활성 영역(FA2)이 X 방향을 따라 1 개씩 교대로 배치될 수 있다. 게이트 주변 영역(GPA)에서 복수의 제1 핀형 활성 영역(FA1) 및 복수의 제2 핀형 활성 영역(FA2)을 포함하는 복수의 핀형 활성 영역(FA)은 X 방향을 따라 제1 피치(P1)로 반복적으로 배치될 수 있다. 게이트 영역(GA)에서 복수의 제1 핀형 활성 영역(FA1)은 제1 피치(P1)의 2 배인 제2 피치(P2)로 반복적으로 배치될 수 있다.
기판(110)은 Si 또는 Ge과 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 다른 예에서, 기판(110)은 SOI (silicon on insulator) 구조를 가질 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 복수의 핀형 활성 영역(FA)은 기판(110)의 일부를 식각하여 얻어진 것으로서 기판(110)과 동일한 물질로 이루어질 수 있다.
복수의 게이트(160)는 게이트 영역(GA)에서 복수의 제1 핀형 활성 영역(FA1) 각각의 사이에 하나씩 배치될 수 있다. 복수의 게이트(160)는 복수의 제1 핀형 활성 영역(FA1)과 평행하게 연장되고 Y 방향을 따라 길게 연장될 수 있다.
복수의 게이트(160)는 각각 금속 질화물막, 금속막, 도전성 캡핑막, 및 갭필(gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 질화물막 및 상기 금속막은 Ti, Ta, W, Ru, Nb, Mo, 또는 Hf 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 갭필 금속막은 W 막 또는 Al 막으로 이루어질 수 있다. 복수의 게이트(160)는 각각 일함수 금속 함유막을 포함할 수 있다. 상기 일함수 금속 함유막은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 예시적인 실시예들에서, 복수의 게이트(160)는 각각 TiAlC/TiN/W의 적층 구조, TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
X 방향에서, 복수의 제1 핀형 활성 영역(FA1) 및 복수의 제2 핀형 활성 영역(FA2)은 각각 제1 폭(W1)을 가지고, 복수의 게이트(160)는 각각 제1 폭(W1)보다 더 큰 제2 폭(W2)을 가질 수 있다. 복수의 제1 핀형 활성 영역(FA1)은 각각 게이트(160)와 대면하는 채널 영역(CH)을 포함할 수 있다.
기판(110) 상에는 소자분리막(112)이 형성되어 있다. 소자분리막(112)은 복수의 핀형 활성 영역(FA) 각각의 양측 하부 측벽 덮을 수 있다. 복수의 게이트(160)는 각각 복수의 제1 핀형 활성 영역(FA1) 중 서로 이웃하는 2 개의 제1 핀형 활성 영역(FA1) 사이에서 소자분리막(112) 상에 배치될 수 있다. 예시적인 실시예들에서, 소자분리막(112)은 실리콘 산화막으로 이루어질 수 있다. 다른 예시적인 실시예들에서, 소자분리막(112)은 제1 핀형 활성 영역(FA1)의 하부 측벽을 덮는 절연 라이너와, 상기 절연 라이너를 덮는 갭필 절연막을 포함할 수 있다. 상기 절연 라이너는 실리콘 질화막, 실리콘 산화질화막, 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 상기 갭필 절연막은 실리콘 산화막을 이루어질 수 있다.
복수의 제1 핀형 활성 영역(FA1)과 복수의 게이트(160) 각각의 사이의 공간은 게이트 절연막(120)으로 채워질 수 있다. 게이트 절연막(120)은 1 개의 게이트(160)를 중심으로 X 방향 양측에 배치된 한 쌍의 제1 핀형 활성 영역(FA1) 중 하나의 제1 핀형 활성 영역(FA1)과 상기 1 개의 게이트(160)와의 사이의 제1 공간(S1)과, 상기 한 쌍의 제1 핀형 활성 영역(FA1) 중 다른 하나의 제1 핀형 활성 영역(FA1)과 상기 1 개의 게이트(160)와의 사이의 제2 공간(S2)을 채울 수 있다. 예시적인 실시예들에서, 게이트 절연막(120) 중 제1 공간(S1)을 채우는 부분의 X 방향 두께와 제2 공간(S2)을 채우는 부분의 X 방향 두께는 동일할 수 있다. 다른 예시적인 실시예들에서, 게이트 절연막(120) 중 제1 공간(S1)을 채우는 부분의 X 방향 두께와 제2 공간(S2)을 채우는 부분의 X 방향 두께는 서로 다를 수 있다.
게이트 절연막(120)은 복수의 제1 핀형 활성 영역(FA1) 각각의 상부의 측벽들 및 상면을 덮는 제1 게이트 절연막(122)과, 복수의 게이트(160) 각각의 측벽들 및 저면을 덮는 제2 게이트 절연막(128)과, 제1 게이트 절연막(122)과 게이트 절연막(128)과의 사이에서 제1 공간(S1) 및 제2 공간(S2)을 채우는 갭필 게이트 절연막(124)을 포함할 수 있다. 갭필 게이트 절연막(124)은 제1 공간(S1) 및 제2 공간(S2) 내에서 제1 핀형 활성 영역(FA1)과 게이트(160)와의 사이에 개재되는 부분들을 포함할 수 있다. 갭필 게이트 절연막(124)은 제1 게이트 절연막(122)을 사이에 두고 복수의 제1 핀형 활성 영역(FA1) 각각의 측벽들 및 상면을 덮을 수 있다.
제1 게이트 절연막(122)은 실리콘 산화막으로 이루어질 수 있다. 제2 게이트 절연막(128)은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어지는 고유전막으로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 예를 들면, 상기 고유전막은 하프늄 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 갭필 게이트 절연막(124)은 실리콘 산화막으로 이루어질 수 있다.
Y 방향에서 1 개의 게이트(160)의 양측에 한 쌍의 제2 핀형 활성 영역(FA2)이 배치되고, 상기 1 개의 게이트(160)와 상기 한 쌍의 제2 핀형 활성 영역(FA2)은 Y 방향을 따르는 일직선 상에 정렬되도록 배치될 수 있다.
게이트 주변 영역(GPA)에서 복수의 핀형 활성 영역(FA) 위에 한 쌍의 소스/드레인 영역(170)이 배치될 수 있다. 한 쌍의 소스/드레인 영역(170)은 복수의 게이트(160)의 Y 방향 양측에 배치되고, 복수의 제1 핀형 활성 영역(FA1) 및 복수의 제2 핀형 활성 영역(FA2)의 상부에서 복수의 제1 핀형 활성 영역(FA1) 및 복수의 제2 핀형 활성 영역(FA2)에 연결되도록 형성될 수 있다. 1 개의 소스/드레인 영역(170)의 하부에서 X 방향을 따라 제1 핀형 활성 영역(FA1) 및 제2 핀형 활성 영역(FA2)이 1 개씩 교대로 배치될 수 있다.
복수의 게이트(160)와 소스/드레인 영역(170)과의 사이에 복수의 절연 스페이서 패턴(140C)이 배치될 수 있다. 복수의 절연 스페이서 패턴(140C)은 각각 게이트 절연막(128)을 사이에 두고 게이트(160)로부터 이격되어 있을 수 있다. 복수의 절연 스페이서 패턴(140C)은 실리콘 질화막으로 이루어질 수 있다.
복수의 게이트(160) 및 게이트 절연막(120)은 절연막(174)으로 덮일 수 있다. 절연막(174)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 복수의 게이트 콘택(182)이 절연막(174)을 관통하여 복수의 게이트(160)에 연결될 수 있다. 복수의 게이트 콘택(182) 및 절연막(174) 상에는 금속 배선층(184)이 형성될 수 있다. 예시적인 실시예들에서, 복수의 게이트 콘택(182)은 텅스텐(W)을 포함하고, 금속 배선층(184)은 각각 구리(Cu)를 포함할 수 있으나, 이들에 한정되는 것은 아니다. 복수의 게이트(160)는 복수의 게이트 콘택(182)을 통해 1 개의 금속 배선층(184)에 연결되어 1 개의 게이트 구조물(GS1)을 구성할 수 있다. 게이트 구조물(GS1)과 게이트 구조물(GS1)의 Y 방향 양측에 배치된 한 쌍의 소스/드레인 영역(170)은 1 개의 트랜지스터(TR1)를 구성할 수 있다.
도 1a 내지 도 1c를 참조하여 설명한 집적회로 소자(100)는 복수의 제1 핀형 활성 영역(FA1) 각각의 사이에 하나씩 개재되는 복수의 게이트(160)를 포함하고, 복수의 게이트(160)는 각각 Y 방향을 따라 길게 연장되며, Y 방향을 따라 복수의 제1 핀형 활성 영역(FA1)과 평행하게 연장되는 형상을 가진다. 복수의 제1 핀형 활성 영역(FA1) 중 게이트(160)에 대면하는 부분에는 채널이 형성될 수 있다. 집적회로 소자(100)에서 제1 핀형 활성 영역(FA1)과 게이트(160)와의 사이의 제1 공간(S1) 및 제2 공간(S2)이 게이트 절연막(120)으로 채워질 수 있으며, 제1 공간(S1) 및 제2 공간(S2)의 크기를 제어함으로써 게이트 절연막(120)의 두께를 원하는 대로 조절할 수 있다. 따라서, 트랜지스터(TR1)의 동작 전압의 크기에 따라 제1 공간(S1) 및 제2 공간(S2)의 크기를 제어함으로써 게이트 절연막(120)의 두께를 자유롭게 조절할 수 있다.
예를 들면, 핀형 활성 영역을 이용하는 통상의 FinFET(fin field-effect transistor) 구조의 트랜지스터를 약 5 V 이상인 고전압 트랜지스터로 이용하는 경우, 원하는 동작 전압에서의 구동에 적합하도록 게이트 절연막의 두께를 증가시키면, 증가된 게이트 절연막의 두께에 비례하여 게이트 절연막 위에 형성되는 게이트의 두께가 작아질 수 있다. 그 결과, 채널 영역으로 이용되는 핀형 활성 영역의 탑 부분 위에서는 게이트의 두께가 지나치게 작아지거나, 핀형 활성 영역의 탑 부분 위에서 게이트가 끊어져 게이트 절연막이 드러날 수 있으며, 활성 영역으로 이용되는 핀형 활성 영역의 유효 면적이 작아지는 문제가 야기될 수 있다.
그러나, 본 발명의 기술적 사상에 의하면, FinFET 구조를 가지는 통상의 트랜지스터에서와 달리, 원하는 동작 전압에서의 구동에 적합하도록 게이트 절연막(120)의 두께를 증가시키는 경우에도 게이트(160)의 두께가 지나치게 작아지거나 끊어져버리는 등의 문제를 야기할 염려가 없으며 게이트 절연막(120)의 두께를 증가로 인한 트랜지스터의 특성 열화 등의 문제를 야기할 염려가 없다. 따라서, 본 발명의 기술적 사상에 의한 집적회로 소자(100)는 약 5 V 이상인 고전압 트랜지스터를 구현하는 데 적합한 구조를 제공할 수 있다.
도 2는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자(200)를 설명하기 위한 단면도이다. 도 2에는 도 1a의 X1 - X1' 선 단면에 대응하는 부분의 일부 구성들이 예시되어 있다.
도 2를 참조하면, 집적회로 소자(200)는 도 1a 내지 도 1c를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(200)는 복수의 제1 핀형 활성 영역(FA1) 각각의 사이에 배치되어 복수의 제1 핀형 활성 영역(FA1) 각각의 하부 측벽을 덮는 절연막(212)과, 복수의 제1 핀형 활성 영역(FA1) 각각의 사이에서 절연막(212) 위에 배치된 복수의 게이트(260)와, 복수의 제1 핀형 활성 영역(FA1)과 복수의 게이트(260) 각각의 사이의 공간을 채우는 게이트 절연막(220)을 포함한다. 복수의 게이트(260)는 복수의 게이트 콘택(182)을 통해 1 개의 금속 배선층(184)에 연결되어, 1 개의 게이트 구조물(GS2)을 구성할 수 있다. 게이트 구조물(GS2)은 한 쌍의 소스/드레인 영역(170)(도 1a 참조)과 동일한 구성을 가지는 한 쌍의 소스/드레인 영역과 함께 트랜지스터(TR2)를 구성할 수 있다.
절연막(212)은 도 1b 및 도 1c에 예시한 소자분리막(112)에 대하여 설명한 바와 대체로 동일한 구성을 가진다. 단, 절연막(212)의 상면에는 복수의 게이트(260)에 대면하는 위치에 복수의 리세스(212R)가 형성되어 있다. 복수의 게이트(260) 각각의 일부는 리세스(212R)에 수용되어 있다.
게이트 절연막(220)은 제1 게이트 절연막(122)과, 제2 게이트 절연막(228)과, 제1 게이트 절연막(122)과 게이트 절연막(228)과의 사이에 개재되는 부분들을 포함하는 갭필 게이트 절연막(124)을 포함할 수 있다. 제2 게이트 절연막(228)은 게이트(260)의 측벽들 및 저면을 덮을 수 있다.
복수의 게이트(260) 및 게이트 절연막(228)에 대한 보다 상세한 구성은 도 1a 내지 도 1c를 참조하여 복수의 게이트(160) 및 게이트 절연막(128)에 대하여 설명한 바와 대체로 동일하다.
도 2를 참조하여 설명한 집적회로 소자(200)에서, 복수의 게이트(260) 각각의 일부가 리세스(212R)에 수용되어 절연막(212)의 상면으로부터 기판(110)에 더 가까워지는 방향으로 연장됨에 따라 복수의 게이트(260) 각각의 수직 방향 길이가 도 1a 내지 도 1c에 예시한 게이트(160)보다 더 커질 수 있다. 따라서, 게이트(260)에서 제1 핀형 활성 영역(FA1)과 대면하는 부분의 면적이 더 증가될 수 있다. 따라서, 복수의 제1 핀형 활성 영역(FA1)에 포함된 채널 영역(FCH)의 수직 방향 길이가 증가되고 트랜지스터(TR2)의 채널 폭이 증가되어 트랜지스터(TR2)의 퍼포먼스가 향상될 수 있다.
예시적인 실시예들에서, 절연막(212) 중 게이트(260)와 제1 핀형 활성 영역(FA1)과의 사이에 개재된 부분들은 게이트 절연막으로 이용될 수 있다. 다른 예시적인 실시예들에서, 집적회로 소자(200)는 복수의 제1 핀형 활성 영역(FA1)에 포함된 채널 영역(FCH) 외에, 기판(110) 중 복수의 게이트(260)에 대면하는 부분들에 포함된 채널 영역(SCH)을 더 포함할 수 있다. 이 경우, 절연막(212) 중 복수의 게이트(260)의 하부를 포위하는 부분들은 게이트 절연막으로 이용될 수 있다.
도 3은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(300)의 블록 다이어그램이다.
도 3을 참조하면, 집적회로 소자(300)는 제1 영역(I) 및 제2 영역(II)을 가지는 기판(110)을 포함한다. 기판(110)의 보다 상세한 구성은 도 1a 내지 도 1c를 참조하여 설명한 바와 같다.
제1 영역(I) 및 제2 영역(II)은 기판(110) 상에서 서로 다른 기능을 수행하는 영역일 수 있다. 제1 영역(I) 및 제2 영역(II)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다.
예시적인 실시예들에서, 제1 영역(I)은 비교적 높은 동작 전압이 인가되는 고전압 트랜지스터 영역이고, 제 2 영역(II)은 비교적 낮은 동작 전압이 인가되는 저전압 트랜지스터 영역일 수 있다. 본 명세서에서, 고전압 트랜지스터는 동작 전압이 약 5 V 이상인 트랜지스터를 의미하고, 저전압 트랜지스터는 동작 전압이 약 5 V 미만인 트랜지스터를 의미할 수 있다.
예시적인 실시예들에서, 제1 영역(I)은 문턱 전압이 비교적 높고, 스위칭 속도가 빠르지 않더라도 신뢰성이 높은 트랜지스터가 형성되는 영역일 수 있다. 예시적인 실시예들에서, 제1 영역(I)은 외부의 데이터를 집적회로 소자(200)의 내부 회로에 입력하거나, 집적회로 소자(200)의 내부 회로로부터 데이터를 외부로 출력하는 기능을 수행하는 주변 회로들이 형성된 주변회로 영역일 수 있다. 예시적인 실시예들에서, 제1 영역(I)은 입출력(I/O) 회로 장치의 일부를 구성할 수 있다.
예시적인 실시예들에서, 제2 영역(II)은 문턱 전압이 비교적 낮고 스위칭 속도가 빠른 트랜지스터가 형성되는 영역일 수 있다. 예시적인 실시예들에서, 제2 영역(II)은 단위 메모리 셀이 매트릭스 형태로 배열되어 있는 셀 어레이 영역일 수 있다. 예시적인 실시예들에서, 제2 영역(II)은 로직 셀 영역 또는 메모리 셀 영역일 수 있다. 상기 로직 셀 영역은 카운터(counter), 버퍼(buffer) 등과 같은 원하는 논리적 기능을 수행하는 표준 셀(standard cells)로서, 트랜지스터, 레지스터 등과 같은 복수의 회로 소자들(circuit elements)을 포함하는 다양한 종류의 논리 셀을 포함할 수 있다. 상기 논리 셀은 예를 들면, AND, NAND, OR, NOR, XOR(exclusive OR), XNOR(exclusive NOR), INV(inverter), ADD(adder), BUF(buffer), DLY(delay), FILL(filter), 멀티플렉서(MXT/MXIT). OAI(OR/AND/INVERTER), AO(AND/OR), AOI(AND/OR/INVERTER), D 플립플롭, 리셋 플립플롭, 마스터-슬레이브 플립플롭(master-slaver flip-flop), 래치(latch) 등을 구성할 수 있다. 그러나, 상기 셀들은 단지 예시에 불과하며, 본 발명의 기술적 사상에 따른 집적회로 소자를 구성하는 논리 셀이 위에서 예시한 셀들에만 한정되는 것은 아니다. 상기 메모리 셀 영역은 SRAM, DRAM, MRAM, RRAM, 및 PRAM 중 적어도 하나의 메모리 셀 영역일 수 있다.
제1 영역(I)에는 도 1a 내지 도 1c를 참조하여 설명한 집적회로 소자(100)에 포함된 트랜지스터(TR1)와, 도 2를 참조하여 설명한 집적회로 소자(200)에 포함된 트랜지스터(TR2) 중 적어도 하나를 포함할 수 있다. 제2 영역(II)에는 FinFET 구조의 트랜지스터들이 형성될 수 있다.
도 4a 내지 도 4c는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자(400)를 설명하기 위한 도면들로서, 도 4a는 집적회로 소자(400)의 일부 영역들을 도시한 평면도이고, 도 4b는 도 4a의 X1 - X1' 선 단면 및 X2 - X2' 선 단면의 일부 구성들을 도시한 단면도이고, 도 4c는 집적회로 소자(400) 중 제1 영역(I)에 있는 복수의 핀형 활성 영역(FA)과 제2 영역(II)에 있는 복수의 제3 핀형 활성 영역(FB)을 도시한 평면도이다. 도 4a 내지 도 4c에 있어서, 도 1a 내지 도 1c 및 도 3에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명은 생략한다.
도 4a 내지 도 4c를 참조하면, 집적회로 소자(400)는 제1 영역(I) 및 제2 영역(II)을 가지는 기판(110)과, 제1 영역(I)에 형성된 제1 트랜지스터(TR4A)와, 제2 영역(II)에 형성된 적어도 하나의 제2 트랜지스터(TR4B)를 포함한다.
제1 트랜지스터(TR4A)는 도 1a 내지 도 1c를 참조하여 트랜지스터(TR1)에 대하여 설명한 바와 동일한 구성을 가질 수 있다.
제2 영역(II)에 형성된 적어도 하나의 제2 트랜지스터(TR4B)는 FinFET 구조를 가질 수 있다. 제2 영역(II)에서, 복수의 제3 핀형 활성 영역(FB)이 기판(110)의 주면(110M)으로부터 주면(110M)에 대하여 법선 방향인 수직 방향(Z 방향)으로 돌출되어 있다. 복수의 제3 핀형 활성 영역(FB) 각각의 하부 측벽은 소자분리막(112)으로 덮여 있다. 복수의 제3 핀형 활성 영역(FB)의 상부는 소자분리막(112) 위로 핀(fin) 형상으로 돌출되어 있다. 복수의 제3 핀형 활성 영역(FB)은 각각 상부에 채널 영역(CHB)을 포함한다. 복수의 제3 핀형 활성 영역(FB)은 기판(110)과 동일한 물질로 이루어질 수 있다. 복수의 제3 핀형 활성 영역(FB)은 Y 방향을 따라 상호 평행하게 연장될 수 있다.
복수의 제3 핀형 활성 영역(FB)의 상부 측벽들 및 상면은 제1 게이트 절연막(122B)으로 덮일 수 있다. 제1 게이트 절연막(122B)은 실리콘 산화막으로 이루어질 수 있다. 복수의 제3 핀형 활성 영역(FB) 상에서 제2 게이트 절연막(128B) 및 게이트 라인(160B)이 복수의 제3 핀형 활성 영역(FB)과 교차하는 X 방향을 따라 길게 연장될 수 있다. 게이트 라인(160B)의 측벽들은 절연 스페이서(140B)로 덮일 수 있다. 게이트 라인(160B)은 제2 게이트 절연막(128B)을 사이에 두고 절연 스페이서(140B)로부터 이격될 수 있다.
제2 게이트 절연막(128B)의 구성 물질은 도 1a 내지 도 1c를 참조하여 제2 게이트 절연막(128)의 구성 물질에 대하여 설명한 바와 같다. 게이트 라인(160B)의 구성 물질은 도 1a 내지 도 1c를 참조하여 설명한 복수의 게이트(160)의 구성 물질에 대하여 설명한 바와 같다. 절연 스페이서(140B)는 실리콘 질화막으로 이루어질 수 있다. 제1 게이트 절연막(122B) 및 제2 게이트 절연막(128B)은 제2 영역 게이트 절연막(120B)을 구성할 수 있다.
게이트 라인(160B)의 Y 방향 양측에는 한 쌍의 소스/드레인 영역(170B)이 형성될 수 있다. 한 쌍의 소스/드레인 영역(170B)은 복수의 제3 핀형 활성 영역(FB) 위에 형성될 수 있다. 도 4a에는 제2 영역(II)에서 1 개의 소스/드레인 영역(170B)이 복수의 제3 핀형 활성 영역(FB)에 연결되도록 형성된 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 복수의 제3 핀형 활성 영역(FB) 각각의 상부에 개별적인 소스/드레인 영역이 형성될 수도 있고, 적어도 2 개의 제3 핀형 활성 영역(FB)에 연결되는 소스/드레인 영역이 형성될 수도 있다.
제3 핀형 활성 영역(FB)과 게이트 라인(160B)이 교차하는 지점에서 제2 트랜지스터(TR4B)가 형성될 수 있다. 제2 트랜지스터(TR4B)는 제3 핀형 활성 영역(FB)의 상면 및 양 측벽에서 채널이 형성되는 3 차원 구조의 MOS(metal oxide semiconductor) 트랜지스터를 구성할 수 있다.
게이트 라인(160B)은 절연막(174B)으로 덮일 수 있다. 절연막(174B)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 게이트 라인 콘택(182B)이 절연막(174B)을 관통하여 게이트 라인(160B)에 연결될 수 있다. 게이트 라인 콘택(182B) 및 절연막(174B) 상에는 금속 배선층(184B)이 형성될 수 있다. 게이트 라인 콘택(182B) 및 금속 배선층(184B) 각각의 구성 물질에 대한 보다 상세한 구성은 도 1a 내지 도 1c를 참조하여 게이트 콘택(182) 및 금속 배선층(184) 각각의 구성 물질에 대하여 설명한 바와 대체로 동일하다.
도 4c에 예시한 바와 같이, 제1 영역(I)의 게이트 주변 영역(GPA)에서 복수의 제1 핀형 활성 영역(FA1) 및 복수의 제2 핀형 활성 영역(FA2)을 포함하는 복수의 핀형 활성 영역(FA)은 X 방향을 따라 제1 피치(P1)로 반복적으로 배치될 수 있다. 제1 영역(I)의 게이트 영역(GA)에서 복수의 제1 핀형 활성 영역(FA1)은 제1 피치(P1)의 2 배인 제2 피치(P2)로 반복적으로 배치될 수 있다. 제2 영역(II)에서, 복수의 제3 핀형 활성 영역(FB)은 X 방향을 따라 제1 피치(P1)로 반복적으로 배치될 수 있다. 제1 영역(I) 및 제2 영역(II)에서, 복수의 핀형 활성 영역(FA) 각각의 X 방향 폭과, 복수의 제3 핀형 활성 영역(FB) 각각의 X 방향 폭은 모두 동일하게 제1 폭(W1)일 수 있다.
도 4a 내지 도 4c를 참조하여 설명한 집적회로 소자(400)에서, 제1 영역(I)에서는 복수의 게이트(160)가 1 개의 금속 배선층(184)에 연결되어 1 개의 게이트 구조물(GS1)을 구성할 수 있다. 제1 영역(I)에서, 게이트 구조물(GS1)과 그 양측에 배치된 한 쌍의 소스/드레인 영역(170)을 포함하는 제1 트랜지스터(TR4A)에서, 복수의 제1 핀형 활성 영역(FA1) 중 한 쌍의 소스/드레인 영역(170) 사이에서 Y 방향으로 길게 연장되고 게이트(160)에 대면하는 부분들은 채널 영역으로 이용될 수 있다. 제1 트랜지스터(TR4A)는 약 5 V 이상의 비교적 높은 동작 전압이 인가되는 고전압 트랜지스터로 사용될 수 있다. 제2 영역(II)에서는 복수의 제3 핀형 활성 영역(FB)을 가로질러 X 방향으로 연장되는 게이트 라인(160B)를 따라 적어도 하나의 제2 트랜지스터(TR4B)가 형성될 수 있다. 제2 트랜지스터(TR4B)에서 복수의 제3 핀형 활성 영역(FB) 각각의 양 측벽 및 상면이 채널 영역으로 이용될 수 있다. 제2 트랜지스터(TR4B)는 약 5 V 미만의 비교적 낮은 동작 전압이 인가되는 저전압 트랜지스터로 사용될 수 있다.
도 5a 및 도 5b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(500)를 설명하기 위한 도면들로서, 도 5a는 도 4a의 X1 - X1' 선 단면 및 X2 - X2' 선 단면에 대응하는 부분들의 단면도이고, 도 5b는 집적회로 소자(500) 중 제1 영역(I)에 있는 복수의 핀형 활성 영역(FA5)과 제2 영역(II)에 있는 복수의 제3 핀형 활성 영역(FB)을 도시한 평면도이다. 도 5a 및 도 5b에 있어서, 도 1a 내지 도 4c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명은 생략한다.
도 5a 및 도 5b를 참조하면, 집적회로 소자(500)는 도 4a 내지 도 4c를 참조하여 설명한 집적회로 소자(400)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(500)는 제1 영역(I)에 형성된 제1 트랜지스터(TR5A)와, 제2 영역(II)에 형성된 적어도 하나의 제2 트랜지스터(TR4B)를 포함한다. 집적회로 소자(500)의 제1 트랜지스터(TR5A)는 도 4a 내지 도 4c를 참조하여 설명한 집적회로 소자(400)의 제1 트랜지스터(TR4A)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(500)는 제1 영역(I)에 배치된 복수의 핀형 활성 영역(FA5)을 포함한다. 복수의 핀형 활성 영역(FA5)은 복수의 제1 핀형 활성 영역(FA51) 및 복수의 제2 핀형 활성 영역(FA52)을 포함할 수 있다. 복수의 핀형 활성 영역(FA5)은 도 1a 내지 도 1c를 참조하여 설명한 복수의 핀형 활성 영역(FA)과 대체로 동일한 구성을 가진다. 단, 복수의 제1 핀형 활성 영역(FA51) 및 복수의 제2 핀형 활성 영역(FA52) 각각의 X 방향 폭(W5)은 제2 영역(II)에 있는 복수의 제3 핀형 활성 영역(FB) 각각의 X 방향 폭인 제1 폭(W1)보다 더 클 수 있다. 예시적인 실시예들에서, 복수의 핀형 활성 영역(FA5) 각각의 X 방향 폭(W5)은 제1 폭(W1)의 약 1.5 내지 약 2 배 일 수 있으나, 이에 한정되는 것은 아니다.
제1 영역(I)의 게이트 영역(GA)에서 복수의 제1 핀형 활성 영역(FA1)은 제1 피치(P1)의 2 배인 제2 피치(P2)로 반복적으로 배치될 수 있다. 제1 영역(I)의 게이트 주변 영역(GPA)에 있는 복수의 핀형 활성 영역(FA5)과 제2 영역(II)에 있는 복수의 제3 핀형 활성 영역(FB)이 각각 X 방향에서 제1 피치(P1)로 배치되고, 복수의 핀형 활성 영역(FA5) 각각의 X 방향 폭(W5)이 복수의 제3 핀형 활성 영역(FB) 각각의 제1 폭(W1)보다 크기 때문에, 제1 영역(I)의 게이트 주변 영역(GPA)에서 복수의 핀형 활성 영역(FA5) 각각의 사이의 이격 거리는 제2 영역(II)에서 복수의 핀형 활성 영역(FA) 각각의 사이의 이격 거리보다 더 작을 수 있다. 제1 영역(I)에서, 복수의 핀형 활성 영역(FA5) 각각의 X 방향 폭과 복수의 게이트(160) 각각의 X 방향 폭을 다양하게 조절함으로써, 핀형 활성 영역(FA5)과 게이트(160)와의 사이에 개재되는 게이트 절연막(120)의 두께를 다양하게 할 수 있다.
제2 영역(II)에 형성된 제2 트랜지스터(TR4B)의 상세한 구성은 도 4a 내지 도 4c를 참조하여 설명한 바와 같다.
도 6a 및 도 6b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(600)를 설명하기 위한 단면도들로서, 도 6a는 도 4a의 X1 - X1' 선 단면에 대응하는 부분의 단면도이고, 도 6b는 도 4a의 X2 - X2' 선 단면에 대응하는 부분들의 단면도이다. 도 6a 및 도 6b에 있어서, 도 1a 내지 도 5b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명은 생략한다.
도 6a 및 도 6b를 참조하면, 집적회로 소자(600)는 도 5a 및 도 5b를 참조하여 설명한 집적회로 소자(500)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(600)는 제1 영역(I)에 형성된 제1 트랜지스터(TR6)와, 제2 영역(II)에 형성된 적어도 하나의 제2 트랜지스터(TR4B)를 포함한다. 집적회로 소자(600)의 제1 트랜지스터(TR6)는 도 5a 및 도 5b를 참조하여 설명한 제1 트랜지스터(TR5A)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 단, 제1 영역(I)의 게이트 영역(GA)에 있는 복수의 제1 핀형 활성 영역(FA51)은 X 방향을 따라 제1 피치(P1)보다 더 큰 피치(P6)로 반복적으로 배치될 수 있다. 제1 영역(I)의 게이트 영역(GA)에 있는 복수의 제1 핀형 활성 영역(FA51)의 폭(W5) 및 피치(P6)가 제2 영역(II)에 있는 복수의 제3 핀형 활성 영역(FB)의 제1 폭(W1) 및 제1 피치(P1)보다 더 틀 수 있다. 복수의 게이트(660)가 각각 복수의 제1 핀형 활성 영역(FA51) 중 서로 이웃하는 2 개의 제1 핀형 활성 영역(FA51) 사이에서 소자분리막(112) 상에 배치될 수 있다. 복수의 게이트(660)에 상세한 구성은 도 1a 내지 도 1c를 참조하여 복수의 게이트(160)에 대하여 설명한 바와 대체로 동일하다.
집적회로 소자(600)에서, 복수의 제1 핀형 활성 영역(FA51)의 폭(W5) 및 피치(P6)와 복수의 게이트(160) 각각의 X 방향 폭은 제1 트랜지스터(TR6)의 동작 전압의 크기에 따라 다양하게 선택될 수 있다. 집적회로 소자(600)에서 복수의 제1 핀형 활성 영역(FA51)의 폭(W5) 및 피치(P6)와 복수의 게이트(160) 각각의 X 방향 폭을 적절히 선택함으로써, 제1 영역(I)에서 약 5 V 이상의 비교적 높은 동작 전압이 인가되는 제1 트랜지스터(TR6)를 용이하게 구현할 수 있다.
도 7은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 칩(700)을 설명하기 위한 개략적인 평면도이다.
도 7에는 기판(110) 상에 형성된 복수의 집적회로 칩(700) 중 2 개의 풀샷(full-shot)(FS1, FS2)에 포함된 복수의 집적회로 칩(700)이 예시되어 있다. 도 7에 예시한 복수의 집적회로 칩(700)은 소잉(sawing) 공정을 통해 서로 분리되어 개별화되기 전의 상태이다. 기판(110) 상에서 복수의 집적회로 칩(700)은 각각 스크라이브 레인(SL)을 사이에 두고 서로 이격되어 있다. 풀샷(FS1, FS2)에는 각각 복수의 집적회로 칩(700)이 포함될 수 있다. 복수의 집적회로 칩(700)은 각각 도 1a 내지 도 6b을 참조하여 설명한 집적회로 소자(100, 200, 300, 400, 500, 600) 중 적어도 하나를 포함할 수 있다.
복수의 집적회로 칩(700)은 각각 메모리 칩 또는 비메모리 칩일 수 있다. 일부 실시예들에서, 복수의 집적회로 칩(700)은 각각 DDI(display driver IC) 칩을 구성할 수 있다.
도 8은 본 발명의 기술적 사상에 의한 디스플레이 장치(1000)를 설명하기 위한 예시적인 블록도이다.
도 8을 참조하면, 디스플레이 장치(1000)는 어플리케이션 프로세서(application processor; 이하 "AP"라 함)(1100), DDI 칩(1200), 디스플레이 패널(1300)을 포함한다.
AP(1100)는 디스플레이 장치(1000)의 전반적인 동작을 제어하고, 클록(ECLK)에 응답하여 디스플레이 데이터를 갖는 데이터 패킷들(data packets)을 입출력 한다. 상기 데이터 패킷들은 디스플레이 데이터, 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), 데이터 활성화 신호(DE) 등을 포함할 수 있다.
AP(1100)로부터 데이터 패킷들이 DDI 칩(1200)에 입력되고, DDI 칩(1200)으로부터 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), 데이터 활성화 신호(DE), 및 디스플레이 데이터(RGB Data)가 출력될 수 있다. 일부 실시예들에서, AP(1100) 및 DDI 칩(1200)은 MIPI(mobile industry processor interface), MDDI(mobile display digital interface), CDP(compact display port) 등과 같은 인터페이싱을 수행할 수 있다. 일부 실시예들에서, DDI 칩(1200)에는 AP(1100)와의 고속 직렬 인터페이스(high speed serial interface) 위하여 그래픽 메모리(graphic memory; GRAM)가 내장될 수 있다. 다른 일부 실시예들에서, DDI 칩(1200)은 AP(1100)와의 고속 직렬 인터페이스를 위하여 GRAM을 사용하지 않고 데이터 패킷들을 버퍼링해두었다가 디스플레이 데이터를 출력할 수도 있다.
디스플레이 패널(1300)은 DDI 칩(1200)의 제어에 따라 디스플레이 데이터를 프레임(frame) 단위로 표시할 수 있다. 디스플레이 패널(1300)은 유기 발광 표시 패널(organic light emitting display panel; OLED), 액정 표시 패널(liquid crystal display panel; LCD), 플라즈마 표시 패널(plasma display panel; PDP), 전기영동 표시 패널(electrophoretic display panel), 또는 일렉트로웨팅 표시 패널(electrowetting display panel)로 이루어질 수 있다. 일부 실시예들에서, 디스플레이 패널(1300)은 터치 스크린(도시 생략)에 연결될 수 있으며, 상기 터치 스크린으로부터 감지 데이터를 입력 받도록 구성될 수 있다.
본 발명의 기술적 사상에 의한 디스플레이 장치(1000)에서, DDI 칩(1200)은 도 1a 내지 도 6b을 참조하여 설명한 집적회로 소자(100, 200, 300, 400, 500, 600) 중 적어도 하나를 포함할 수 있다. 따라서, DDI 칩(1200)에 포함되는 동작 전압이 비교적 큰 고전압 트랜지스터들의 퍼포먼스를 향상시킬 수 있다.
도 9a 내지 도 17b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들로서, 도 9a, 도 8a, ..., 도 17a는 각각 도 4a 내지 도 4c에 예시한 집적회로 소자(400)의 예시적인 제조 방법을 설명하기 위한 평면도이고, 도 9b, 도 8b, ..., 도 17b는 각각 도 9a, 도 8a, ..., 도 17a의 X1 - X1' 선 단면 및 X2 - X2' 선 단면의 일부 구성들을 도시한 단면도이다. 도 9a 내지 도 17b에 있어서, 도 1 내지 도 4c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 9a 및 도 9b를 참조하면, 제1 영역(I) 및 제2 영역(II)을 포함하는 기판(110)을 준비한다. 기판(110)의 제1 영역(I) 위에 복수의 제1 마스크 패턴(M1)을 형성하고, 기판(110)의 제2 영역(II) 위에 복수의 제2 마스크 패턴(M2)을 형성한다. 복수의 제1 마스크 패턴(M1)은 제1 영역(I)의 게이트 주변 영역(GPA)에서는 X 방향을 따라 제1 피치(P1)로 반복적으로 배치되고 Y 방향을 따라 상호 평행하게 연장되고, 제1 영역(I)의 게이트 영역(GA)에서는 X 방향을 따라 제1 피치(P1)의 2 배인 제2 피치(P2)로 반복적으로 배치되고 Y 방향을 따라 상호 평행하게 연장될 수 있다. 복수의 제2 마스크 패턴(M2)은 제2 영역(II)의 게이트 주변 영역(GPB) 및 게이트 라인 영역(GB)에서 X 방향을 따라 제1 피치(P1)로 반복적으로 배치되고 Y 방향을 따라 상호 평행하게 연장될 수 있다.
복수의 제1 및 제2 마스크 패턴(M1, M2)은 각각 기판(110) 상에 차례로 형성된 패드산화막 패턴(712) 및 하드마스크 패턴(714)을 포함할 수 있다. 패드산화막 패턴(712)은 기판(110)의 표면을 열산화시켜 얻어진 산화막으로 이루어질 수 있다. 하드마스크 패턴(714)은 실리콘 질화막, 실리콘 산화질화막, SOG(spin on glass) 막, SOH(spin on hardmask) 막, 또는 이들의 조합으로 이루어질 수 있다.
도 10a 및 도 10b를 참조하면, 복수의 제1 및 제2 마스크 패턴(M1, M2)을 식각 마스크로 이용하여 기판(110)의 일부 영역을 식각하여, 제1 영역(I)에 복수의 핀형 활성 영역(FA)을 형성하고, 제2 영역(II)에 복수의 제3 핀형 활성 영역(FB)을 형성한다. 복수의 핀형 활성 영역(FA) 및 복수의 제3 핀형 활성 영역(FB)은 각각 기판(110)의 주면(110M)에 수직인 방향(Z 방향)을 따라 상부로 돌출되고 Y 방향으로 상호 평행하게 연장될 수 있다.
제1 영역(I)의 게이트 주변 영역(GPA)에서는 복수의 핀형 활성 영역(FA)이 X 방향을 따라 제1 피치(P1)로 반복적으로 배치되고 Y 방향을 따라 상호 평행하게 연장되고, 제1 영역(I)의 게이트 영역(GA)에서는 복수의 핀형 활성 영역(FA) 중 일부인 복수의 제1 핀형 활성 영역(FA1)이 X 방향을 따라 제1 피치(P1)의 2 배인 제2 피치(P2)로 반복적으로 배치되고 Y 방향을 따라 상호 평행하게 연장될 수 있다. 복수의 제3 핀형 활성 영역(FB)은 제2 영역(II)의 게이트 주변 영역(GPB) 및 게이트 라인 영역(GB)에서 X 방향을 따라 서로 동일한 제1 피치(P1)로 반복적으로 배치되고 Y 방향을 따라 상호 평행하게 연장될 수 있다.
복수의 핀형 활성 영역(FA) 및 복수의 제3 핀형 활성 영역(FB)은 복수의 제1 및 제2 마스크 패턴(M1, M2)으로 덮여 있을 수 있다. 도 10a에는 이해의 편의를 위하여 복수의 제1 및 제2 마스크 패턴(M1, M2)의 도시를 생략하고, 복수의 핀형 활성 영역(FA) 및 복수의 제3 핀형 활성 영역(FB)을 점선으로 표시하였다.
도 11a 및 도 11b를 참조하면, 제1 영역(I) 및 제2 영역(II)에서 복수의 핀형 활성 영역(FA) 및 복수의 제3 핀형 활성 영역(FB) 각각의 사이의 공간들을 채우는 소자분리막(112)을 형성한다. 소자분리막(112)이 형성된 후, 복수의 하드마스크 패턴(714)이 노출되도록 상면을 평탄화할 수 있다. 이 때, 상기 복수의 하드마스크 패턴(714)의 일부가 소모되어 이들의 높이가 낮아질 수 있다. 소자분리막(112)이 형성된 후, 복수의 핀형 활성 영역(FA) 및 복수의 제3 핀형 활성 영역(FB)은 복수의 제1 및 제2 마스크 패턴(M1, M2)으로 덮여 있을 수 있다. 도 11a에는 이해의 편의를 위하여 복수의 제1 및 제2 마스크 패턴(M1, M2)의 도시를 생략하고, 복수의 핀형 활성 영역(FA) 및 복수의 제3 핀형 활성 영역(FB)을 점선으로 표시하였다.
도 12a 및 도 12b를 참조하면, 도 11a 및 도 11b의 결과물에서 복수의 제1 및 제2 마스크 패턴(M1, M2)을 제거하고 소자분리막(112)의 일부를 제거하기 위한 리세스(recess) 공정을 수행하여, 제1 영역(I) 및 제2 영역(II)에서 복수의 핀형 활성 영역(FA) 및 복수의 제3 핀형 활성 영역(FB) 각각의 상면과 상부 측벽들을 노출시킨다. 소자분리막(112)의 리세스 공정을 수행하기 위하여, 건식 식각, 습식 식각, 또는 이들의 조합을 이용할 수 있다.
소자분리막(112)의 리세스 공정을 수행한 후, 제1 영역(I) 및 제2 영역(II)에서 소자분리막(112)의 상면의 높이가 낮아지고, 복수의 핀형 활성 영역(FA) 및 복수의 제3 핀형 활성 영역(FB) 각각의 상부가 소자분리막(112) 위로 돌출될 수 있다. 소자분리막(112)은 복수의 핀형 활성 영역(FA) 및 복수의 제3 핀형 활성 영역(FB) 각각의 하부 측벽을 덮을 수 있다.
도 13a 및 도 13b를 참조하면, 제1 영역(I)에서 복수의 핀형 활성 영역(FA) 각각의 노출 표면을 덮는 복수의 제1 게이트 절연막(122)을 형성하고, 제2 영역(II)에서 제3 핀형 활성 영역(FB) 각각의 노출 표면을 덮는 복수의 제1 게이트 절연막(122B)을 형성한다. 도 13a에는 이해의 편의를 위하여 복수의 핀형 활성 영역(FA) 및 복수의 제3 핀형 활성 영역(FB)을 점선으로 표시하였으며, 복수의 제1 게이트 절연막(122, 122B)의 도시를 생략하였다.
복수의 제1 게이트 절연막(122, 122B)을 형성하는 공정은 동시에 수행될 수 있다. 복수의 제1 게이트 절연막(122, 122B)은 소자분리막(112)의 표면은 덮지 않을 수 있다. 복수의 제1 게이트 절연막(122, 122B)은 산화막으로 이루어질 수 있다. 예시적인 실시예들에서, 복수의 제1 게이트 절연막(122, 122B)은 약 10 Å 내지 약 50 Å의 두께를 가질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
그 후, 제1 영역(I)의 게이트 영역(GA)에서 복수의 핀형 활성 영역(FA), 복수의 제1 게이트 절연막(122), 및 소자분리막(112)을 덮는 제1 더미 라인(130A)과, 제1 더미 라인(130A)의 측벽들을 덮는 절연 스페이서(140A)를 형성하고, 제2 영역(II)의 게이트 라인 영역(GB)에서 복수의 제3 핀형 활성 영역(FB), 복수의 제1 게이트 절연막(122B), 및 소자분리막(112)을 덮는 제2 더미 라인(130B)과, 제2 더미 라인(130B)의 측벽들을 덮는 절연 스페이서(140B)를 형성한다. 제1 및 제2 더미 라인(130A, 130B)은 동시에 형성될 수 있다. 절연 스페이서(140A, 140B)는 동시에 형성될 수 있다.
제1 및 제2 더미 라인(130A, 130B)은 각각 더미 게이트막(132)과, 더미 게이트막(132)을 덮는 절연 캡핑막(134)을 포함할 수 있다. 더미 게이트막(132)은 폴리실리콘막으로 이루어질 수 있다. 절연 캡핑막(134)은 실리콘 질화막으로 이루어질 수 있다. 절연 스페이서(140A, 140B)는 실리콘 질화막으로 이루어질 수 있다.
제1 영역(I)에서 제1 더미 라인(130A)의 Y 방향 양측에 있는 게이트 주변 영역(GPA)에 한 쌍의 소스/드레인 영역(170)을 형성하고, 제2 영역(II)에서 제2 더미 라인(130B)의 Y 방향 양측에 있는 게이트 주변 영역(GPB)에 한 쌍의 소스/드레인 영역(170B)을 형성한다. 제1 영역(1)에 형성된 한 쌍의 소스/드레인 영역(170)은 복수의 제1 핀형 활성 영역(FA1) 및 복수의 제2 핀형 활성 영역(FA2) 위에 배치되고 복수의 제1 핀형 활성 영역(FA1) 및 복수의 제2 핀형 활성 영역(FA2)에 연결되도록 형성될 수 있다. 제2 영역(II)에 형성된 한 쌍의 소스/드레인 영역(170B)은 복수의 제3 핀형 활성 영역(FB) 위에 배치되고 복수의 제3 핀형 활성 영역(FB)에 연결되도록 형성될 수 있다. 복수의 소스/드레인 영역(170, 170B)은 동시에 형성될 수 있다. 도 13a에는 제2 영역(II)에서 1 개의 소스/드레인 영역(170B)이 복수의 제3 핀형 활성 영역(FB)에 연결되도록 형성된 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 본 발명의 기술적 사상에 의하면, 제2 영역(II)에서 1 개의 제3 핀형 활성 영역(FB)에만 연결되는 복수의 소스/드레인 영역을 형성할 수도 있다. 도시하지는 않았으나, 제1 영역(I) 및 제2 영역(II)에서 복수의 소스/드레인 영역(170, 170B) 중 적어도 일부의 상면을 덮는 식각 정지막을 형성할 수 있다. 상기 식각 정지막은 실리콘 질화막으로 이루어질 수 있다.
도 14a 및 도 14b를 참조하면, 도 13a 및 도 13b의 결과물 상에 제1 더미 라인(130A) 및 절연 스페이서(140A) 각각의 일부를 노출시키는 포토레지스트 패턴(도시 생략)을 형성한다. 상기 포토레지스트 패턴은 제2 영역(II)은 완전히 덮고, 제1 영역(I)에서 제1 더미 라인(130A) 및 절연 스페이서(140A) 각각의 식각 대상 부분을 제외한 다른 부분을 덮을 수 있다. 제1 영역(I)에서 제1 더미 라인(130A) 및 절연 스페이서(140A) 중 상기 포토레지스트 패턴을 통해 노출되는 부분들은 제1 핀형 활성 영역(FA1)과 수직으로 오버랩되는 부분들을 포함할 수 있다.
상기 포토레지스트 패턴을 식각 마스크로 이용하여 제1 더미 라인(130A) 및 절연 스페이서(140A)의 노출된 부분들을 식각하여 복수의 제1 더미 패턴(130C) 및 복수의 절연 스페이서 패턴(140C)을 형성한다. 복수의 제1 더미 패턴(130C)은 각각 더미 게이트막(132)의 식각 후 남은 부분들과, 절연 캡핑막(134)의 식각 후 남은 부분들을 포함할 수 있다. 복수의 제1 더미 패턴(130C)은 복수의 제1 핀형 활성 영역(FA1) 각각의 사이에서 복수의 제1 핀형 활성 영역(FA1)으로부터 수평 방향으로 이격된 위치에 배치될 수 있다. 복수의 제1 더미 패턴(130C)이 형성된 후, 복수의 제1 더미 패턴(130C) 각각의 사이에서 복수의 제1 핀형 활성 영역(FA1)을 덮는 복수의 제1 게이트 절연막(122)과, 소자분리막(112)의 상면이 노출될 수 있다. 예시적인 실시예들에서, 복수의 제1 더미 패턴(130C) 및 복수의 절연 스페이서 패턴(140C)을 형성하기 위한 식각 공정시 노출되는 복수의 제1 게이트 절연막(122)의 적어도 일부가 상기 식각 분위기에 의해 손상될 수 있다. 이 경우, 손상된 복수의 제1 게이트 절연막(122)을 열처리하여 큐어링하거나, 손상된 복수의 제1 게이트 절연막(122)을 제거하고 새로운 복수의 제1 게이트 절연막(122)을 형성할 수 있다.
그 후, 상기 포토레지스트 패턴을 제거하여, 복수의 제1 더미 패턴(130C) 및 복수의 절연 스페이서 패턴(140C) 각각의 상면을 노출시킬 수 있다. 제1 영역(I)에서 제1 더미 패턴(130C) 각각의 양측에는 소자분리막(112)의 상면을 노출하는 제1 공간(SB1) 및 제2 공간(SB2)이 남을 수 있다.
도 15a 및 도 15b를 참조하면, 도 14a 및 도 14b의 결과물에서 제1 영역(I)에 있는 제1 공간(SB1) 및 제2 공간(SB2)을 채우며 복수의 제1 핀형 활성 영역(FA1) 각각의 상면 위에서 제1 게이트 절연막(122)을 덮는 갭필 게이트 절연막(124)을 형성한다. 갭필 게이트 절연막(124)은 산화막으로 이루어질 수 있다. 예시적인 실시예들에서, 갭필 게이트 절연막(124)을 형성하기 위하여 FCVD (flowable chemical vapor deposition) 공정을 이용할 수 있다.
그 후, 제1 영역(I) 및 제2 영역(II)에서 복수의 더미 게이트막(132)이 노출되도록 복수의 절연 캡핑막(134)을 제거하고, 얻어진 결과물을 평탄화하여 복수의 더미 게이트막(132) 각각의 상면, 복수의 절연 스페이서 패턴(140C) 각각의 상면, 및 갭필 게이트 절연막(124)의 상면이 동일 평면상에서 연장되도록 할 수 있다.
도 16a 및 도 16b를 참조하면, 제1 영역(I)에서 복수의 더미 게이트막(132) 각각을 제2 게이트 절연막(128) 및 게이트막(164)의 적층 구조로 치환하고, 제2 영역(II)에서 복수의 더미 게이트막(132) 각각을 제2 게이트 절연막(128B) 및 게이트막(164)의 적층 구조로 치환한다.
이를 위하여, 먼저 제1 영역(I) 및 제2 영역(II)에서 각각 복수의 더미 게이트막(132)을 제거할 수 있다. 제1 영역(I)에서 복수의 더미 게이트막(132)이 제거된 공간들을 통해 갭필 게이트 절연막(124)이 노출될 수 있다. 그 후, 제1 영역(I)에서 복수의 더미 게이트막(132)이 제거된 공간들 내에 제2 게이트 절연막(128) 및 게이트막(164)을 순차적으로 형성하고, 제2 영역(II)에서 복수의 더미 게이트막(132)이 제거된 공간에 제2 게이트 절연막(128B) 및 게이트막(164)을 순차적으로 형성할 수 있다. 제1 영역(I)에서 제2 게이트 절연막(128)은 갭필 게이트 절연막(124)에 접하도록 형성될 수 있다.
제1 영역(I) 및 제2 영역(II)에서 제2 게이트 절연막(128) 및 제2 게이트 절연막(128B)은 동시에 형성될 수 있다. 제1 영역(I) 및 제2 영역(II)에서 게이트막(164)은 동시에 형성될 수 있다. 제1 영역(I)에서 복수의 게이트막(164)은 복수의 게이트(160)를 구성할 수 있다. 제2 영역(II)에서 복수의 게이트막(164)은 게이트 라인(160B)을 구성할 수 있다. 게이트막(164)의 구성 물질은 도 1a 내지 도 1c를 참조하여 설명한 복수의 게이트(160)의 구성 물질에 대하여 설명한 바와 같다. 복수의 게이트(160) 및 게이트 라인(160B) 각각의 상면과, 복수의 제2 게이트 절연막(128, 128B) 각각의 상면과, 갭필 게이트 절연막(124)의 상면은 평탄화되어 동일 평면상에서 연장될 수 있다.
도 17a 및 도 17b를 참조하면, 도 16a 및 도 16b의 결과물 상에 절연막(174, 174B)과, 절연막(174, 174B)을 관통하는 복수의 게이트 콘택(182) 및 게이트 라인 콘택(182B)을 형성하고, 복수의 게이트 콘택(182) 및 게이트 라인 콘택(182B) 위에 금속 배선층(184, 184B)을 형성한다. 금속 배선층(184, 184B)은 기판(110) 상의 동일 레벨에 형성될 수 있다. 여기서, 용어 "레벨"은 기판(110)의 상면으로부터 수직 방향(Z 방향 또는 -Z 방향)을 따르는 거리를 의미한다. 절연막(174, 174B)은 동시에 형성될 수 있다. 복수의 게이트 콘택(182) 및 게이트 라인 콘택(182B)은 동시에 형성될 수 있다. 금속 배선층(184, 184B)은 동시에 형성될 수 있다.
도 9a 내지 도 17b를 참조하여 설명한 집적회로 소자의 제조 방법에 의하면, 제1 영역(I)에는 비교적 높은 동작 전압이 인가되는 고전압 트랜지스터로 이루어지는 제1 트랜지스터(TR4A)를 형성하고, 제2 영역(II)에는 비교적 낮은 동작 전압이 인가되는 저전압 트랜지스터로 이루어지는 제2 트랜지스터(TR4B)를 형성하는 공정을 동시에 수행할 수 있다. 따라서, 다양한 동적 전압이 요구되는 다양한 트랜지스터들의 제조 공정을 단순화할 수 있으며, 제1 영역(I)에 제1 트랜지스터(TR4A)를 형성하는 데 있어서, 제2 영역(II)에 형성되는 FinFET 구조의 제2 트랜지스터(TR4B)의 제조 공정에 추가되는 별도의 부가 공정을 최소화함으로써 FinFET 구조의 트랜지스터 형성 공정과의 호환성이 향상될 수 있다. 따라서, 저전압 트랜지스터와 고전압 트랜지스터가 혼재된 집적회로 소자의 제조시 생산성을 향상시킬 수 있으며, 고전압 트랜지스터가 점유하는 면적을 감소시킴으로써 본 발명의 집적회로 소자를 포함하는 칩 사이즈를 줄일 수 있다.
또한, 제1 영역(I)에서 고전압 트랜지스터인 제1 트랜지스터(TR4A)를 형성하는 데 있어서, 도 14a 및 도 14b를 참조하여 설명한 바와 같이 제1 더미 패턴(130C)을 형성하기 위한 식각 공정을 수행할 때 제1 더미 패턴(130C)의 X 방향 폭을 적절히 선택함으로써 제1 더미 패턴(130C)과 제1 핀형 활성 영역(FA1)과의 사이에 남게 되는 제1 공간(SB1) 및 제2 공간(SB2)의 X 방향 폭을 다양하게 결정할 수 있다. 따라서, 후속 공정에서 제1 공간(SB1) 및 제2 공간(SB2)을 채우는 갭필 게이트 절연막(124)의 X 방향 두께를 원하는 바에 따라 용이하게 제어할 수 있다. 따라서, 다양한 동적 전압이 요구되는 다양한 트랜지스터들을 하나의 기판상에 구현하기 위한 공정이 단순화될 수 있다.
이상, 도 9a 내지 도 17b를 참조하여 도 4a 내지 도 4c에 예시한 집적회로 소자(400)의 예시적인 제조 방법에 대하여 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여, 도 1a 내지 도 3과 도 5a 내지 도 6b에 예시한 집적회로 소자(100, 200, 300, 500, 600), 또는 이들과 유사한 구조를 가지는 다양한 집적회로 소자들을 제조할 수 있다.
예시적인 실시예들에서, 도 1a 내지 도 1c에 예시한 집적회로 소자(100)와 도 2에 예시한 집적회로 소자(200)를 제조하기 위하여, 도 9a 내지 도 17b를 참조하여 설명한 집적회로 소자(400)의 제조 방법 중 제1 영역(I)에서 수행되는 공정들을 이용할 수 있다. 특히, 도 2에 예시한 집적회로 소자(200)를 제조하기 위하여, 도 9a 내지 도 15b를 참조하여 설명한 공정들을 수행하고, 도 16a 및 도 16b를 참조하여 설명한 공정에서 복수의 더미 게이트막(132)을 제거한 후, 제1 영역(I)에서 제2 게이트 절연막(128) 및 게이트막(164)을 형성하기 전에, 복수의 더미 게이트막(132)이 제거된 공간을 통해 노출되는 소자분리막(112)을 식각하여 소자분리막(112)으로부터 도 2에 예시한 바와 같이 복수의 리세스(212R)가 형성된 절연막(212)을 형성할 수 있다. 그 후, 제1 영역(I)에서 절연막(212)이 형성된 결과물 상에 제2 게이트 절연막(128) 및 게이트막(164)을 형성할 수 있다. 그 후, 도 17a 및 도 17b를 참조하여 설명한 공정들을 수행할 수 있다.
예시적인 실시예들에서, 도 5a 및 도 5b에 예시한 집적회로 소자(500)와 도 6a 및 도 6b에 예시한 집적회로 소자(600)를 제조하기 위하여, 도 9a 내지 도 17b를 참조하여 설명한 집적회로 소자(400)의 제조 방법을 이용할 수 있다. 특히, 집적회로 소자(500, 600)에 구비된 복수의 핀형 활성 영역(FA5)을 형성하기 위하여, 도 9a 및 도 9b를 참조하여 설명한 공정에서 제1 영역(I)에 형성되는 복수의 제1 마스크 패턴(M1) 형성 공정에서 복수의 제1 마스크 패턴(M1)의 폭 및 피치를 적절히 변경시킬 수 있다. 그 후, 도 10a 및 도 10b를 참조하여 설명한 바와 같은 공정을 수행하여 복수의 제1 핀형 활성 영역(FA51) 및 복수의 제2 핀형 활성 영역(FA52)을 포함하는 복수의 핀형 활성 영역(FA5)을 형성할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
120: 게이트 절연막, 122: 제1 게이트 절연막, 124: 갭필 게이트 절연막, 128: 제2 게이트 절연막, 160: 게이트, FA: 핀형 활성 영역.

Claims (20)

  1. 기판으로부터 수직 방향으로 돌출되고 상호 평행하게 연장된 한 쌍의 제1 핀형 활성 영역과,
    상기 한 쌍의 제1 핀형 활성 영역 사이에 개재되고 상기 한 쌍의 제1 핀형 활성 영역으로부터 제1 수평 방향으로 이격되고 상기 한 쌍의 제1 핀형 활성 영역과 평행한 방향으로 길게 연장된 게이트와,
    상기 한 쌍의 제1 핀형 활성 영역 중 하나와 상기 게이트와의 사이의 제1 공간, 및 상기 한 쌍의 제1 핀형 활성 영역 중 다른 하나와 상기 게이트와의 사이의 제2 공간을 채우는 게이트 절연막과,
    상기 제1 수평 방향에 수직인 제2 수평 방향에서 상기 게이트의 양측에 배치되고 상기 한 쌍의 제1 핀형 활성 영역 위에 형성된 한 쌍의 소스/드레인 영역을 포함하는 집적회로 소자.
  2. 제1항에 있어서,
    상기 한 쌍의 제1 핀형 활성 영역 사이에 위치되고 상기 제2 수평 방향에서 상기 게이트와 일직선 상에 배치된 한 쌍의 제2 핀형 활성 영역을 더 포함하고,
    상기 한 쌍의 소스/드레인 영역은 상기 게이트의 양측에서 상기 한 쌍의 제1 핀형 활성 영역 및 상기 한 쌍의 제2 핀형 활성 영역 위에 배치된 집적회로 소자.
  3. 제1항에 있어서,
    상기 게이트 절연막은 상기 한 쌍의 제1 핀형 활성 영역 각각의 측벽들 및 상면을 덮는 제1 게이트 절연막과, 상기 게이트의 측벽들 및 저면을 덮는 제2 게이트 절연막과, 상기 제1 게이트 절연막과 상기 제2 게이트 절연막과의 사이에서 상기 제1 공간 및 상기 제2 공간을 채우는 갭필 게이트 절연막을 포함하고, 상기 갭필 게이트 절연막은 제1 게이트 절연막을 사이에 두고 상기 한 쌍의 제1 핀형 활성 영역을 덮는 집적회로 소자.
  4. 제1항에 있어서,
    상기 한 쌍의 제1 핀형 활성 영역은 각각 상기 제1 수평 방향에서 제1 폭을 가지고, 상기 게이트는 상기 제1 수평 방향에서 상기 제1 폭보다 더 큰 제2 폭을 가지는 집적회로 소자.
  5. 제1항에 있어서,
    상기 게이트와 상기 한 쌍의 제1 핀형 활성 영역은 상기 수직 방향에서 서로 오버랩되지 않는 집적회로 소자.
  6. 기판의 제1 영역에서 상기 기판으로부터 수직 방향으로 돌출되고 제1 수평 방향을 따라 반복적으로 배치된 복수의 제1 핀형 활성 영역과,
    상기 복수의 제1 핀형 활성 영역 각각의 사이에 하나씩 개재되고 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 길게 연장된 복수의 게이트와,
    상기 복수의 제1 핀형 활성 영역과 상기 복수의 게이트와의 사이의 공간들을 채우며 상기 복수의 제1 핀형 활성 영역 각각의 상면을 덮는 게이트 절연막과,
    상기 복수의 제1 핀형 활성 영역 위에 형성되고 상기 제2 수평 방향에서 상기 복수의 게이트의 양측에 배치된 한 쌍의 소스/드레인 영역을 포함하는 집적회로 소자.
  7. 제6항에 있어서,
    상기 복수의 제1 핀형 활성 영역 각각의 사이에서 상기 기판 상에 배치된 소자분리막을 더 포함하고, 상기 복수의 게이트는 상기 소자분리막 위에 배치된 집적회로 소자.
  8. 제6항에 있어서,
    상기 복수의 제1 핀형 활성 영역 각각의 하부 측벽을 덮는 절연막을 더 포함하고, 상기 절연막은 상기 절연막의 상면 중 상기 복수의 게이트에 대면하는 위치에 형성된 복수의 리세스를 포함하고, 상기 복수의 게이트 각각의 일부는 상기 복수의 리세스 중에서 선택되는 하나의 리세스에 수용되어 있는 집적회로 소자.
  9. 제6항에 있어서,
    상기 복수의 제1 핀형 활성 영역은 복수의 채널 영역을 포함하고, 상기 복수의 채널 영역은 각각 상기 제1 수평 방향에서 상기 게이트 절연막을 사이에 두고 상기 복수의 게이트 중에서 선택되는 하나의 게이트와 대면하는 집적회로 소자.
  10. 제6항에 있어서,
    상기 복수의 제1 핀형 활성 영역 각각의 사이에 하나씩 배치된 복수의 제2 핀형 활성 영역을 더 포함하고, 상기 복수의 제2 핀형 활성 영역은 각각 상기 제2 수평 방향을 따라 상기 복수의 게이트 중에서 선택되는 하나의 게이트와 일직선 상에 배치되고, 상기 한 쌍의 소스/드레인 영역은 상기 복수의 제2 핀형 활성 영역 위에 형성된 집적회로 소자.
  11. 제6항에 있어서,
    상기 기판의 제2 영역에서 상기 기판으로부터 상기 수직 방향으로 돌출된 복수의 제3 핀형 활성 영역과,
    상기 복수의 제3 핀형 활성 영역 상에서 상기 복수의 제3 핀형 활성 영역과 교차하는 방향으로 연장된 게이트 라인을 더 포함하고,
    상기 제1 수평 방향에서 상기 복수의 제1 핀형 활성 영역의 피치는 상기 복수의 제3 핀형 활성 영역의 피치보다 더 큰 집적회로 소자.
  12. 제11항에 있어서,
    상기 제1 영역은 제1 동작 전압이 인가되는 고전압 트랜지스터 영역이고, 상기 제2 영역은 상기 제1 동작 전압보다 낮은 제2 동작 전압이 인가되는 저전압 트랜지스터 영역이고,
    상기 제1 수평 방향에서 상기 복수의 제1 핀형 활성 영역 각각의 폭은 상기 복수의 제3 핀형 활성 영역 각각의 폭과 같거나 더 큰 집적회로 소자.
  13. 기판의 제1 영역에 포함된 게이트 영역 및 게이트 주변 영역에서 상기 기판으로부터 돌출된 한 쌍의 제1 핀형 활성 영역과,
    상기 게이트 주변 영역에서 상기 한 쌍의 제1 핀형 활성 영역 사이에 개재된 제2 핀형 활성 영역과,
    상기 게이트 영역에서 상기 한 쌍의 제1 핀형 활성 영역 사이에 배치되고 상기 한 쌍의 제1 핀형 활성 영역의 길이 방향을 따라 길게 연장되고 상기 한 쌍의 제1 핀형 활성 영역으로부터 제1 수평 방향으로 이격되어 있는 게이트와,
    상기 한 쌍의 제1 핀형 활성 영역 중 하나와 상기 게이트와의 사이의 제1 공간, 및 상기 한 쌍의 제1 핀형 활성 영역 중 다른 하나와 상기 게이트와의 사이의 제2 공간을 채우는 게이트 절연막과,
    상기 한 쌍의 제1 핀형 활성 영역 및 상기 제2 핀형 활성 영역 상에 형성되고, 상기 제1 수평 방향에 수직인 제2 수평 방향에서 상기 게이트의 양측에 배치된 한 쌍의 제1 소스/드레인 영역과,
    상기 기판의 제2 영역에서 상기 기판으로부터 돌출된 제3 핀형 활성 영역과,
    상기 제3 핀형 활성 영역 상에서 상기 제3 핀형 활성 영역과 교차하는 방향으로 연장되고 상기 제3 핀형 활성 영역과 수직 방향으로 오버랩된 게이트 라인과,
    상기 제3 핀형 활성 영역과 상기 게이트 라인과의 사이에 개재된 제2 영역 게이트 절연막과,
    상기 제3 핀형 활성 영역 상에서 상기 게이트 라인의 양측에 배치된 한 쌍의 제2 소스/드레인 영역을 포함하는 집적회로 소자.
  14. 제13항에 있어서,
    상기 한 쌍의 제1 핀형 활성 영역 각각의 폭은 상기 제3 핀형 활성 영역의 폭과 같거나 더 크고, 상기 제1 수평 방향에서 상기 게이트 절연막의 두께는 상기 제2 영역 게이트 절연막의 두께보다 더 큰 집적회로 소자.
  15. 제13항에 있어서,
    상기 한 쌍의 제1 핀형 활성 영역 각각의 하부 측벽을 덮는 절연막을 더 포함하고, 상기 절연막은 상기 절연막의 상면에 형성된 리세스를 포함하고, 상기 게이트의 일부는 상기 리세스에 수용되어 있는 집적회로 소자.
  16. 기판에 제1 수평 방향에서 서로 이격되고 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 상호 평행하게 연장되는 한 쌍의 핀형 활성 영역을 형성하는 단계와,
    상기 한 쌍의 핀형 활성 영역 사이에서 상기 한 쌍의 핀형 활성 영역 각각의 하부 측벽을 덮는 소자분리막을 형성하는 단계와,
    상기 한 쌍의 핀형 활성 영역 사이에서 상기 소자분리막 위에 상기 한 쌍의 핀형 활성 영역으로부터 상기 제1 수평 방향으로 이격되고 상기 한 쌍의 핀형 활성 영역과 평행한 방향으로 길게 연장된 더미 패턴을 형성하는 단계와,
    상기 한 쌍의 핀형 활성 영역 중 하나와 상기 더미 패턴과의 사이의 제1 공간, 및 상기 한 쌍의 핀형 활성 영역 중 다른 하나와 상기 더미 패턴과의 사이의 제2 공간을 채우는 갭필 게이트 절연막을 형성하는 단계와,
    상기 더미 패턴을 제거하는 단계와,
    상기 더미 패턴이 제거된 공간에 게이트를 형성하는 단계를 포함하는 집적회로 소자의 제조 방법.
  17. 제16항에 있어서,
    상기 소자분리막을 형성하는 단계 후, 상기 더미 패턴을 형성하는 단계 전에, 상기 한 쌍의 핀형 활성 영역 위에 제1 게이트 절연막을 형성하는 단계와,
    상기 더미 패턴을 제거하는 단계 후, 상기 게이트를 형성하는 단계 전에, 상기 더미 패턴이 제거된 공간에 상기 갭필 게이트 절연막에 접하는 제2 게이트 절연막을 형성하는 단계를 더 포함하는 집적회로 소자의 제조 방법.
  18. 제16항에 있어서,
    상기 갭필 게이트 절연막을 형성하는 단계에서, 상기 갭필 게이트 절연막은 상기 한 쌍의 핀형 활성 영역 각각의 측벽들 및 상면을 덮도록 형성되는 집적회로 소자의 제조 방법.
  19. 기판의 게이트 영역 및 게이트 주변 영역에 제1 수평 방향을 따라 서로 이격된 복수의 핀형 활성 영역을 형성하는 단계와,
    상기 복수의 핀형 활성 영역 각각의 사이에서 상기 기판 상에 상기 복수의 핀형 활성 영역 각각의 하부 측벽을 덮는 소자분리막을 형성하는 단계와,
    상기 게이트 영역에서 상기 복수의 핀형 활성 영역 및 상기 소자분리막을 덮는 더미 라인을 형성하는 단계와,
    게이트 주변 영역에서 상기 더미 라인의 양측에 상기 복수의 핀형 활성 영역에 연결되는 한 쌍의 소스/드레인 영역을 형성하는 단계와,
    상기 더미 라인의 일부를 제거하여 상기 복수의 핀형 활성 영역 각각으로부터 상기 제1 수평 방향으로 이격되고 상기 복수의 핀형 활성 영역 각각의 사이에 하나씩 배치되는 복수의 더미 패턴을 형성하는 단계와,
    상기 복수의 핀형 활성 영역 및 상기 복수의 더미 패턴 각각의 사이의 공간들을 채우는 갭필 게이트 절연막을 형성하는 단계와,
    상기 복수의 더미 패턴을 제거하여, 상기 복수의 더미 패턴이 제거된 공간들을 통해 상기 갭필 게이트 절연막을 노출시키는 단계와,
    상기 복수의 더미 패턴이 제거된 공간들 내에 상기 복수의 핀형 활성 영역과 평행한 방향으로 길게 연장된 복수의 게이트를 형성하는 단계를 포함하는 집적회로 소자의 제조 방법.
  20. 제19항에 있어서,
    상기 복수의 핀형 활성 영역을 형성하는 단계에서 상기 복수의 핀형 활성 영역은 상기 게이트 영역 및 상기 게이트 주변 영역에서 상기 기판으로부터 돌출된 복수의 제1 핀형 활성 영역과, 상기 게이트 주변 영역에서 상기 복수의 제1 핀형 활성 영역 각각의 사이에 하나씩 개재된 복수의 제2 핀형 활성 영역을 포함하도록 형성되고,
    상기 게이트를 형성하는 단계에서, 상기 게이트는 상기 복수의 제2 핀형 활성 영역 중 적어도 하나와 상기 제1 수평 방향에 수직인 제2 수평 방향에서 일직선상에 배치되도록 형성되는 집적회로 소자의 제조 방법.
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