KR20190046092A - 반도체 소자 - Google Patents
반도체 소자 Download PDFInfo
- Publication number
- KR20190046092A KR20190046092A KR1020170139256A KR20170139256A KR20190046092A KR 20190046092 A KR20190046092 A KR 20190046092A KR 1020170139256 A KR1020170139256 A KR 1020170139256A KR 20170139256 A KR20170139256 A KR 20170139256A KR 20190046092 A KR20190046092 A KR 20190046092A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- semiconductor device
- electrode layer
- region
- gate electrode
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 150
- 239000000758 substrate Substances 0.000 claims abstract description 89
- 230000010287 polarization Effects 0.000 claims description 51
- 238000000034 method Methods 0.000 claims description 31
- 230000005290 antiferromagnetic effect Effects 0.000 claims description 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 13
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 13
- 229910052710 silicon Inorganic materials 0.000 claims description 13
- 239000010703 silicon Substances 0.000 claims description 13
- 239000010936 titanium Substances 0.000 claims description 13
- 229910052721 tungsten Inorganic materials 0.000 claims description 10
- 239000010937 tungsten Substances 0.000 claims description 10
- 229910001928 zirconium oxide Inorganic materials 0.000 claims description 9
- 239000010949 copper Substances 0.000 claims description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 6
- 229910052782 aluminium Inorganic materials 0.000 claims description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 6
- 229910052802 copper Inorganic materials 0.000 claims description 6
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 claims description 6
- 229910052741 iridium Inorganic materials 0.000 claims description 6
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 claims description 6
- 229910000457 iridium oxide Inorganic materials 0.000 claims description 6
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 claims description 6
- 229910052697 platinum Inorganic materials 0.000 claims description 6
- 229910001925 ruthenium oxide Inorganic materials 0.000 claims description 6
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 claims description 6
- 229910021332 silicide Inorganic materials 0.000 claims description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 6
- 229910052715 tantalum Inorganic materials 0.000 claims description 6
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 6
- MTPVUVINMAGMJL-UHFFFAOYSA-N trimethyl(1,1,2,2,2-pentafluoroethyl)silane Chemical compound C[Si](C)(C)C(F)(F)C(F)(F)F MTPVUVINMAGMJL-UHFFFAOYSA-N 0.000 claims description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 6
- UONOETXJSWQNOL-UHFFFAOYSA-N tungsten carbide Chemical compound [W+]#[C-] UONOETXJSWQNOL-UHFFFAOYSA-N 0.000 claims description 6
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 6
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 6
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 5
- 229910052707 ruthenium Inorganic materials 0.000 claims description 5
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 229910020698 PbZrO3 Inorganic materials 0.000 claims description 3
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 3
- KQHQLIAOAVMAOW-UHFFFAOYSA-N hafnium(4+) oxygen(2-) zirconium(4+) Chemical compound [O--].[O--].[O--].[O--].[Zr+4].[Hf+4] KQHQLIAOAVMAOW-UHFFFAOYSA-N 0.000 claims description 3
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 3
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 claims description 3
- QNZFKUWECYSYPS-UHFFFAOYSA-N lead zirconium Chemical compound [Zr].[Pb] QNZFKUWECYSYPS-UHFFFAOYSA-N 0.000 claims description 3
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims 4
- -1 tungsten nitride Chemical class 0.000 claims 4
- 239000010410 layer Substances 0.000 description 232
- 108091006146 Channels Proteins 0.000 description 26
- 230000005684 electric field Effects 0.000 description 21
- 239000013256 coordination polymer Substances 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000005621 ferroelectricity Effects 0.000 description 5
- 230000005669 field effect Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 3
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000001737 promoting effect Effects 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- DZZDTRZOOBJSSG-UHFFFAOYSA-N [Ta].[W] Chemical compound [Ta].[W] DZZDTRZOOBJSSG-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000001311 chemical methods and process Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- DPGAAOUOSQHIJH-UHFFFAOYSA-N ruthenium titanium Chemical compound [Ti].[Ru] DPGAAOUOSQHIJH-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823493—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
일 실시 예에 있어서, 반도체 소자는, 반도체 기판 상에 배치되는 게이트 유전층, 상기 게이트 유전층 상에 배치되는 게이트 전극층, 상기 게이트 전극층 상에 배치되는 반강유전체층, 및 상기 반강유전체층 상에 배치되는 구동(driving) 전극층을 포함한다.
Description
본 개시(disclosure)는 반도체 소자에 관한 것이다.
일반적으로, 반도체 소자는 도핑된 실리콘과 같은 반도체 기판 상에서, 물리적 또는 화학적 공정을 적용하여, 전도층 및 절연층을 적층하고 또한 이들을 패터닝함으로써 제조될 수 있다. 상기 반도체 소자는 트랜지스터, 다이오드 등과 같은 스위칭 소자, 또는 캐패시터와 같은 저장 소자를 포함할 수 있다.
최근에는 전자 장치의 발전 추세에 따라, 상기 전자 장치 내부에서 동작하는 반도체 소자에 대해서 고성능이 요구되고 있다. 일 예로서, 상기 스위칭 소자의 경우, 보다 고속으로 동작할 수 있는 성능이 요청되고 있으며, 상기 저장 소자의 경우 보다 많은 정보를 저장할 수 있는 능력이 요구되고 있다.
본 개시의 실시 예는 스위칭 동작 성능을 향상시킬 수 있는 반도체 소자의 구조를 제공한다.
본 개시의 일 측면에 따르는 반도체 소자는, 반도체 기판 상에 배치되는 게이트 유전층, 상기 게이트 유전층 상에 배치되는 게이트 전극층, 상기 게이트 전극층 상에 배치되는 반강유전체층, 및 상기 반강유전체층 상에 배치되는 구동(driving) 전극층을 포함한다.
본 개시의 다른 측면에 따르는 반도체 소자는, P형 도핑된 웰 영역 및 N형 도핑된 웰 영역을 구비하는 반도체 기판, 상기 P형 도핑된 웰 영역의 상기 반도체 기판 상에 배치되는 제1 게이트 유전층 및 제1 게이트 전극층, 상기 N형 도핑된 웰 영역의 상기 반도체 기판 상에 배치되는 제2 게이트 유전층 및 제2 게이트 전극층, 상기 제1 및 제2 게이트 전극층 상에 배치되는 반강유전체층, 및 상기 반강유전체층 상에 배치되는 공통 전극층을 포함한다.
상술한 본 개시의 실시 예에 따르면, 반도체 소자는 반도체 기판 상에 순차적으로 배치되는 게이트 유전층, 게이트 전극층, 반강유전체층 및 구동(driving) 전극층을 포함한다. 상기 구동 전극층에 인가되는 구동 전압이 반강유전체층 내에 강유전성 분극을 형성하고, 상기 분극이 게이트 유전층 하부의 채널 영역에 전도성 캐리어를 유도할 수 있다. 상기 분극이 상기 전도성 캐리어의 이동을 촉진함으로써, 상기 반도체 기판 영역에 상기 채널층이 형성되는 속도가 증가할 수 있다. 즉, 상기 반도체 소자가 스위칭 소자로 적용될 때, 상기 스위칭 소자의 스윙 특성이 향상될 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 반도체 소자를 개략적으로 나타내는 단면이다.
도 2는 본 개시의 일 실시 예에 따르는 반도체 소자 내 반강유전체층의 분극 특성을 나타내는 그래프이다.
도 3은 본 개시의 일 실시 예에 따르는 반도체 소자의 동작 방법을 개략적으로 나타내는 단면도이다.
도 4은 본 개시의 다른 실시 예에 따르는 반도체 소자의 동작 방법을 개략적으로 나타내는 단면도이다.
도 5은 본 개시의 일 실시 예에 따르는 반도체 소자를 개략적으로 나타내는 회로도이다.
도 6은 본 개시의 일 실시 예에 따르는 반도체 소자를 개략적으로 나타내는 단면도이다.
도 7은 본 개시의 일 실시 예에 따르는 반도체 소자의 동작 방법을 개략적으로 나타내는 도면이다.
도 8는 본 개시의 다른 실시 예에 따르는 반도체 소자를 개략적으로 나타내는 단면도이다.
도 9은 본 개시의 또다른 실시 예에 따르는 반도체 소자를 개략적으로 나타내는 단면도이다.
도 2는 본 개시의 일 실시 예에 따르는 반도체 소자 내 반강유전체층의 분극 특성을 나타내는 그래프이다.
도 3은 본 개시의 일 실시 예에 따르는 반도체 소자의 동작 방법을 개략적으로 나타내는 단면도이다.
도 4은 본 개시의 다른 실시 예에 따르는 반도체 소자의 동작 방법을 개략적으로 나타내는 단면도이다.
도 5은 본 개시의 일 실시 예에 따르는 반도체 소자를 개략적으로 나타내는 회로도이다.
도 6은 본 개시의 일 실시 예에 따르는 반도체 소자를 개략적으로 나타내는 단면도이다.
도 7은 본 개시의 일 실시 예에 따르는 반도체 소자의 동작 방법을 개략적으로 나타내는 도면이다.
도 8는 본 개시의 다른 실시 예에 따르는 반도체 소자를 개략적으로 나타내는 단면도이다.
도 9은 본 개시의 또다른 실시 예에 따르는 반도체 소자를 개략적으로 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 도면에서는 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다.
또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 방법 또는 제조 방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
도 1은 본 개시의 일 실시 예에 따르는 반도체 소자를 개략적으로 나타내는 단면이다. 도 2는 본 개시의 일 실시 예에 따르는 반도체 소자 내 반강유전체층의 분극 특성을 나타내는 그래프이다.
도 1을 참조하면, 반도체 소자(1)는 반도체 기판(101), 게이트 유전층(110), 게이트 전극층(120), 반강유전체층(130) 및 구동(driving) 전극층(140)을 포함한다. 또한, 반도체 소자(1)는 게이트 전극층(120)의 양단에 위치하는 반도체 기판(101)에 소스 영역(102) 및 드레인 영역(103)을 구비한다. 반도체 소자(1)는 일 예로서, 전계 효과 트랜지스터 형태의 스위칭 소자일 수 있다. 구체적인 예로서, 반도체 소자(1)는 N형 전계효과트랜지스터 소자 또는 P형 전계효과트랜지스터 소자일 수 있다.
도 1을 참조하면, 반도체 기판(101)은 반도체 물질을 포함할 수 있다. 반도체 기판(101)은 일 예로서, 실리콘(Si) 기판, 갈륨비소(GaAs) 기판, 인듐인(InP, indium phosphide) 기판, 게르마늄(Ge) 기판, 또는 실리콘 게르마늄(SiGe) 기판일 수 있다.
일 실시 예에서, 반도체 기판(101)은 도펀트에 의해 도핑될 수 있다. 일 예로서, 반도체 기판(101)은 p형으로 도핑된 기판일 수 있다. 다르게는 반도체 기판(101)은 적어도 p형으로 도핑된 웰 영역을 가질 수 있다. 이 경우, 반도체 기판(101)은, 적어도 p형으로 도핑된 영역에서, 홀을 다수 캐리어(major carrier)로서 가질 수 있다. 다른 예로서, 반도체 기판(101)은 n형으로 도핑된 기판일 수 있다. 다르게는 반도체 기판(101)은 적어도 n형으로 도핑된 웰 영역을 가질 수 있다. 이 경우, 반도체 기판(101)은 적어도 n형으로 도핑된 영역에서 전자를 다수 캐리어로서 가질 수 있다.
반도체 기판(101) 상에 게이트 유전층(110)이 배치될 수 있다. 게이트 유전층(110)은 일 예로서, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 알루미늄 산화물을 포함할 수 있다. 일 실시 예에 있어서, 기판(101)이 실리콘 기판일 경우, 게이트 유전층(110)은 실리콘 산화물층, 실리콘 질화물층 또는 실리콘산질화물층일 수 있다.
게이트 유전층(110) 상에 게이트 전극층(120)이 배치될 수 있다. 게이트 전극층(120)은 전도성 물질을 포함할 수 있다. 게이트 전극층(120)은 일 예로서, 도핑된 실리콘, 텅스텐(W), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 백금(Pt), 이리듐(Ir), 루테늄(Ru), 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 이리듐 산화물, 루테늄 산화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드 또는 이들의 둘이상의 조합을 포함할 수 있다.
반도체 소자(1)의 스위칭 동작 시에, 게이트 전극층(120)에 동작 전압이 인가될 수 있다. 상기 인가되는 동작 전압의 절대치가, 소정의 기판 문턱 전압의 절대치보다 큰 경우, 게이트 유전층(110) 하부의 반도체 기판(101) 영역에, 반도체 기판(101) 내 소수 캐리어(minor carrier)가 밀집하여 반전층(inversion layer)을 형성할 수 있다. 한편, 상기 반전층은 소스 영역(102)과 드레인 영역(103) 사이에 전도성 채널을 형성하고, 상기 전도성 채널을 따라 전하가 전도할 수 있다. 일 예에서, 반도체 기판(101)이 P형으로 도핑되고, 양의 바이어스 극성을 가지는 동작 전압이 소정의 기판 문턱 전압 이상으로 게이트 전극층(120)에 인가될 때, 게이트 유전층(110)의 하부의 반도체 기판(101) 영역에 전자가 밀집하여 상기 반전층을 형성할 수 있다. 다른 예에서, 반도체 기판(101)이 N형으로 도핑되고, 음의 바이어스 극성을 가지는 동작 전압이 소정의 기판 문턱 전압의 절대치 이상의 크기로 게이트 전극층(120)에 인가될 때, 게이트 유전층(110)의 하부의 반도체 기판(101) 영역에 홀이 밀집하여는 상기 반전층을 형성할 수 있다. 이하에서는, 상기 반전층이 형성되는 반도체 기판(101)의 영역을 채널 영역이라 명명한다.
도 1을 다시 참조하면, 게이트 전극층(120) 상에 반강유전체층(130)이 배치될 수 있다. 반강유전체층(130)은 반강유전성 물질을 포함할 수 있다. 반강유전체층(130)은 일 예로서, 하프늄산화물(HfO2), 지르코늄산화물(ZrO2), 하프늄지르코늄산화물(HfZrO2), 납지르코늄산화물(PbZrO3), 납하프늄산화물(PbHfO3), PbNb[(ZrSn)Ti]O3, Pb[(ZrSn)Ti]O3 또는 이들의 둘 이상의 조합을 포함할 수 있다.
도 2는 본 개시의 일 실시 예에 따르는 반강유전체층에 외부 전계를 인가할 때, 상기 반강유전체층 내부에 형성되는 분극을 나타낸다. 도 2에 도시되는 분극 특성을 가지는 반강유전체층은 도 1과 관련하여 상술한 반도체 소자(1)의 반강유전체층(130)에 적용될 수 있다.
도 2를 참조하면, 반강유전체층은 외부 전계가 인가될 때, 분극 이력 곡선(1000) 상의 경로 10 내지 경로 40을 따라 변화하는 분극을 가질 수 있다. 상기 반강유전체층은 도 2의 분극 이력 곡선 상에서, 제1 내지 제4 보자력장(Coercive field, Ec1 , Ec2 , Ec3 , Ec4)를 가질 수 있다.
먼저, 외부 전계가 0으로부터 양의 방향으로 증가하는 경우, 상기 반강유전체층의 분극은 경로 10을 따라 증가할 수 있다. 상기 외부 전계가 제1 보자력장(Ec1) 이상으로 증가하는 경우, 반강유전체층(130)의 분극은 급격하게 증가할 수 있다. 즉, 상기 반강유전체층은 상기 제1 보자력장(Ec1) 이상의 외부 전계가 인가되는 경우, 강유전성을 가질 수 있다. 상기 외부 전계가 다시 0으로 감소하는 경우, 상기 반강유전체층의 분극은 경로 20을 따라 감소할 수 있다. 이때, 상기 외부 전계가 제3 보자력장(Ec3) 이하로 감소하는 경우, 상기 반강유전체층은 강유전성을 상실하고 상유전성을 가질 수 있다. 상기 외부 전계가 상기 반강유전체층으로부터 제거되는 경우, 상기 반강유전체층은 분극을 상실할 수 있다.
마찬가지로, 외부 전계를 0으로부터 음의 방향으로 인가하되, 상기 외부 전계의 절대치를 증가시키는 경우, 상기 반강유전체층의 분극의 절대치는 경로 30을 따라 증가할 수 있다. 상기 외부 전계의 절대치가 제2 보자력장(Ec2)의 절대치 이상으로 증가하는 경우, 반강유전체층(130)의 분극의 절대치는 급격하게 증가할 수 있다. 즉, 상기 반강유전체층은 상기 제21 보자력장(Ec2)의 절대치 이상의 외부 전계가 인가되는 경우, 강유전성을 가질 수 있다. 상기 외부 전계의 절대치를 다시 0으로 감소시키는 경우, 상기 반강유전체층의 분극의 절대치는 경로 40을 따라 감소할 수 있다. 이때, 상기 외부 전계의 절대치가 제4 보자력장(Ec4)의 절대치 이하로 감소하는 경우, 상기 반강유전체층은 강유전성을 상실하고 상유전성을 가질 수 있다. 상기 외부 전계가 상기 반강유전체층으로부터 제거된 경우, 상기 반강유전체층은 분극을 상실할 수 있다.
상술한 바와 같이, 반강유전체층은 상기 제1 및 제2 보자력장(Ec1, Ec2)과 같은 문턱 전계의 절대치 이상의 절대치를 가지는 외부 전계가 인가될 경우, 강유전성을 가질 수 있다. 또한, 상기 외부 전계가 제거된 경우, 상기 반강유전체층의 분극은 소멸할 수 있다.
도 1을 다시 참조하면, 반강유전체층(130) 상에 구동(driving) 전극층(140)이 배치된다. 구동 전극층(140)은 전도성 물질을 포함할 수 있다. 구동 전극층(140)은 일 예로서, 도핑된 실리콘, 텅스텐(W), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 백금(Pt), 이리듐(Ir), 루테늄(Ru), 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 이리듐 산화물, 루테늄 산화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 또는 이들의 둘이상의 조합을 포함할 수 있다.
구동 전극층(140)에 소정의 구동 전압이 인가될 때, 반강유전체층(130)에 강유전성 분극이 형성될 수 있다. 상기 구동 전압은 도 2와 관련하여 상술한 반강유전체층의 제1 및 제2 보자력장(Ec1, Ec2)에 대응되는 전압의 절대치 보다 큰 절대치를 가질 수 있다. 상기 구동 전압에 의해 형성되는 상기 강유전성 분극은 반도체 기판(101)의 상기 채널 영역으로 전도성 캐리어를 유도할 수 있다. 상기 전도성 캐리어는 반도체 기판(101) 내의 소수 캐리어일 수 있다. 또한, 구동 전극층(140)으로부터 상기 구동 전압이 제거될 때, 반강유전체층(130)에는 상기 강유전성 분극이 소멸할 수 있다.
도 1을 다시 참조하면, 게이트 전극층(120)의 양단에 위치하는 반도체 기판(101)에 소스 영역(102) 및 드레인 영역(103)이 배치될 수 있다. 소스 및 드레인 영역(102, 103)은 반도체 기판(101)의 도핑 타입과 반대의 도핑 타입으로 도핑될 수 있다. 일 예로서, 반도체 기판(101)이 P형으로 도핑되는 경우, 소스 및 드레인 영역(102, 103)은 N형으로 도핑될 수 있다. 다른 예로서, 반도체 기판(101)이 N형으로 도핑되는 경우, 소스 및 드레인 영역(102, 103)은 P형으로 도핑될 수 있다.
상술한 바와 같이, 본 개시의 일 실시 예에 따르는 반도체 소자(1)는 반도체 기판(101) 상에 순차적으로 적층되는 게이트 유전층(110), 게이트 전극층(120), 반강유전체층(130) 및 구동 전극층(140)을 구비한다. 구동 전극층(140)에 소정의 구동 전압이 인가될 때, 반강유전체층(130) 내에 강유전성 분극이 형성될 수 있다. 상기 강유전성 분극은 반도체 기판(101)의 채널 영역으로 전도성 캐리어의 이동을 촉진함으로써, 후술하는 바와 같이, 반도체 소자의 스윙 특성을 향상시킬 수 있다.
도 3은 본 개시의 일 실시 예에 따르는 반도체 소자의 동작 방법을 개략적으로 나타내는 단면도이다. 도 3에 개시되는 반도체 소자(2)은 P형으로 도핑된 반도체 기판(101a) 및, 각각 N형으로 도핑된 소스 및 드레인 영역(102a, 103a)을 구비할 수 있다. 이때, 게이트 유전층(110), 게이트 전극층(120), 반강유전체층(130) 및 구동 전극층(140)의 구성은 도 1과 관련하여 상술한 반도체 소자(1)의 구성과 실질적으로 동일하다.
도 3을 참조하면, 구동 전극층(140)에 양의 바이어스 극성을 가지는 소정의 구동 전압(+V)이 인가된다. 소스 영역(102a) 및 기판(101a)에 각각 O V의 소스 전압(Vss) 및 기판 전압(Vb)이 인가될 수 있다. 즉, 소스 영역(102a) 및 기판(101a)은 전기적으로 접지될 수 있다. 드레인 영역(103a)에 소정의 양의 바이어스를 가지는 드레인 전압(Vdd)이 인가될 수 있다.
일 실시 예에 있어서, 상기 구동 전압(+V)에 의해, 반강유전체층(130)에 인가되는 전계는 도 2에 도시되는 제1 보자력장(Ec1) 이상의 전계일 수 있다. 이에 따라, 반강유전체층(130) 내부에 강유전성 분극(Pa)이 형성될 수 있다. 상기 강유전성 분극(Pa)은 반도체 기판(101a) 방향으로 정렬되는 분극 배향을 가질 수 있다. 상기 분극 배향에 의해 발생하는 전기적 인력에 의해, 게이트 유전층(110) 하부의 상기 채널 영역으로 전자(101e)가 유도될 수 있다.
또한, 상기 구동 전압(+V)을 통해, 게이트 전극층(120)에 실질적으로 인가되는 게이트 전압은 상기 기판 문턱 전압 이상의 크기를 가질 수 있다. 이에 따라, 상기 전압은 기판(101a)으로부터 전자(101e)를 상기 채널 영역으로 유도하여 반전층을 형성할 수 있다. 상기 반전층은 소스 영역(102a)과 드레인 영역(103a) 사이에 전도성 채널을 형성하고, 상기 전도성 채널을 따라 전자가 전도할 수 있다.
본 실시 예에서, 반강유전체층(130) 내부에 형성되는 강유전성 분극(Pa)은, 상기 채널 영역으로 전자의 이동을 촉진시킴으로써, 상기 반전층이 형성되는 속도를 증가시킬 수 있다. 즉, 강유전성 분극(Pa)은 상기 전도성 채널이 형성되는 속도를 증가시킴으로써, 상기 게이트 전극층(120)에 상기 기판 문턱 전압 이상의 전압이 인가될 때, 반도체 소자(2)가 오프 상태에서 온 상태로 스위칭되는 속도를 향상시킬 수 있다. 결과적으로, N채널 전계효과트랜지스터로서 반도체 소자(2)가 나타내는 스윙 특성을 향상시킬 수 있다.
도 4은 본 개시의 다른 실시 예에 따르는 반도체 소자의 동작 방법을 개략적으로 나타내는 단면도이다. 도 4에 개시되는 반도체 소자(3)에서는 N형으로 도핑되는 반도체 기판(101b), 및 각각 P형으로 도핑되는 소스 및 드레인 영역(102b, 103b)을 구비할 수 있다. 이때, 게이트 유전층(110), 게이트 전극층(120), 반강유전체층(130) 및 구동 전극층(140)의 구성은 도 1과 관련하여 상술한 반도체 소자(1)의 구성과 실질적으로 동일하다.
도 4를 참조하면, 구동 전극층(140)에 음의 바이어스 극성을 가지는 소정의 구동 전압(-V)이 인가된다. 소스 영역(102b) 및 기판(101b)에 각각 O V의 소스 전압(Vss) 및 기판 전압(Vb)이 인가될 수 있다. 즉, 소스 영역(102b) 및 기판(101b)은 전기적으로 접지될 수 있다. 드레인 영역(103b)에 소정의 음의 바이어스를 가지는 드레인 전압(Vdd)이 인가될 수 있다.
일 실시 예에 있어서, 상기 구동 전압(-V)에 의해, 반강유전체층(130)에 인가되는 전계는 도 2에 도시되는 제2 보자력장(Ec2)의 절대치 이상의 전계일 수 있다. 이에 따라, 반강유전체층(130) 내부에 강유전성 분극(Pb)이 형성될 수 있다. 상기 강유전성 분극(Pb)은 구동 전극층(140) 방향으로 정렬되는 분극 배향을 가질 수 있다. 상기 분극 배향에 의해 발생하는 전기적 인력에 의해, 게이트 유전층(110) 하부의 상기 채널 영역으로 홀(101h)가 유도될 수 있다.
또한, 상기 구동 전압(-V)을 통해, 게이트 전극층(120)에 실질적으로 인가되는 전압은 상기 기판 문턱 전압의 절대치 이상일 수 있다. 이에 따라, 상기 전압은 기판(101b)으로부터 홀(101h)을 상기 채널 영역으로 유도하여 반전층을 형성할 수 있다. 상기 반전층은 소스 영역(102b)과 드레인 영역(103b) 사이에 전도성 채널을 형성하고, 상기 전도성 채널을 따라 홀이 전도할 수 있다.
본 실시 예에서, 반강유전체층(130) 내부에 형성되는 강유전성 분극(Pb)은, 상기 채널 영역으로 홀의 이동을 촉진시킴으로써, 상기 반전층이 형성되는 속도를 증가시킬 수 있다. 즉, 강유전성 분극(Pb)은 상기 전도성 채널이 형성되는 속도를 증가시킴으로써, 상기 게이트 전극층(120)에 상기 기판 문턱 전압의 절대치 이상의 전압이 인가될 때, 반도체 소자(3)가 오프 상태에서 온 상태로 스위칭되는 속도를 향상시킬 수 있다. 결과적으로, P채널 전계효과트랜지스터 소자로서 반도체 소자(3)가 나타내는 스윙 특성을 향상시킬 수 있다.
도 5은 본 개시의 일 실시 예에 따르는 반도체 소자를 개략적으로 나타내는 회로도이다. 도 5을 참조하면, 반도체 소자(4)는 일 예로서, P채널 트랜지스터(MP)와 N채널 트랜지스터(MN)가 접합된 상보형 금속 산화물 반도체 소자(Complementary Metal Oxide Semiconductor Device, CMOS device)일 수 있다.
도 5에 도시된 바와 같이, P채널 트랜지스터(MP)의 소스 영역은 상대적으로 고전압인 제1 단(VDD)에 연결되고, N채널 트랜지스터(MN)의 소스 영역은 상대적 저전압인 제2 단(VSS)에 연결될 수 있다. P채널 트랜지스터(MP)의 드레인 영역과 N채널 트랜지스터(MN)의 드레인 영역은 제1 노드(N1)에서 전기적으로 연결된 후에, 출력단(OUT)에 접속될 수 있다. P채널 트랜지스터(MP)의 게이트 전극과 N채널 트랜지스터(MN)의 게이트 전극은 제2 노드(N2)에서 전기적으로 연결된 후에, 입력단(IN)에 접속될 수 있다. 제2 노드(N2)와 입력단(IN) 사이에는 반강유전체층(CP)을 구비하는 캐패시터가 배치될 수 있다.
반강유전체층(CP)은 입력단(IN)으로부터 소정 극성의 동작(working) 전압이 인가될 때, N채널 트랜지스터(MN) 및 P채널 트랜지스터(MP)의 채널 영역에 서로 다른 유형의 전하를 선택적으로 유도할 수 있다. 일 예로서, 입력단(IN)으로부터 양의 바이어스 극성을 가지는 동작 전압이 반강유전체층(CP) 및 N채널 트랜지스터(MN)의 게이트 전극에 인가될 때, 반강유전체층(CP)에 강유전성 분극이 형성되고 N채널 트랜지스터(MN)이 턴온될 수 있다. 이때, 상기 강유전성 분극은 전자에 대해 전기적 인력을 작용함으로써, N채널 트랜지스터(MN)의 기판 영역으로부터 채널 영역으로 전자가 이동하는 속도를 증가시킬 수 있다. 그 결과, N채널 트랜지스터(MN)이 턴온될 때까지의 시간 지연이 단축되어, N채널 트랜지스터의 스윙 특성이 향상될 수 있다. 다른 예로서, 입력단(IN)으로부터 음의 바이어스 극성을 가지는 동작 전압이 반강유전체층(CP) 및 P채널 트랜지스터(MP)의 게이트 전극에 인가될 때, 반강유전체층(CP)에 강유전성 분극이 형성되고 P채널 트랜지스터(MP)이 턴온될 수 있다. 이때, 상기 강유전성 분극은 홀에 대해 전기적 인력을 작용함으로써, P채널 트랜지스터(MP)의 기판 영역으로부터 채널 영역으로 홀이 이동하는 속도를 증가시킬 수 있다. 그 결과, P채널 트랜지스터(MP)이 턴온될 때까지의 시간 지연이 단축되어, P채널 트랜지스터의 스윙 특성이 향상될 수 있다.
도 6은 본 개시의 일 실시 예에 따르는 반도체 소자를 개략적으로 나타내는 단면도이다. 도 6에 도시되는 반도체 소자(5)의 구성은 도 5과 관련하여 상술한 반도체 소자(4)의 회로도에 대응될 수 있다.
도 6을 참조하면, 반도체 소자(5)는 N채널 트랜지스터 영역(300)과 P채널 트랜지스터 영역(400)을 구비하는 반도체 기판(101c)을 포함한다. N채널 트랜지스터 영역(300)과 P채널 트랜지스터 영역(400)에는, 각각 N형 채널 및 P형 채널을 구비하는 N채널 트랜지스터 및 P채널 트랜지스터가 형성될 수 있다.
N채널 트랜지스터 영역(300)에서는, 반도체 기판(101c) 내에 P형 도핑된 웰 영역(301)이 형성될 수 있다. 또한, N채널 트랜지스터 영역(300)에서는 반도체 기판(101c) 상에 제1 게이트 유전층(310) 및 제1 게이트 전극층(320)이 배치될 수 있다. 제1 게이트 전극층(320)의 양단에는 각각 N형으로 도핑되는 제1 소스 영역(302) 및 제1 드레인 영역(303)이 배치될 수 있다. 또한, P형으로 도핑되는 제1 접지 웰(304)이 배치될 수 있다.
한편, P채널 트랜지스터 영역(400)에서는, P형 도핑된 웰 영역(301) 내에 N형 도핑된 웰 영역(401)이 형성될 수 있다. 또한, P채널 트랜지스터 영역(400)에서는 반도체 기판(101c) 상에 제2 게이트 유전층(410) 및 제2 게이트 전극층(420)이 배치될 수 있다. 제2 게이트 전극층(420)의 양단에는 각각 P형으로 도핑되는 제2 소스 영역(402) 및 제2 드레인 영역(403)이 배치될 수 있다. 또한, N형으로 도핑되는 제2 접지 웰(404)이 배치될 수 있다.
제1 및 제2 게이트 전극층(320, 420)은 측면 방향으로 서로 이격하여 배치될 수 있다. 층간 절연층(350)이 반도체 기판(101c) 상에서 제1 및 제2 게이트 전극층(320, 420)을 서로 전기적으로 절연하도록 배치될 수 있다.
제1 및 제2 게이트 유전층(310, 410), 제1 및 제2 게이트 전극층(320, 420)의 구성은 도 1과 관련하여 상술한 반도체 소자(1)의 게이트 유전층(110) 및 게이트 전극층(120)의 구성과 실질적으로 동일하다.
도 6을 다시 참조하면, 제1 및 제2 게이트 전극층(320, 420) 상에 반강유전체층(330)이 배치될 수 있다. 반강유전체층(330)은 제1 및 제2 게이트 전극층(320, 420)을 커버하도록 배치될 수 있다. 반강유전체층(330)의 구성은 도 1과 관련하여 상술한 반도체 소자(1)의 반강유전체층(130)의 구성과 실질적으로 동일하다.
반강유전체층(330) 상에는 공통 전극층(340)이 배치될 수 있다. 공통 전극층(340)은 반강유전체층(330)의 적어도 일부분을 커버하도록 배치될 수 있다. 서로 다른 평면에 배치되는 제1 게이트 전극층(320)과 공통 전극층(340)의 중첩 영역에 해당되는 반강유전체층(330)의 영역과, 서로 다른 평면에 배치되는 제2 게이트 전극층(420)과 공통 전극층(340)의 중첩 영역에 해당되는 반강유전체층(330)의 영역에, 외부 구동 전압에 의한 강유전성 분극이 발생할 수 있다. 공통 전극층(340)의 구성은 도 1과 관련하여 상술한 반도체 소자(1)의 구동 전극층(140)의 구성과 실질적으로 동일하다.
도 7은 본 개시의 일 실시 예에 따르는 반도체 소자의 동작 방법을 개략적으로 나타내는 도면이다. 일 실시 예에서, 도 7에 도시되는 반도체 소자의 동작 방법은 도 6의 반도체 소자(5)를 이용하여 설명될 수 있다.
도 7을 참조하면, 공통 전극층(340)은 입력단(IN)에 접속될 수 있다. 제1 드레인 영역(303)과 제2 드레인 영역(403)은 서로 전기적으로 연결된 상태로 출력단(OUT)에 접속될 수 있다. 제1 소스 영역(302)는 상대적으로 저전압인 제1 단(VSS)에 연결되고, 제2 소스 영역(402)는 상대적으로 고전압인 제2 단(VDD)에 연결될 수 있다.
일 실시 예에 있어서, 입력단(IN)을 통해 공통 전극층(340)에 양의 바이어스 극성을 가지는 구동 전압이 인가될 때, 반강유전체층(330)에 기판(101c) 방향으로 배향되는 강유전성 분극이 형성될 수 있다. 또한, 상기 구동 전압은 N채널 트랜지스터 영역(300)에 반전층을 형성할 수 있다. 이때, 상기 강유전성 분극은 P형 도핑된 웰 영역(301) 내의 전자에 대해 전기적 인력을 작용함으로써, P형 도핑된 웰 영역(301)의 채널 영역으로 전자의 이동을 촉진시킬 수 있다. 이에 따라, 상기 전자에 의한 반전층 형성 속도가 높아져서, N채널 트랜지스터 영역(300)에서의 반도체 소자(4)의 스위칭 속도가 빨라질 수 있다. 즉, N채널 트랜지스터의 스윙 특성이 향상될 수 있다.
다른 실시 예에 있어서, 입력단(IN)을 통해 공통 전극층(340)에 음의 바이어스 극성을 가지는 구동 전압이 인가될 때, 반강유전체층(330)에 공통 전극층(340) 방향으로 배향되는 강유전성 분극이 형성될 수 있다. 또한, 상기 구동 전압은 P채널 트랜지스터 영역(400)에 반전층을 형성할 수 있다. 이때, 상기 강유전성 분극은 N형 도핑된 웰 영역(401) 내의 홀에 대해 전기적 인력을 작용함으로써, N형 도핑된 웰 영역(401)의 채널 영역으로 홀의 이동을 촉진시킬 수 있다. 이에 따라, 상기 홀에 의한 반전층 형성 속도가 높아져서, P채널 트랜지스터 영역(400)에서의 반도체 소자(4)의 스위칭 속도가 빨라질 수 있다. 즉, P채널 트랜지스터의 스윙 특성이 향상될 수 있다.
도 8는 본 개시의 다른 실시 예에 따르는 반도체 소자를 개략적으로 나타내는 단면도이다. 도 8에 도시되는 반도체 소자(6)는 게이트 유전층(510, 610) 및 게이트 전극층(520, 620)이 매립형 게이트 구조(buried gate structure)를 가진다는 점을 제외하고는 도 5 및 6과 관련하여 상술한 실시 예의 반도체 소자(3, 4)와 그 구성이 실질적으로 동일하다.
도 8를 참조하면, 반도체 소자(6)는 N채널 트랜지스터 영역(300)과 P채널 트랜지스터 영역(400)을 구비하는 반도체 기판(101c)을 포함한다. N채널 트랜지스터 영역(300)과 P채널 트랜지스터 영역(400)에서는, 각각 N형 채널 및 P형 채널을 구비하는 N채널 트랜지스터 및 P채널 트랜지스터가 형성될 수 있다.
N채널 트랜지스터 영역(300)에서는, 반도체 기판(101c) 내에 P형 도핑된 웰 영역(301)이 형성될 수 있다. 또한, N채널 트랜지스터 영역(300)에서는 반도체 기판(101c)에 형성되는 제1 트렌치(10)의 내부에 제1 게이트 유전층(510) 및 제1 게이트 전극층(520)이 배치될 수 있다. 제1 게이트 전극층(520)의 양단의 기판(101c)에는 각각 N형으로 도핑되는 제1 소스 영역(302) 및 제1 드레인 영역(303)이 배치될 수 있다. 또한, P형으로 도핑되는 제1 접지 웰(304)이 배치될 수 있다.
한편, P채널 트랜지스터 영역(400)에서는, P형 도핑된 웰 영역(301) 내에 N형 도핑된 웰 영역(401)이 형성될 수 있다. 또한, P채널 트랜지스터 영역(400)에서는 반도체 기판(101c)에 형성되는 제2 트렌치(20)의 내부에 제2 게이트 유전층(610) 및 제2 게이트 전극층(620)이 배치될 수 있다. 제2 게이트 전극층(620)의 양단에는 각각 P형으로 도핑되는 제2 소스 영역(402) 및 제2 드레인 영역(403)이 배치될 수 있다. 또한, N형으로 도핑되는 제2 접지 웰(404)이 배치될 수 있다.
제1 및 제2 게이트 유전층(510, 610), 제1 및 제2 게이트 전극층(520, 620)의 구성은 도 1과 관련하여 상술한 반도체 소자(1)의 게이트 유전층(110) 및 게이트 전극층(120)의 구성과 실질적으로 동일하다.
도 6을 다시 참조하면, 제1 및 제2 게이트 전극층(520, 620) 상에 제1 및 제2 컨택 플러그(530, 630)가 배치될 수 있다. 제1 및 제2 컨택 플러그(530, 630)는 층간 절연층(550)에 의해 전기적으로 절연될 수 있다.
컨택 플러그(530, 630) 상에는 반강유전체층(330)이 배치될 수 있다. 반강유전체층(330)은 제1 및 제2 컨택 플러그(530, 630)를 각각 커버하도록 배치될 수 있다. 반강유전체층(330)의 구성은 도 1과 관련하여 상술한 반도체 소자(1)의 반강유전체층(130)의 구성과 실질적으로 동일하다.
반강유전체층(330) 상에는 공통 전극층(340)이 배치될 수 있다. 공통 전극층(340)은 반강유전체층(330)의 적어도 일부분을 커버하도록 배치될 수 있다. 서로 다른 평면에 배치되는 제1 컨택 플러그(520)과 공통 전극층(340)의 중첩 영역에 해당되는 반강유전체층(330)의 영역과, 서로 다른 평면에 배치되는 제2 컨택 플러그(620)과 공통 전극층(340)의 중첩 영역에 해당되는 반강유전체층(330)의 영역에, 외부 구동 전압에 의한 강유전성 분극이 발생할 수 있다. 공통 전극층(340)의 구성은 도 1과 관련하여 상술한 반도체 소자(1)의 구동 전극층(140)의 구성과 실질적으로 동일하다.
반도체 소자(5)의 동작 방법은 도 7과 관련하여 상술한 반도체 소자(4)의 동작 방법과 실질적으로 동일하다. 즉, 소정 극성의 구동 전압이 공통 전극층(340)에 인가될 때, 반강유전체층(300)에 형성되는 강유전성 분극은 N채널 트랜지스터 영역(300) 또는 P채널 트랜지스터 영역(400) 내부로부터 N채널 트랜지스터 영역(300) 또는 P채널 트랜지스터 영역(400)의 채널 영역으로 전자 또는 홀의 이동을 촉진시킴으로써, N채널 트랜지스터 또는 P채널 트랜지스터의 스위칭 속도를 향상시킬 수 있다.
도 9은 본 개시의 또다른 실시 예에 따르는 반도체 소자를 개략적으로 나타내는 단면도이다. 도 9에 도시되는 반도체 소자(7)는 3차원 구조를 가지는 N 채널 트랜지스터와 P채널 트랜지스터를 구비한다는 점을 제외하고는 도 5 및 6과 관련하여 상술한 실시 예의 반도체 소자(3, 4)와 그 구성이 실질적으로 동일하다.
도 9을 참조하면, 반도체 소자(6)는 N채널 트랜지스터 영역(300)과 P채널 트랜지스터 영역(400)을 구비하는 반도체 기판(101c)을 포함한다. N채널 트랜지스터 영역(300)과 P채널 트랜지스터 영역(400)에서는, 각각 N형 채널 및 P형 채널을 구비하는 N채널 트랜지스터 및 P채널 트랜지스터가 형성될 수 있다.
N채널 트랜지스터 영역(300)에서는, 반도체 기판(101c) 내에 P형 도핑된 웰 영역(701)이 형성될 수 있다. 또한, P형 도핑된 웰 영역(701) 내에는 제1 핀(FIN) 구조물(1010)이 배치될 수 있다. P채널 트랜지스터 영역(400)에서는, 반도체 기판(101c)의 P형 도핑된 웰 영역(701) 내에 N형 도핑된 웰 영역(801)이 배치될 수 있다. 또한, N형 도핑된 웰 영역(801) 내에는 제2 핀 구조물(1020)이 배치될 수 있다.
반도체 기판(101c) 상에서, 제1 및 제2 핀 구조물(1010, 1020)을 서로 절연하는 층간 절연층(705)이 배치될 수 있다. 층간 절연층(705) 상에는 제1 및 제2 핀 구조물(1010, 1020)을 선택적으로 둘러싸는 게이트 유전층(710), 게이트 전극층(720), 반강유전체층(730) 및 구동 전극층(740)이 배치될 수 있다.
이때, 게이트 전극층(720)에 의해 둘러싸이지 않은 제1 핀 구조물(1010)의 부분에 제1 소스 영역(702) 및 제1 드레인 영역(703)이 형성될 수 있다. 제1 소스 영역(702) 및 제1 드레인 영역(703)은 N형으로 도핑될 수 있다. 또한, 게이트 전극층(720)에 의해 둘러싸이지 않은 제2 핀 구조물(1020)의 부분에 제2 소스 영역(802) 및 제3 드레인 영역(803)이 형성될 수 있다. 제2 소스 영역(802) 및 제2 드레인 영역(803)은 P형으로 도핑될 수 있다.
반도체 기판(101c)이 제1 및 제2 핀 구조물(1010, 1020)과 같은 활성층 구조를 가질 경우, 제1 및 제2 소스 영역(702, 703)과 각각 대응되는 제1 및 제2 드레인 영역(802, 803) 사이에 형성되는 전도성 채널의 면적을 증가시킬 수 있다. 이에 따라, 반도체 소자의 동작 전류를 증가시킬 수 있다.
반도체 소자(7)의 동작 방법은 도 7과 관련하여 상술한 반도체 소자(5)의 동작 방법과 실질적으로 동일하다. 즉, 소정 극성의 구동 전압이 공통 전극층(740)에 인가될 때, 반강유전체층(730)에 형성되는 강유전성 분극은 제1 및 제2 핀구조물(1010, 1020)의 채널 영역으로 전자 또는 홀의 이동을 촉진시킴으로써, N채널 트랜지스터 또는 P채널 트랜지스터의 스위칭 속도를 향상시킬 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1 2 3 4 5 6: 반도체 소자,
10: 제1 트렌치, 20: 제2 트렌치,
101 101a 101b: 반도체 기판,
101e: 전자, 101h: 홀,
102 102a 102b: 소스 영역, 103 103a 103b: 드레인 영역,
110: 게이트 유전층, 120: 게이트 전극층, 130: 반강유전체층,
140: 구동 전극층,
300: N채널 트랜지스터 영역, 301: P형 도핑된 웰 영역, 302: 제1 소스 영역, 303: 제1 드레인 영역, 304: 제1 접지 웰,
310: 제1 게이트 유전층, 320: 제1 게이트 전극층,
330: 반강유전체층, 340: 공통 전극층, 350: 층간 절연층,
400: P채널 트랜지스터 영역, 402: 제2 소스 영역, 403: 제2 드레인 영역,
404: 제2 접지 웰, 410: 제2 게이트 유전층, 420: 제2 게이트 전극층,
510: 제1 게이트 유전층, 520: 제1 게이트 전극층,
530: 제1 컨택 플러그, 550: 층간 절연층,
610: 제2 게이트 유전층, 620: 제2 게이트 전극층, 630: 제2 컨택 플러그,
701:P형 도핑된 웰 영역, 702: 제1 소스 영역, 703: 제1 드레인 영역,
705: 층간 절연층, 710: 게이트 유전층, 720: 게이트 전극층, 730: 반강유전체층, 740: 구동 전극층,
801: N형 도핑된 웰 영역, 802: 제2 소스 영역, 803: 제2 드레인 영역.
10: 제1 트렌치, 20: 제2 트렌치,
101 101a 101b: 반도체 기판,
101e: 전자, 101h: 홀,
102 102a 102b: 소스 영역, 103 103a 103b: 드레인 영역,
110: 게이트 유전층, 120: 게이트 전극층, 130: 반강유전체층,
140: 구동 전극층,
300: N채널 트랜지스터 영역, 301: P형 도핑된 웰 영역, 302: 제1 소스 영역, 303: 제1 드레인 영역, 304: 제1 접지 웰,
310: 제1 게이트 유전층, 320: 제1 게이트 전극층,
330: 반강유전체층, 340: 공통 전극층, 350: 층간 절연층,
400: P채널 트랜지스터 영역, 402: 제2 소스 영역, 403: 제2 드레인 영역,
404: 제2 접지 웰, 410: 제2 게이트 유전층, 420: 제2 게이트 전극층,
510: 제1 게이트 유전층, 520: 제1 게이트 전극층,
530: 제1 컨택 플러그, 550: 층간 절연층,
610: 제2 게이트 유전층, 620: 제2 게이트 전극층, 630: 제2 컨택 플러그,
701:P형 도핑된 웰 영역, 702: 제1 소스 영역, 703: 제1 드레인 영역,
705: 층간 절연층, 710: 게이트 유전층, 720: 게이트 전극층, 730: 반강유전체층, 740: 구동 전극층,
801: N형 도핑된 웰 영역, 802: 제2 소스 영역, 803: 제2 드레인 영역.
Claims (19)
- 반도체 기판 상에 배치되는 게이트 유전층;
상기 게이트 유전층 상에 배치되는 게이트 전극층;
상기 게이트 전극층 상에 배치되는 반강유전체층; 및
상기 반강유전체층 상에 배치되는 구동(driving) 전극층을 포함하는
반도체 소자.
- 제1 항에 있어서,
상기 반도체 기판은 N형 또는 P형으로 도핑되는
반도체 소자.
- 제1 항에 있어서,
상기 게이트 전극층의 양단에 위치하는 상기 반도체 기판에 배치되는 소스 영역 및 드레인 영역을 더 포함하는
반도체 소자. - 제1 항에 있어서,
상기 게이트 유전층은
실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및 알루미늄 산화물 중에서 선택되는 적어도 하나를 포함하는
반도체 소자.
- 제1 항에 있어서,
상기 게이트 전극층은
도핑된 실리콘, 텅스텐(W), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 백금(Pt), 이리듐(Ir), 루테늄(Ru), 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 이리듐 산화물, 루테늄 산화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 및 탄탈륨실리사이드 중 적어도 하나를 포함하는
반도체 소자.
- 제1 항에 있어서,
상기 반강유전체층은
하프늄산화물(HfO2), 지르코늄산화물(ZrO2), 하프늄지르코늄산화물(HfZrO2), 납지르코늄산화물(PbZrO3), 납하프늄산화물(PbHfO3), PbNb[(ZrSn)Ti]O3, 및 Pb[(ZrSn)Ti]O3 중에서 선택되는 적어도 하나를 포함하는
반도체 소자.
- 제1 항에 있어서,
상기 구동 전극층은
도핑된 실리콘, 텅스텐(W), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 백금(Pt), 이리듐(Ir), 루테늄(Ru), 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 이리듐 산화물, 루테늄 산화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 및 탄탈륨실리사이드 중 적어도 하나를 포함하는
반도체 소자.
- 제1 항에 있어서,
상기 구동 전극층에 구동 전압이 인가될 때,
상기 반강유전체층에 형성되는 분극은 상기 반도체 기판의 채널 영역으로 전도성 캐리어를 유도하는
반도체 소자.
- P형 도핑된 웰 영역 및 N형 도핑된 웰 영역을 구비하는 반도체 기판;
상기 P형 도핑된 웰 영역의 상기 반도체 기판 상에 배치되는 제1 게이트 유전층 및 제1 게이트 전극층;
상기 N형 도핑된 웰 영역의 상기 반도체 기판 상에 배치되는 제2 게이트 유전층 및 제2 게이트 전극층;
상기 제1 및 제2 게이트 전극층 상에 배치되는 반강유전체층; 및
상기 반강유전체층 상에 배치되는 공통 전극층을 포함하는
반도체 소자.
- 제9 항에 있어서,
상기 P형 도핑된 웰 영역에서 상기 제1 게이트 전극층의 양단에 배치되고, 각각 N형으로 도핑되는 제1 소스 영역 및 제1 드레인 영역; 및
상기 N형 도핑된 웰 영역에서 상기 제2 게이트 전극층의 양단에 배치되고, 각각 P형으로 도핑되는 제2 소스 영역 및 제2 드레인 영역을 더 포함하는
반도체 소자.
- 제10 항에 있어서,
상기 공통 전극층은 입력단에 접속되고,
상기 제1 드레인 영역과 제2 드레인 영역은 서로 전기적으로 연결된 상태로 출력단과 접속되며,
상기 제1 소스 영역은 상대적으로 저전압인 제1 단에 연결되고, 상기 제2 소스 영역은 상대적으로 고전압인 제2 단에 연결되는
반도체 소자.
- 제9 항에 있어서,
상기 제1 및 제2 게이트 전극층은 측면(lateral) 방향으로 서로 이격 배치되는
반도체 소자. - 제9 항에 있어서,
상기 반강유전체층은 상기 제1 및 제2 게이트 전극층을 커버하도록 배치되는
반도체 소자.
- 제9 항에 있어서,
상기 제1 및 제2 게이트 유전층 각각은
실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및 알루미늄 산화물 중에서 선택되는 적어도 하나를 포함하는
반도체 소자.
- 제9 항에 있어서,
상기 제1 및 제2 게이트 전극층 각각은
도핑된 실리콘, 텅스텐(W), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 백금(Pt), 이리듐(Ir), 루테늄(Ru), 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 이리듐 산화물, 루테늄 산화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 및 탄탈륨실리사이드 중 적어도 하나를 포함하는
반도체 소자.
- 제9 항에 있어서,
상기 반강유전체층은
하프늄산화물(HfO2), 지르코늄산화물(ZrO2), 하프늄지르코늄산화물(HfZrO2), 납지르코늄산화물(PbZrO3), 납하프늄산화물(PbHfO3), PbNb[(ZrSn)Ti]O3, 및 Pb[(ZrSn)Ti]O3 중에서 선택되는 적어도 하나를 포함하는
반도체 소자.
- 제9 항에 있어서,
상기 공통 전극층은
도핑된 실리콘, 텅스텐(W), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 백금(Pt), 이리듐(Ir), 루테늄(Ru), 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 이리듐 산화물, 루테늄 산화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 및 탄탈륨실리사이드 중 적어도 하나를 포함하는
반도체 소자.
- 제9 항에 있어서,
상기 공통 전극층에 양의 바이어스 극성을 가지는 구동 전압이 인가될 때,
상기 반강유전체층에 형성되는 분극은 상기 P형 도핑된 웰 영역의 채널 영역으로 전자를 유도하는
반도체 소자.
- 제9 항에 있어서,
상기 공통 전극층에 음의 바이어스 극성을 가지는 구동 전압이 인가될 때,
상기 반강유전체층에 형성되는 분극은 상기 N형 도핑된 웰 영역의 채널 영역으로 홀을 유도하는
반도체 소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170139256A KR20190046092A (ko) | 2017-10-25 | 2017-10-25 | 반도체 소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170139256A KR20190046092A (ko) | 2017-10-25 | 2017-10-25 | 반도체 소자 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20190046092A true KR20190046092A (ko) | 2019-05-07 |
Family
ID=66656044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020170139256A KR20190046092A (ko) | 2017-10-25 | 2017-10-25 | 반도체 소자 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20190046092A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11744082B2 (en) | 2020-06-23 | 2023-08-29 | Samsung Electronics Co., Ltd. | Memory semiconductor devices comprising an anti-ferroelectric material |
-
2017
- 2017-10-25 KR KR1020170139256A patent/KR20190046092A/ko unknown
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11744082B2 (en) | 2020-06-23 | 2023-08-29 | Samsung Electronics Co., Ltd. | Memory semiconductor devices comprising an anti-ferroelectric material |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101517679B1 (ko) | 임베딩된 ｍｏｓ 버랙터를 갖는 ｆｉｎｆｅｔ 및 그 제조 방법 | |
| US7060553B2 (en) | Formation of capacitor having a Fin structure | |
| KR100480856B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US6657259B2 (en) | Multiple-plane FinFET CMOS | |
| US6936881B2 (en) | Capacitor that includes high permittivity capacitor dielectric | |
| US6465311B2 (en) | Method of making a MOSFET structure having improved source/drain junction performance | |
| CN117766585A (zh) | 可编程逻辑元件及其操作方法 | |
| KR20040102052A (ko) | 다중-두께 매립 산화물층 위에 형성된 반도체 디바이스 및그 제조 방법 | |
| US20060226487A1 (en) | Resistor with reduced leakage | |
| JP2007019515A (ja) | 半導体装置、半導体装置の製造方法およびトランジスタ装置の操作方法 | |
| CN103165674A (zh) | 具有多阈值电压的FinFET | |
| US9484271B2 (en) | Semiconductor device and method of manufacturing the same | |
| CN108257944A (zh) | 半导体器件及其制造方法 | |
| US7919379B2 (en) | Dielectric spacer removal | |
| US20160099311A1 (en) | Semiconductor structure and a method for processing a carrier | |
| US20190051565A1 (en) | Cmos devices and manufacturing method thereof | |
| CN111834457A (zh) | 半导体装置 | |
| US9941364B2 (en) | High voltage semiconductor device and method of manufacturing the same | |
| US7101765B2 (en) | Enhancing strained device performance by use of multi narrow section layout | |
| US10262998B2 (en) | Semiconductor device and method of manufacturing the same | |
| US9548317B2 (en) | FDSOI semiconductor structure and method for manufacturing the same | |
| US8133772B2 (en) | Deep trench capacitor for SOI CMOS devices for soft error immunity | |
| KR20190046092A (ko) | 반도체 소자 | |
| US8004023B2 (en) | Semiconductor device and method of fabricating the same | |
| JP3658564B2 (ja) | 半導体装置 |