TW201921642A - 電晶體及電子機器 - Google Patents

電晶體及電子機器

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Abstract

本發明之課題在於提供一種更易於控制特性之電晶體及電子機器。該電晶體具備：半導體基板；絕緣層，其設置於前述半導體基板之上；半導體層，其凸設於前述絕緣層之上；及閘極電極，其跨前述半導體層之一部分而設置於前述半導體層與前述絕緣層之上；且由前述半導體層之前述閘極電極覆蓋之通道區域之中央部係以與前述半導體層之前述通道區域之至少一個端部為不同之形狀設置。

Description

電晶體及電子機器
本發明係關於一種電晶體及電子機器。
近年來，在積體電路內之場效電晶體中，推行高性能化及微細化。
一方面，在一般之平面型電晶體中，由於因微細化而閘極絕緣膜之膜厚變得極薄，故難以穩定地控制膜厚。又，在因微細化而通道寬度縮小之電晶體中，因短通道效應而在非動作時流動之電流(所謂之關斷狀態之洩漏電流)變大。
因此，藉由將場效電晶體以考量三維之要素之構造而形成，而推行以超過平面型電晶體之高性能化及微細化為目標之立體構造電晶體之開發。作為上述之立體構造電晶體，例如，可例舉出具有Fin(板狀)型之活性區域的場效電晶體(Field Effect Transistor：FET)(所謂之Fin-FET)。
例如，在下述之專利文獻1中，揭示為了實現高性能之LSI(Large Scale Intergration，大規模積體)電路，使用Fin-FET為有效，並且揭示了一種用於由Fin-FET構成之LSI電路之較佳之ESD(Electro-Static Discharge，靜電放電)保護元件。又，在專利文獻1中，藉由控制被導入於電晶體之閘極電極之離子雜質之量、且控制閘極電極之功函數而控制電晶體特性。 [先前技術文獻] [專利文獻]
[專利文獻1]日本特開2007-53316號公報
[發明所欲解決之問題]
然而，在電晶體等之最前端的製造步驟中，由於在進行如上述之專利文獻1所揭示之閘極電極之功函數的控制時，需要另外用於控制功函數之步驟，故步驟數增加，且製造成本增加。
本發明之技術係鑒於上述事項而推出者。在本發明中提出一種更易於控制特性、新穎且經改良之電晶體及電子機器。 [解決問題之技術手段]
根據本發明，提供一種電晶體，其具備：半導體基板；絕緣層，其設置於前述半導體基板之上；半導體層，其凸設於前述絕緣層之上；及閘極電極，其跨前述半導體層之一部分而設置於前述半導體層與前述絕緣層之上；且由前述半導體層之前述閘極電極覆蓋之通道區域之中央部係以與前述半導體層之前述通道區域之至少一個端部為不同之形狀設置。
又，根據本發明，提供一種電子機器，其具備包含下述電晶體之電路，該電晶體具備：半導體基板；絕緣層，其設置於前述半導體基板之上；半導體層，其凸設於前述絕緣層之上；及閘極電極，其跨前述半導體層之一部分而設置於前述半導體層與前述絕緣層之上；且由前述半導體層之前述閘極電極覆蓋之通道區域之中央部係以與前述半導體層之前述通道區域之至少一個端部為不同之形狀設置。
根據本發明，藉由在通道區域之中央部與端部變更半導體層之形狀，而能夠局部地控制臨限值電壓，並提高電晶體整體之臨限值電壓，且抑制GIDL(Gate-Induced Drain Leakage，閘極誘發之汲極洩漏)電流之增加。 [發明之效果]
根據以上所說明之本發明，能夠更容易地進行電晶體特性之控制。
又，上述之效果不一定為限定性之效果，除可發揮上述之效果外，還可替代上述之效果而發揮本說明書中所示之任一效果、或發揮根據本說明書可理解之其他之效果。
以下，一面參照附圖，一面針對本發明之較佳之實施形態進行詳細地說明。此外，在本說明書及圖式中，藉由對實質上具有相同之功能構成之構成元件賦予相同之符號，而省略重複說明。
又，在以下之說明所參照之各圖式中，存在為了便於說明而將一部分構成部件之大小誇張地表現之情形。所以，在各圖式中所圖示之諸個構成部件之相對之大小不一定準確地表現實際之諸個構成部件之大小關係。又，在以下之說明中，有將基板或層所積層之方向表示為上方向之情形。
又，說明係按照以下之順序進行。 1.第1實施形態 1.1.電晶體之特性 1.2.電晶體之構成 1.3.電晶體之製造方法 2.第2實施形態 3.第2實施形態 4.應用例 4.1.應用於ESD保護元件 4.2.應用於電子機器 5.彙總
＜1.第1實施形態＞ (1.1.電晶體之特性) 首先，參照圖1，針對本發明之第1實施形態之電晶體之特性進行說明。圖1係顯示施加於電晶體之閘極電極之電壓(Vg )與流入電晶體之汲極電極之電流(Id )之關係之曲線圖。
近年來，智慧型手機、平板型終端及膝上型等之可攜式機器廣泛普及。在該等可攜式機器中，為了延長作動時間而要求降低所搭載之各種電路之耗電。例如，要求進一步減小流入非動作時之電晶體之洩漏電流(亦稱為關斷電流)。
此處，為了降低電晶體之關斷電流，而考量例如控制作為電晶體之動作臨限值之臨限值電壓(Vth )。亦即，如圖1所示般，藉由使電晶體之臨限值電壓升高，而可降低關斷電流(Ioff @Vg =0V)。
具體而言，利用下述之式1而賦予臨限值電壓(Vth )。
[數1]在式1中，Vfb 係平帶電壓(V)，右邊第2項(2Ψb )係費米電位與本徵電位之差分(V)。εsi 係矽之介電常數，ｑ係電荷(C)。Na係供形成電晶體之半導體基板之雜質濃度(m-3 )，Cox 係閘極絕緣膜之電容(F)。
又，在式1中之平帶電壓(Vfb )係由下述之式2表示。
[數2]在式2中，Φg 係閘極電極之功函數，Φs 係供形成電晶體之半導體基板之功函數。
根據式1可知，藉由提高平帶電壓Vfb 及半導體基板之雜質濃度Na，而能夠使電晶體之臨限值電壓(Vth )升高，且降低電晶體之關斷電流。又，根據式2可知，藉由使閘極電極之功函數Φg 增加，而能夠使平帶電壓Vfb 升高。
但是，由於當使閘極電極之功函數Φg 增加時，汲極電位與施加於閘極電極之電壓之差會變大，故電場會在通道內部急劇地變化。因此，在閘極電極之端部起因於閘極電場之洩漏(Gated Induced Drain Leakage：GDIL)電流增加。然而，為了降低電晶體之關斷電流，重要的是提高電晶體之臨限值電壓(Vth )，且抑制GDIL電流之增加。
本發明之技術係鑒於上述事項而完成者。本發明係提供一種電晶體，其藉由抑制GIDL電流之增加，且使電晶體之臨限值電壓升高，而使關斷電流進一步降低。
(1.2.電晶體之構成) 以下，參照圖2～圖3C，針對本實施形態之電晶體之構成進行說明。圖2係顯示本實施形態之電晶體之構成之示意性立體圖。
如圖2所示般，本實施形態之電晶體100具備：半導體基板140、絕緣層130、半導體層110、及閘極電極120。本實施形態之電晶體100可構成為所謂之Fin-FET構造。
半導體基板140係供形成包含電晶體100之電路之支持體。例如，半導體基板140可為多晶、單晶或非晶質之矽(Si)基板。又，半導體基板140亦可為於上述之矽基板之內部夾入有SiO2 等之絕緣膜的所謂之SOI(Silicon On Insulator，絕緣體上覆矽)基板。進而，半導體基板140可使用例如砷化鎵(GaAs)基板等之化合物半導體基板、氮化鎵(GaN)基板、或碳化矽(SiC)基板等之其他種類之半導體基板，亦可為將矽(Si)等成膜於由藍寶石等之半導體以外之材料形成之基板上之基板。
絕緣層130設置於半導體基板140之上。具體而言，絕緣層130係由無機絕緣體構成，亦可由無機氧化物或無機氮化物構成。例如，絕緣層130可由氧化矽(SiOx )、氮化矽(SiNx )或氮氧化矽(SiON)等構成，亦可由氧化鋁(Al2 O3 )或氧化鈦(TiO2 )等構成。絕緣層130可藉由將上述之無機氧化物或無機氮化物成膜於半導體基板140之上而形成，亦可藉由自半導體基板140之表面氧化至特定之深度而形成。
半導體層110由半導體構成，且凸設於絕緣層130之上。具體而言，半導體層110係以在一方向上延伸之板狀形狀或棒狀形狀設置於絕緣層130之上。在圖2中，雖然未圖示，但半導體層110係在由閘極電極120覆蓋之通道區域內，以半導體層110之中央部與半導體層110之端部為不同之形狀設置。對此將於後文進行詳細地敘述。例如，為了提高導電性，半導體層110可由導入n型雜質(磷、砷等)或p型雜質(硼、鋁等)之矽等形成。
此處，半導體層110亦能以與半導體基板140相同之材料構成，且貫通絕緣層130而自半導體基板140突出設置。此情形時，如圖2Ａ所示之構造可將半導體基板140利用蝕刻等進行加工，形成垂直且突出之半導體層110，其後藉由將絕緣層130成膜於半導體基板140之上而形成。根據該構造，並非在將半導體材料成膜後藉由進行蝕刻而形成半導體層110，而是掘入電晶體100之支持體即半導體基板140而形成半導體層110。因此，能夠簡化電晶體100之製造步驟。
閘極電極120跨半導體層110之一部分且設置於絕緣層130之上。具體而言，閘極電極120係以跨半導體層110之一部分且夾持半導體層110之方式設置。即，閘極電極120係沿著半導體層110之形狀，且以覆蓋凸設於絕緣層130之上之半導體層110之方式設置。
惟，由於閘極電極120僅設置於半導體層110之一部分之上，故在一方向上延伸之半導體層110之各個端部分別自閘極電極120突出。在本實施形態之電晶體100中，自閘極電極120突出之半導體層110之端部各者作為源極區域110S及汲極區域110D發揮功能。又，由閘極電極120覆蓋之半導體層110作為通道區域發揮功能，藉由施加於閘極電極120之電壓而控制導電性。因此，雖未圖式，但於作為源極區域110S發揮功能之半導體層110之一個端部連接源極電極，於作為汲極區域110D發揮功能之半導體層110之另一個端部連接汲極電極。
例如，閘極電極120可由多晶矽等形成，亦可由鈦(Ti)、鉬(Mo)、鉭(Ta)、鎢(W)、鈮(Nb)、鎳(Ni)、鋯(Zr)、金(Au)、銀(Ag)、鋁(Al)或銅(Cu)等之金屬，或由該等之合金、或金屬化合物形成。又，閘極電極120亦可以將包含上述材料之層積層複數種而成之多層構造形成。根據如此之多層構造，閘極電極120能夠使配線電阻等降低、或能夠更精密地控制功函數。
又，可行的是，於半導體層110之上設置有閘極絕緣膜(未圖示)，閘極電極120介隔著閘極絕緣膜跨設於半導體層110之上。閘極絕緣膜可由例如氧化矽(SiOx )、氮化矽(SiNx )、或氮氧化矽(SiON)等之無機氮氧化物形成，亦可由氧化鉿(HfO2 )等之介電體材料或強介電體材料形成。
當在半導體層110之上設置有閘極絕緣膜時，電晶體100作為所謂之Fin-FET型之電晶體發揮功能，其中設置有閘極絕緣膜之面之附近之半導體層110作為通道發揮功能。又，當不在半導體層110之上設置閘極絕緣膜時，電晶體100作為所謂之Tri-gate型之多閘極電晶體發揮功能，其中半導體層110及閘極電極120彼此相接之三面之附近之半導體層110作為通道發揮功能。
此處，參照圖3A～圖3C，針對在由閘極電極120覆蓋之通道區域處之半導體層110之形狀進行說明。圖3A係顯示本實施形態之電晶體之構成之示意性俯視透視圖。圖3B係於通道區域之中央部，以與半導體層110之延伸方向正交之面將電晶體100切斷之縱剖視圖。圖3C係於通道區域之端部，以與半導體層110之延伸方向正交之面將電晶體100切斷之縱剖視圖。
如圖3A所示，若將由閘極電極120覆蓋之區域作為通道區域，則半導體層110以通道區域之中央部之寬度大於通道區域之端部之寬度之形狀設置。具體而言，若將圖3B所示之通道區域之中央部的半導體層110C之寬度設為WFC 、將圖3C所示之通道區域之端部的半導體層110E之寬度設為WFE ，則半導體層110形成為WFC 大於WFE 。
此處，所謂半導體層110之通道區域之端部表示自源極區域110S或汲極區域110D之等電位面擴大之區域。換言之，所謂半導體層110之通道區域之端部表示在同一代之平面型電晶體中，與形成有LDD(Lightly Doped Drain，輕摻雜汲極)之區域同樣大小之區域。
例如，如圖3A所示般，當將於半導體層110之延伸方向上之通道區域之長度(亦即通道長)設為ChW 時，半導體層110之通道區域之端部之長度ChE 相當於ChW 之5%～15%之長度。因此，半導體層110之通道區域之端部表示自通道區域之邊緣起通道區域之長度ChW 之5%～15%之範圍。更具體而言，當於半導體層110之延伸方向上之通道區域之長度ChW 為300 nm時，半導體層110之通道區域之端部的長度ChE 可設為約20 nm～50 nm。此時，半導體層110之通道區域之中央部的長度ChC 係自ChW 除以ChE ×2而得之約200 nm～260 nm。
在本實施形態中，由於可藉由改變半導體層110之形狀而使通道區域之半導體層110內之電場分佈發生變化，故可使作為電晶體100之動作臨限值之臨限值電壓(Vth )發生變化。具體而言，藉由使半導體層110之寬度增大，而可使臨限值電壓進一步升高。因此，電晶體100藉由使佔據通道區域之大部分之中央部的半導體層110之寬度增大，而可使臨限值電壓升高，且降低關斷狀態時之洩漏電流(關斷電流)。
另一方面，由於通道區域之端部的半導體層110之寬度小於通道區域之中央部之半導體層110之寬度，故當局部地觀察通道區域之端部時，電晶體100之臨限值電壓會降低。藉此，由於可在通道區域之端部使汲極電位與施加於閘極電極120之電壓之差和緩，故電晶體100可抑制起因於閘極電場之洩漏(GIDL)電流之增加。
因此，本實施形態之電晶體100藉由在通道區域之中央部與端部變更半導體層110之寬度，而可抑制GIDL電流之增加、且降低關斷電流。亦即，本實施形態之電晶體100可藉由控制半導體層110之寬度，而將電晶體之特性控制為所期望之特性。
又，在通道區域之半導體層110中，較中央部寬度為小之端部至少包含設置於汲極區域110D側之端部。由於GIDL電流產生於汲極區域110D側，故在源極區域110S側之通道區域之端部，半導體層110之寬度可與中央部相同。惟，將通道區域之源極區域110S側之端部、及汲極區域110D側之端部以成為彼此對稱之方式進行形狀加工可使製造步驟更簡略化。因此，藉由將半導體層110之通道區域之兩個端部以成為彼此對稱之方式進行形狀加工，而可降低電晶體100之製造成本。
在本實施形態之電晶體100中，為了進一步提高抑制GIDL電流之增加且降低關斷電流之效果，而可將使電晶體100之臨限值電壓(Vth )變化之其他方法與上述內容組合使用。
具體而言，電晶體100之臨限值電壓(亦即，閘極電極120之功函數)亦可藉由導入半導體層110之雜質之量及極性而控制。因此，藉由使於通道區域之半導體層110之中央部與端部導入之離子雜質之極性(p型或n型)反轉，亦可抑制GIDL電流之增加且降低關斷電流。例如，在將電晶體100形成為n型電晶體時，於半導體層110整體導入硼等之p型雜質，於通道區域之相當於半導體層110之中央部之區域進一步導入磷或砷等之n型雜質。藉此，由於電晶體100可抑制GIDL電流之增加且使臨限值電壓升高，故可進一步降低關斷電流。
又，電晶體100之臨限值電壓(亦即，閘極電極120之功函數)亦可藉由設置於閘極電極120及半導體層110之間之閘極絕緣膜之特性而控制。因此，藉由在通道區域之半導體層110之中央部與端部改變閘極絕緣膜之材質，亦可抑制GIDL電流之增加且降低關斷電流。例如，作為閘極絕緣膜將氧化鉿(HfO2 )成膜於半導體層110之上後，藉由蝕刻等去除通道區域之相當於半導體層110之中央部之區域之閘極絕緣膜。其後，在通道區域之相當於半導體層110之區域將氮化鈦(TiN)成膜作為閘極絕緣膜。藉此，由於電晶體100在通道區域之中央部與端部閘極之功函數發生變化，故能夠抑制GIDL電流之增加且使臨限值電壓升高。因此，電晶體100可進一步降低關斷電流。
(1.3.電晶體之製造方法) 其次，參照圖4A～圖4D，針對本實施形態之電晶體100之製造方法進行說明。圖4A～圖4D係說明本實施形態之電晶體100之製造方法之一個步驟之示意性立體圖。
以下針對電晶體100為n型電晶體時之製造方法進行說明。由於電晶體100為p型電晶體時之製造方法與n型電晶體之情形在實質上大致相同，故省略在此處之說明。
首先，如圖4A所示般準備矽基板作為半導體基板141。
其次，如圖4B所示般，藉由利用光微影術及蝕刻將半導體基板141圖案化，而在半導體基板140之上形成半導體層110。
此處，半導體層110形成為因後段之閘極電極120之形成而通道區域之相當於中央部的半導體層110之寬度大於通道區域之相當於端部的半導體層110之寬度。如圖4B所示般，半導體層110可形成為在一方向上延伸，且中央部膨起之板狀形狀。例如，當將半導體層110所延伸之方向之通道區域之長度(ChW )設為300 nm、將通道區域之端部之長度(ChE )設為50 nm時，可將中央部之半導體層之寬度(WFC )設為56 nm、將端部之半導體層之寬度(WFE )設為7 nm。
繼而，如圖4C所示般，將雜質導入半導體層110。例如，可將硼等之p型雜質以5 kV/1×1013 cm-2 摻雜於半導體層110。其後，在將包含氧化矽(SiO2 )之絕緣層130在整個半導體基板140上成膜後，藉由選擇性地將形成有半導體層110之區域進行蝕刻，可使半導體層110以自絕緣層130凸設之方式露出。
進而，如圖4D所示般，在供形成閘極電極120之通道區域之半導體層110之上，將氧化鉿(HfO2 )作為閘極絕緣膜(未圖示)形成後，形成閘極電極120。作為閘極電極120，可使用例如鈦(Ti)、鉬(Mo)、鉭(Ta)等之金屬材料。
其後，可藉由將電極及配線電性連接於各個端子，而形成本實施形態之電晶體100。
＜2.第2實施形態＞ 繼而，參照圖5A～5C，針對本發明之第2實施形態之電晶體100進行說明。圖5A係顯示本實施形態之電晶體之構成之示意性俯視透視圖。圖5B係於通道區域之中央部，以與半導體層112之延伸方向正交之面將電晶體100切斷之縱剖視圖。圖5C係於通道區域之一個端部，以與半導體層112之延伸方向正交之面將電晶體100切斷之縱剖視圖。
本實施形態之電晶體100在由閘極電極120所覆蓋之通道區域，以半導體層112之中央部與半導體層112之端部為不同之形狀設置。具體而言，半導體層112以通道區域之中央部之錐形大於通道區域之端部之錐形之形狀設置。針對除了半導體層112之形狀以外之構成，由於實質上與在第1實施形態中所說明之構成相同，故省略在此處的說明。
例如，若將圖5B所示之通道區域之中央部之半導體層112C之傾斜角度設為TFC ，將圖5C所示之通道區域之端部之半導體層112E之傾斜角度設為TFE ，則半導體層112形成為TFC 大於TFE 。又，亦可如圖5A所示般，半導體層112之寬度在通道區域之中央部及端部為相同。
此處，針對半導體層112之通道區域之端部、及半導體層112之通道區域之中央部之定義係如在第1實施形態中所說明般。亦即，半導體層112之通道區域之端部表示自源極區域或汲極區域起之等電位面擴大之區域。
例如，如圖5A所示般，當將於半導體層112之延伸方向上之通道區域之長度(亦即通道長)設為ChW 時，半導體層112之通道區域之端部之長度ChE 相當於ChW 之5%～15%之長度。因此，半導體層112之通道區域之端部表示自通道區域之邊緣起通道區域之長度ChW 之5%～15%之範圍。更具體而言，當於半導體層112之延伸方向上之通道區域之長度ChW 為300 nm時，半導體層112之通道區域之端部的長度ChE 可設為約20 nm～50 nm。此時，半導體層112之通道區域之中央部的長度ChC 係自ChW 除以ChE ×2而得之約200 nm～260 nm。
在本實施形態中，由於可藉由改變半導體層112之形狀而使通道區域之半導體層112內之電場分佈發生變化，故可使作為電晶體100之動作臨限值之臨限值電壓(Vth )改變。具體而言，藉由使半導體層112之傾斜角度增大，而可使臨限值電壓進一步升高。因此，電晶體100藉由使佔據通道區域之大部分之中央部的半導體層112之傾斜角度增大，而可使臨限值電壓升高，且降低關斷狀態時之洩漏電流(關斷電流)。
另一方面，由於通道區域之端部之半導體層112之傾斜角度小於通道區域之中央部之半導體層112之傾斜角度，故當局部地觀察通道區域之端部時，電晶體100之臨限值電壓會降低。藉此，由於可在通道區域之端部使汲極電位與施加於閘極電極120之電壓之差和緩，故電晶體100可抑制起因於閘極電場之洩漏(GIDL)電流之增加。
因此，本實施形態之電晶體100藉由在通道區域之中央部與端部變更半導體層112之傾斜角度，而可抑制GIDL電流之增加，且降低關斷電流。亦即，本實施形態之電晶體100可藉由控制半導體層110之傾斜角度，而將電晶體特性控制為所期望之特性。
＜3.第3實施形態＞ 其次，參照圖6A～圖6C，針對本發明之第3實施形態之電晶體100進行說明。圖6A係顯示本實施形態之電晶體之構成之示意性俯視透視圖。圖6B係於通道區域之中央部以與半導體層113之延伸方向正交之面將電晶體100切斷之縱剖視圖。圖6C係於通道區域之一個端部以與半導體層113之延伸方向正交之面將電晶體100切斷之縱剖視圖。
本實施形態之電晶體100在由閘極電極120所覆蓋之通道區域，以半導體層113之中央部與半導體層113之端部為不同之形狀設置。具體而言，半導體層113以通道區域之中央部之高度高於通道區域之端部之高度之形狀設置。對於半導體層113之形狀以外之構成，由於實質上與在第1實施形態中所說明之構成相同，故省略此處的說明。
例如，若將圖6B所示之通道區域之中央部之半導體層113C之高度設為HFC 、將圖6C所示之通道區域之端部之半導體層113E之高度設為HFE ，則半導體層113形成為HFC 大於HFE 。半導體層113C及半導體層113E之高度表示分別自半導體基板140起之垂直方向之高度。又，亦可如圖6A所示般，半導體層113之寬度在通道區域之中央部及端部為相同。
此處，針對半導體層113之通道區域之端部、及半導體層113之通道區域之中央部之定義係如第1實施形態中所說明。亦即，半導體層113之通道區域之端部表示自源極區域或汲極區域起之等電位面擴展之區域。
例如，如圖6A所示般，若將於半導體層113之延伸方向上之通道區域之長度(亦即通道長)設為ChW 時，半導體層113之通道區域之端部之長度ChE 相當於ChW 之5%～15%之長度。因此，半導體層113之通道區域之端部表示與通道區域之邊緣相距通道區域之長度ChW 之5%～15%之範圍。更具體而言，若半導體層113之延伸方向上之通道區域之長度ChW 為300 nm，則半導體層113之通道區域之端部的長度ChE 可設為約20 nm～50 nm。此時，半導體層113之通道區域之中央部的長度ChC 為自ChW 除以ChE ×2而得之約200 nm～260 nm。
在本實施形態中，由於可藉由改變半導體層113之形狀而使通道區域之半導體層113內之電場分佈變化，故可使電晶體100之動作臨限值即臨限值電壓(Vth )變化。具體而言，藉由增高半導體層113之高度，可進一步增高臨限值電壓。因此，電晶體100藉由將佔據通道區域之大部分之中央部的半導體層113之高度增高，可將臨限值電壓增高，而降低關斷時之洩漏電流(關斷電流)。
另一方面，由於通道區域之端部之半導體層113之高度低於通道區域之中央部之半導體層113之高度，故當局部地觀察通道區域之端部時，電晶體100之臨限值電壓降低。藉此，由於可在通道區域之端部使汲極電位與施加於閘極電極120之電壓之差和緩，故電晶體100可抑制閘極電場所致洩漏(GIDL)電流之增加。
因此，本實施形態之電晶體100藉由在通道區域之中央部與端部變更半導體層113之高度，而可控制GIDL電流之增加，且降低關斷電流。亦即，本實施形態之電晶體100可藉由控制半導體層113之高度，而將電晶體特性控制為所期望之特性。
＜4.應用例＞ (4.1.應用於ESD保護電路) 本發明之各實施形態之電晶體100可應用於例如防止因內部電路之靜電(Electro-Static Discharge:ESD)所致之破壞的ESD保護電路內之電晶體。參照圖7，針對可應用本實施形態之電晶體100之ESD保護電路之例進行說明。圖7係顯示可應用本實施形態之電晶體100之ESD保護電路之一例的電路圖。
如圖7所示般，ESD保護電路10係用於保護內部電路15免受ESD浪湧之害的電路。ESD保護電路10於電源配線1及接地配線2之間具備：電阻元件11、電容元件12、CMOS(Complementary Metal Oxide Semiconductor，互補金屬氧化物半導體)反相器13、及箝位電晶體14。又，於電源配線1供給有電源電壓Vdd。另一方面，接地配線2藉由連接於接地端子而形成接地電位Vss。
具體而言，電阻元件11可為由多晶矽等材料形成之電阻元件。例如，可將由多晶矽形成之MOS(Metal-Oxide-Semiconductor，金氧半導體)電晶體之閘極電極用作電阻元件11。電阻元件11之電阻值可根據電阻元件11之元件大小而控制。
具體而言，電容元件12可為偏壓依存性低之電容元件。例如，電容元件12可使用以MOS電晶體之閘極絕緣膜為介電體之電容器、或以配線層間之絕緣膜為介電體之電容器。電容元件12之電容值可根據電容元件12之元件之大小而控制。
電阻元件11之電阻值及電容元件12之電容值係以考量ESD保護電路10之用途及設想之ESD浪湧電流之類型、且包含電阻元件11及電容元件12之RC串聯電路之時間常數為所期望之值之方式設計。電阻元件11之電阻值例如可適當設為1000 Ω～10 MΩ之範圍，電容元件12之電阻值，例如可適當設為1 pF～10 pF之範圍。
例如，作為ESD浪湧電流之類型，在設想為HBM(Human Body Model，人體模型)時，RC串聯電路設計為以1 μ秒左右之時間常數為目標。此時，藉由將電阻元件11之電阻值(R)設為1 MΩ，將電容元件12之電容值(C)設為1 pF，而可將RC串聯電路之時間常數設計為R×C=1 MΩ×1 pF=1 μ秒。
在CMOS反相器13中，輸入有電阻元件11與電容元件12之間之連接點之電位(電壓信號)，反轉之輸入電位會輸出至箝位電晶體14之閘極。
在箝位電晶體14中，汲極與電源配線1連接，源極與接地配線2連接，閘極與CMOS反相器13之輸出連接。因此，箝位電晶體14之導通關斷控制係藉由來自CMOS反相器13之輸出信號(電壓信號)而進行。又，箝位電晶體14之汲極與阱連接。又，箝位電晶體14可以本實施形態之電晶體100而構成。
此處，當ESD浪湧(高壓脈衝)被施加於ESD保護電路10時，在由電阻元件11及電容元件12構成之RC串聯電路中流動有貫通電流，CMOS反相器13之輸入端之電壓位準由[High(高)]位準變化為[Low(低)]位準。此處，使[Low(低)]位準反轉之[High(高)]位準之電壓信號自CMOS反相器13之輸出端施加於箝位電晶體14之閘極。藉此，由於箝位電晶體14為導通狀態(ON狀態)，故於箝位電晶體１４之汲極-源極間流動有ESD浪湧電流，且該ESD浪湧電流朝接地配線2放出。
藉由以上之動作，ESD保護電路10可保護內部電路15免受ESD浪湧電流之害。由於包含於ESD保護電路10之箝位電晶體14在產生ESD浪湧電流時為導通狀態，故在待機時維持關斷狀態。因此，可藉由將本實施形態之電晶體100應用於箝位電晶體14，降低關斷電流，而降低ESD保護電路10在待機時之耗電。
(4.2.應用於電子機器) 本發明之各實施形態之電晶體100可應用於搭載於各種電子機器之電路中之元件。繼而，參照圖8A～8C，針對可應用本實施形態之電晶體100之電子機器之例進行說明。圖8A～8C係顯示可應用本實施形態之電晶體100之電子機器之一例之外觀圖。
例如，本實施形態之電晶體100可應用於搭載於智慧型手機等之電子機器之電路內之元件。具體而言，如圖8A所示般，智慧型手機900具備：顯示部901，其顯示各種資訊；及操作部903，其包含受理使用者之操作輸入之按鈕等。此處，本實施形態之電晶體100亦可應用於控制智慧型手機900之各種動作之控制電路內之元件。
例如，本實施形態之電晶體100可應用於搭載於數位相機等之電子機器之電路內之元件。具體而言，如圖8B及圖8C所示般，數位相機910具備：本體部(相機本體)911、交換式透鏡單元913、攝影時由使用者固持之握把部915、顯示各種資訊之監視器部917、及顯示攝影時由使用者觀察之瀏覽圖之EVF(Electronic View Finder，電子取景器)919。又，圖8B係自前方(亦即被攝體側)觀察數位相機910之外觀圖，圖8C係自後方(亦即攝影者側)觀察數位相機910之外觀圖。此處，本實施形態之電晶體100可應用於控制數位相機910之各種動作之控制電路內之元件。
另外，可應用本實施形態之電晶體100之電子機器並不限定於上述例示。本實施形態之電晶體100可應用於搭載於各領域之電子機器之電路內之元件。作為如此之電子機器可例示出例如：眼鏡型可佩帶裝置、HMD(Head-Mounted Display，頭戴式顯示器)、電視裝置、電子書、PDA(Personal Digital Assistant，個人數位助理)、筆記本型個人電腦、視訊攝影機或遊戲機器等。
＜5.彙總＞ 如以上所說明般，本發明之一個實施形態之電晶體100藉由在通道區域之中央部與端部變更半導體層110之形狀，而可抑制GIDL電流之增加，且使電晶體100整體之臨限值電壓升高。因此，亦即，本實施形態之電晶體100可藉由控制半導體層110之形狀，而獲得使關斷電流降低之所期望之電晶體特性。
上述所說明之第1～第3實施形態可組合至少2個以上而實施。此時，半導體層110形成為半導體層110之通道區域之中央部之體積大於半導體層110之通道區域之端部之體積。藉此，由於電晶體100可抑制GIDL電流之增加，且使電晶體100之臨限值電壓進一步升高，故可使關斷電流進一步降低。
以上，一面參照附加圖式，一面針對本發明之較佳之實施形態進行了詳細地說明，但本發明之技術範圍並不限定於如此之例。只要係具有本發明之技術領域之通常之知識的技術人員顯然可在專利請求範圍中所記載之技術性思想之範圍內想到各種變化例或修正例，亦瞭解其等亦屬本發明之技術性範圍內。
又，本說明書所記載之效果終其而言為說明性或例示性者，而非限定性者。即，本發明之技術除可獲得上述之效果外，還可替代上述之效果而獲得本領域技術人員根據本說明書之記載即顯而易知之其他效果。
又，如以下之構成亦屬本發明之技術範圍。 (1) 一種電晶體，其具備： 半導體基板； 絕緣層，其設置於前述半導體基板之上； 半導體層，其凸設於前述絕緣層之上；及 閘極電極，其跨前述半導體層之一部分而設置於前述半導體層與前述絕緣層之上，且 由前述半導體層之前述閘極電極覆蓋之通道區域之中央部係以與前述半導體層之前述通道區域之至少一個端部為不同之形狀設置。 (2) 如前述(1)之電晶體，其中前述半導體層之前述通道區域之中央部係以體積較前述半導體層之前述通道區域之一個端部更大之形狀設置。 (3) 如前述(2)之電晶體，其中前述半導體層之前述通道區域之中央部係以寬度較前述半導體層之前述通道區域之至少一個端部更寬之形狀設置。 (4) 如前述(2)之電晶體，其中前述半導體層之前述通道區域之中央部係以具有較前述半導體層之前述通道區域之至少一個端部更大的錐形之形狀設置。 (5) 如前述(2)之電晶體，其中前述半導體層之前述通道區域之中央部係以自前述半導體基板之突出高度高於前述半導體層之前述通道區域之至少一個端部之形狀設置。 (6) 如前述(1)～(5)中任一項之電晶體，其中於前述半導體層中導入離子雜質，且 被導入前述半導體層之前述通道區域之中央部之離子雜質與被導入前述半導體層之前述通道區域之端部之離子雜質極性不同。 (7) 如前述(1)～(6)中任一項之電晶體，其中前述閘極電極介隔設置於前述半導體層之上之閘極絕緣膜而設置於前述半導體層之上。 (8) 如前述(1)～(7)中任一項之電晶體，其中前述半導體層貫通前述絕緣層，且自前述半導體基板突出地設置。 (9) 如前述(1)～(8)中任一項之電晶體，其中於自前述通道區域突出之前述半導體層連接源極電極或汲極電極。 (10) 如前述(9)之電晶體，其中於前述半導體層中，以與前述中央部不同之形狀設置之至少一個端部係供連接前述汲極電極之側之端部。 (11) 如前述(1)～(10)中任一項之電晶體，其中前述電晶體設置於構成保護元件之電路。 (12) 一種電子機器，其具備包含下述電晶體之電路，該電晶體具備：半導體基板；絕緣層，其設置於前述半導體基板之上；半導體層，其凸設於前述絕緣層之上；及閘極電極，其跨前述半導體層之一部分而設置於前述半導體層及前述絕緣層之上；且由前述半導體層之前述閘極電極覆蓋之通道區域之中央部以與前述半導體層之前述通道區域之至少一個端部為不同之形狀設置。
1‧‧‧電源配線
2‧‧‧接地配線
10‧‧‧ESD保護電路
11‧‧‧電阻元件
12‧‧‧電容元件
13‧‧‧CMOS反相器
14‧‧‧箝位電晶體
15‧‧‧內部電路
100‧‧‧電晶體
110‧‧‧半導體層
110C‧‧‧半導體層
110D‧‧‧汲極區域
110E‧‧‧半導體層
110S‧‧‧源極區域
112‧‧‧半導體層
112C‧‧‧半導體層
112E‧‧‧半導體層
113‧‧‧半導體層
113C‧‧‧半導體層
113E‧‧‧半導體層
120‧‧‧閘極電極
130‧‧‧絕緣層
140‧‧‧半導體基板
141‧‧‧半導體基板
900‧‧‧智慧型手機
901‧‧‧顯示部
903‧‧‧操作部
910‧‧‧數位相機
911‧‧‧本體部
913‧‧‧透鏡單元
915‧‧‧握把部
917‧‧‧監視器部
919‧‧‧EVF(電子取景器)
CHC‧‧‧長度
CHE‧‧‧長度
CHW‧‧‧長度
GIDL‧‧‧閘極誘發之汲極洩漏
HFC‧‧‧高度
HFE‧‧‧高度
Id‧‧‧電流
TFC‧‧‧傾斜角度
TFE‧‧‧傾斜角度
Vdd‧‧‧電源電壓
Vg‧‧‧電壓
Vth‧‧‧臨限值電壓
WFC‧‧‧寬度
WFE‧‧‧寬度
圖1係顯示施加於電晶體之閘極電極之電壓與流入電晶體之汲極電極之電流之關係之曲線圖。 圖2係顯示本發明之一個實施形態之電晶體之構成之示意性立體圖。 圖3A係顯示第1實施形態之電晶體之構成之示意性俯視透視圖。 圖3B係在該實施形態中，於通道區域之中央部以與半導體層之延伸方向正交之面將電晶體切斷之縱剖視圖。 圖3C係在該實施形態中，於通道區域之端部以與半導體層之延伸方向正交之面將電晶體切斷之縱剖視圖。 圖4A係說明該實施形態之電晶體之製造方法之一個步驟之示意性立體圖。 圖4B係說明該實施形態之電晶體之製造方法之一個步驟之示意性立體圖。 圖4C係說明該實施形態之電晶體之製造方法之一個步驟之示意性立體圖。 圖4D係說明該實施形態之電晶體之製造方法之一個步驟之示意性立體圖。 圖5A係顯示第2實施形態之電晶體之構成之示意性俯視透視圖。 圖5B係在該實施形態中，於通道區域之中央部以與半導體層之延伸方向正交之面將電晶體切斷之縱剖視圖。 圖5C係在該實施形態中，於通道區域之端部以與半導體層之延伸方向正交之面將電晶體切斷之縱剖視圖。 圖6A係顯示第3實施形態之電晶體之構成之示意性俯視透視圖。 圖6B係在該實施形態中，於通道區域之中央部以與半導體層之延伸方向正交之面將電晶體切斷之縱剖視圖。 圖6C係在該實施形態中，於通道區域之端部以與半導體層之延伸方向正交之面將電晶體切斷之縱剖視圖。 圖7係顯示可應用本發明之一個實施形態之電晶體的ESD保護電路之一例之電路圖。 圖8A係顯示可應用本發明之一個實施形態之電晶體的電子機器之一例之外觀圖。 圖8B係顯示可應用本發明之一個實施形態之電晶體的電子機器之一例之外觀圖。 圖8C係顯示可應用本發明之一個實施形態之電晶體的電子機器之一例之外觀圖。

Claims (12)

  1. 一種電晶體，其具備： 半導體基板； 絕緣層，其設置於前述半導體基板之上； 半導體層，其凸設於前述絕緣層之上；及 閘極電極，其跨前述半導體層之一部分而設置於前述半導體層與前述絕緣層之上，且 由前述半導體層之前述閘極電極覆蓋之通道區域之中央部係以與前述半導體層之前述通道區域之至少一個端部為不同之形狀設置。
  2. 如請求項1之電晶體，其中前述半導體層之前述通道區域之中央部係以體積較前述半導體層之前述通道區域之一個端部更大之形狀設置。
  3. 如請求項2之電晶體，其中前述半導體層之前述通道區域之中央部係以寬度較前述半導體層之前述通道區域之至少一個端部更寬之形狀設置。
  4. 如請求項2之電晶體，其中前述半導體層之前述通道區域之中央部係以具有較前述半導體層之前述通道區域之至少一個端部更大的錐形之形狀設置。
  5. 如請求項2之電晶體，其中前述半導體層之前述通道區域之中央部係以自前述半導體基板之突出高度高於前述半導體層之前述通道區域之至少一個端部之形狀設置。
  6. 如請求項1之電晶體，其中於前述半導體層中導入離子雜質，且 被導入前述半導體層之前述通道區域之中央部之離子雜質與被導入前述半導體層之前述通道區域之端部之離子雜質極性不同。
  7. 如請求項1之電晶體，其中前述閘極電極介隔設置於前述半導體層之上之閘極絕緣膜而設置於前述半導體層之上。
  8. 如請求項1之電晶體，其中前述半導體層貫通前述絕緣層，且自前述半導體基板突出地設置。
  9. 如請求項1之電晶體，其中於自前述通道區域突出之前述半導體層連接源極電極或汲極電極。
  10. 如請求項9之電晶體，其中於前述半導體層中，以與前述中央部不同之形狀設置之至少一個端部係供連接前述汲極電極之側之端部。
  11. 如請求項1之電晶體，其中前述電晶體設置於構成保護元件之電路。
  12. 一種電子機器，其具備包含下述電晶體之電路，該電晶體具備：半導體基板；絕緣層，其設置於前述半導體基板之上；半導體層，其凸設於前述絕緣層之上；及閘極電極，其跨前述半導體層之一部分而設置於前述半導體層及前述絕緣層之上；且由前述半導體層之前述閘極電極覆蓋之通道區域之中央部以與前述半導體層之前述通道區域之至少一個端部為不同之形狀設置。
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