KR101943996B1 - 후면 조명 고체 이미지 센서 - Google Patents

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인벤사스 코포레이션
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Abstract

마이크로전자 유닛(100)은 패키징 층(20)이 부착되는 전방 표면과 전방 표면으로부터 원격의 후방 표면을 갖는 반도체 소자(14)를 포함한다. 소자(14)는 전방 표면에 인접하게 배치되고 후방 표면을 통해 광을 수광하도록 배열되는 어레이로 배열된 복수의 광 검출기 소자를 포함하는 광 검출기(17)를 포함한다. 반도체 소자(14)는 또한 광 검출기에 접속된 전방 표면에 전기 전도성 컨택트(16)를 포함한다. 도전성 컨택트(16)는 얇은 영역과 얇은 영역보다 두꺼운 영역을 포함한다. 도전성 상호 접속부(70)는 패키징 층(20)을 통해 도전성 컨택트의 얇은 영역까지 연장하고, 도전성 상호 접속부(70)의 일 부분은 마이크로전자 유닛(100)의 표면에 노출된다.

Description

후면 조명 고체 이미지 센서{REAR-FACE ILLUMINATED SOLID STATE IMAGE SENSORS}
본 출원은 2010년 11월 5일자로 출원된 미국 출원 번호 제12/940,326호의 계속 출원이고, 그 개시 내용은 참고로 본 명세서에 병합되어 있다.
본 출원에 도시 및 개시된 주제는 마이크로전자 이미지 센서 및 예컨대, 마이크로전자 이미지 센서를 제조하는 방법에 관한 것이다.
고체 이미지 센서 예컨대, 전하 결합 소자("CCD") 어레이는 무수히 많은 애플리케이션을 갖는다. 예를 들면, 고체 이미지 센서는 디지털 카메라, 캠코더, 셀 폰의 카메라 등에서 이미지를 캡처하는 데 사용될 수 있다. 필요한 전자장치와 함께 칩 상의 하나 이상의 광 검출 소자가 "픽셀" 또는 화소, 이미지의 기본 단위를 캡처하는 데 사용된다.
고체 이미지 센서의 구성 및 고체 이미지 센서를 제조하는 데 사용되는 프로세스에 대한 개량이 이루어질 수 있다.
일 실시예에 따르면, 마이크로전자 유닛이 전방 표면 및 상기 전방 표면으로부터 원격의 후방 표면을 갖는 반도체 소자, 및 상기 반도체 소자의 전방 표면에 부착되는 패키징 층을 포함할 수 있다. 상기 반도체 소자는, 어레이로 배열된 복수의 광 검출기 소자를 포함하고, 상기 전방 표면에 인접하게 배치되어 후방 표면 부분을 통하여 광을 수광하도록 상기 후방 표면의 일 부분과 정렬되는 광 검출기, 및 상기 광 검출기에 연결된 상기 전방 표면에서의 도전성 컨택트를 포함할 수 있다. 상기 도전성 컨택트는 제1 두께를 갖는 얇은 영역과 상기 제1 두께보다 두꺼운 제2 두께를 갖는 두꺼운 영역을 포함할 수 있다. 도전성 상호 접속부가 상기 패키징 층을 통하여 상기 도전성 컨택트의 얇은 영역까지 연장할 수 있으며, 상기 도전성 상호 접속부의 적어도 일 부분은 마이크로전자 유닛의 표면에 노출된다.
다른 실시예에서, 마이크로전자 유닛을 제조하는 방법이 반도체 소자의 전방 표면에 부착되는 패키징 층을 통하여 연장하여 도전성 컨택트의 얇은 영역에서 종결하는 리세스된 부분을 형성하는 단계를 포함할 수 있다. 상기 도전성 컨택트는 상기 반도체 소자의 전방 표면에 배치된다. 상기 반도체 소자는 상기 전방 표면으로부터 원격의 후방 표면을 갖고, 어레이로 배열되는 복수의 광 검출기 소자를 포함하는 광 검출기를 포함한다. 상기 광 검출기는 상기 전방 표면에 인접하게 배치되어 상기 도전성 컨택트에 접속되고 상기 후방 표면의 일 부분과 정렬되어 상기 후방 표면 부분을 통해 광을 수광한다. 또한, 상기 도전성 컨택트는 상기 얇은 영역에서 제1 두께를 가지며, 상기 제1 두께보다 두꺼운 제2 두께를 갖는 두꺼운 영역을 포함한다. 상기 방법은 상기 얇은 영역에서 상기 도전성 컨택트에 접속하도록 상기 리세스된 부분을 통해 연장하는 도전성 상호 접속부를 형성하는 단계를 더 포함할 수 있고, 상기 도전성 상호 접속부의 적어도 일 부분은 상기 마이크로전자 유닛의 표면에서 노출된다.
다른 실시예에 따르면, 마이크로전자 유닛이 전방 표면, 상기 전방 표면으로부터 원격의 후방 표면 및 상기 전방 및 후방 표면 사이에 배치되는 필수적으로 반도체 재료로 이루어지는 영역을 갖는 반도체 소자를 포함할 수 있다. 제1 패키징 층이 상기 반도체 소자의 전방 표면에 부착될 수 있다. 상기 반도체 소자는, 어레이로 배열된 복수의 광 검출기 소자를 포함하고, 상기 전방 표면에 인접하게 배치되어 상기 후방 표면 부분을 통해 광을 수광하도록 상기 후방 표면의 일 부분과 정렬되는 광 검출기를 포함할 수 있다. 상기 전방 표면에서의 도전성 컨택트가 상기 광 검출기에 접속된다. 제2 패키징 층을 갖는 패키징 어셈블리가 상기 반도체 소자의 후방 표면에 부착된다. 도전성 상호 접속부가 상기 제1 패키징 층을 통해, 상기 도전성 컨택트를 통해 및 상기 제2 패키징 층 내로 연장할 수 있고, 상기 도전성 컨택트에 접속된다. 상기 도전성 상호 접속부는 상기 반도체 영역으로부터 전기적으로 절연되고, 상기 도전성 상호 접속부의 적어도 일 부분은 마이크로전자 유닛의 표면에 노출된다.
일 실시예에서, 반도체 소자의 절연 영역은 반도체 영역으로부터 도전성 컨택트를 전기적으로 절연시키기 위해 도전성 컨택트를 완전히 제한한다.
도 1a-1o는 본 발명의 일 실시예에 따라, 후면 조명 이미지 센서를 제조하는 방법의 단계들을 예시하는 부분 단면도이다.
도 2는 본 발명의 일 실시예에 따르는 패키지화된 후면 조명 이미지 센서를 예시하는 단면도이다.
도 3은 본 발명의 다른 실시예에 따르는 패키지화된 후면 조명 이미지 센서를 예시하는 단면도이다.
도 4는 본 발명의 다른 실시예에 따르는 패키지화된 후면 조명 이미지 센서를 예시하는 단면도이다.
도 5는 본 발명의 다른 실시예에 따르는 패키지화된 후면 조명 이미지 센서를 예시하는 단면도이다.
본 발명의 일 실시예에서는, 후면 조명 이미지 센서를 갖는 웨이퍼 레벨 패키지 어셈블리가 개시된다. 참고로 본 명세서에 병합되어 있는 미국 특허 제6,646,289호는 얇은 실리콘 기판을 채용한 집적 회로 디바이스를 개시한다. 광학 전자 성분이 대응하는 투명한 보호층으로부터 이격하는 표면상에 형성된다.
상기 '289호 특허에서 논의된 바와 같이, 실리콘의 얇음으로 인해 광학 전자 성분이 투명한 보호층을 통해 영향을 주는 광에 노출된다. 컬러 필터가 보호층의 내부면 상에 형성될 수 있다. 더욱이, 마이크로렌즈의 어레이가 또한 보호층의 내부면 상에 배치될 수도 있다.
후면 조명 이미지 센서를 제조하는 방법은 도 1a 내지 도 1o에서의 제조의 각각의 단계를 예시하는 단면도를 참조하여 이제 기술할 것이다. 도 1a에 도시된 바와 같이, 패키징 프로세스가 실행되기 전의 제조의 예비 단계에서, 반도체 재료 웨이퍼(10)가 제공되고, 프로세스 정지 층(12)이 웨이퍼(10)의 표면(11) 상에 배치된다. 웨이퍼(10)는 근본적으로 실리콘으로 이루어질 수 있고, 이와 달리 예컨대, 게르마늄(Ge), 탄소(C)와 같은 다른 반도체 재료, 실리콘과 그러한 재료와의 합금 또는 조합 또는 하나 이상의 Ⅲ-Ⅴ 화합물 반도체 재료를 포함할 수 있으며, Ⅲ-Ⅳ 화합물 반도체 재료의 각각은 주기율표의 Ⅲ족 원소와 Ⅴ족 원소의 화합물이다. 일 실시예에서, 층(12)은 약 1-5㎛의 두께를 가질 수 있고, 본질적으로는 이산화 실리콘으로 이루어질 수 있다.
도 1b를 참조하면, 웨이퍼(10)와 동일하거나 유사한 재료로부터 만들어지는 반도체 디바이스 웨이퍼(14)는 층(12)의 노출된 표면(15)에서 웨이퍼(10)와 접합된다. 도 1c를 참조하면, 웨이퍼(10 및 14)가 접합된 후에, 웨이퍼(14)의 두께는 웨이퍼(14)의 그라인딩(grinding) 또는 스마트 커팅(smart cutting)에 의해서와 같이 감소된다.
웨이퍼(14)는 근본적으로 실리콘으로 이루어질 수 있는 능동 영역 또는 능동 반도체 층을 포함한다. 도 1a-1o에 도시되지는 않았지만, 웨이퍼(14)는 이미지 감지 영역을 각각 이루는 복수의 인접한 다이를 포함한다. 도 1d를 참조하면, 각 감지 영역은 능동 영역에 형성된 이미지 센서(17)를 포함한다. 이미지 센서는 웨이퍼(14)의 전방 또는 후방 표면에 법선 방향으로의 광을 통해 자체 상에 이미지 캐스트(cast)를 캡처하기 위한 하나 이상의 화소(픽셀)를 형성하도록 일반적으로 어레이로 배열되는 복수의 광 검출기 소자를 포함한다. 일례에서, 이미지 센서는 전하 결합 소자("CCD") 어레이일 수 있다. 다른 예에서, 이미지 센서는 상보형 금속 산화물 반도체("CMOS") 소자 어레이일 수 있다. 웨이퍼(14)의 감지 영역 또는 다이의 각각은 제조의 이후의 단계에서 서로로부터 절단된다. 본 발명의 특징을 강조하기 위해, 웨이퍼(14)를 포함하는 마이크로전자 어셈블리(100)의 단일 이미지 감지 영역의 일부분이 도 1a-1o에 도시되어 있다. 어셈블리(100)의 제조 공정은 어셈블리(100)의 단일 이미지 감지 영역에 대해 이하 설명되지만, 동일한 제조 공정이 어셈블리(100)의 다른 이미지 감지 영역에서 일어나는 것을 이해할 것이다.
일 실시예에서, 웨이퍼(14)는 웨이퍼(14)의 표면을 따르는 측면 방향으로 센서(17)에 형성되는 픽셀의 측면 치수와 동일한 최종 두께로 감소될 수 있다. 다른 실시예에서, 웨이퍼(14)는 약 3-5㎛의 최종 두께를 갖는다.
도 1d를 여전히 참조하면, 웨이퍼(14)의 두께가 감소된 후에, 본드 패드(16)가 웨이퍼(14)의 전방 표면(19) 상에 형성된다. 본드 패드(16)는 선택적으로 전방 표면(19)에 배치된 유전체 층(도시 생략) 위에 놓일 수 있다.
이 개시 내용에서 사용되는 바와 같이, "최상", "최하", "위쪽" 또는 "위쪽으로" 및 "아래쪽" 또는 "아래쪽으로"와 같은 용어는 마이크로전자 소자 예컨대, 반도체 웨이퍼 또는 칩, 또는 그러한 웨이퍼나 칩을 병합한 어셈블리 또는 유닛의 기준계(frame of reference)를 지칭한다. 이들 용어는 통상의 중력 기준계를 지칭하지 않는다. 참고하기 쉽도록 하기 위해, 방향은 디바이스 웨이퍼(14)의 "최상" 또는 "전방" 표면(19)을 참조하여 이 개시 내용에서 기술된다. 통상적으로, "위쪽" 또는 "으로부터 상승"이라고 하는 방향은 전방 표면(19)으로부터 직교하고 멀어지는 방향을 지칭할 것이다. "아래쪽"이라고 하는 방향은 위쪽 방향과 반대이고 전방 표면(19)에 직교하는 방향을 지칭할 것이다. "수직" 방향은 칩 전방 표면에 직교하는 방향을 지칭할 것이다. 용어 기준 포인트 "위"는 기준 포인트의 위쪽 포인트를 지칭할 것이고, 용어 기준 포인트 "아래"는 기준 포인트의 아래쪽 포인트를 지칭할 것이다. 임의의 개별 소자의 "최상"은 위쪽 방향으로 가장 멀리 연장하는 그 소자의 포인트나 포인트들을 지칭할 것이고, 임의의 소자의 용어 "바닥"은 아래쪽 방향으로 가장 멀리 연장하는 그 소자의 포인트나 포인트들을 지칭할 것이다.
이 개시 내용에서 사용되는 바와 같이, 전기 전도성 구조가 유전체 구조의 표면"에 노출"되어 있다는 기술은 전기 전도성 구조가 유전체 구조의 외부로부터 유전체 구조의 표면을 향하여 유전체 구조의 표면에 수직인 방향으로 이동하는 이론적인 포인트와 접촉하기 위해 사용 가능한 것을 나타낸다. 따라서, 유전체 구조의 표면에 노출되는 단자 또는 다른 도전성 구조는 그러한 표면으로부터 돌출할 수 있거나; 그러한 표면과 동일 높이가 될 수 있거나; 그러한 표면에 대해 리세스될 수 있고 유전체 내의 홀 또는 오목한 곳(depression)을 통해 노출될 수 있다.
도 1e를 참조하면, 캐리어 웨이퍼 또는 패키징 층(20)이 접착제(22)를 사용하여 전방 표면(19)에서 웨이퍼(14)에 접합된다. 접착제(22)는 임의의 적절한 재료일 수 있고, 에폭시일 수 있다. 접착제(22)는 후속하는 열 처리 동안 가해질 최대의 가열을 견디기에 충분히 높은 유리 전이 온도 Tg 및 특성을 가져야 한다. 접착제(22)는 전방 표면(19)을 덮을 수도 있다. 바람직하게는, 접착제는 미국 특허 제5,980,663호 및 제6,646,289호에 기재되어 있는 바와 같이, 스핀 본딩에 의해 균질하게 도포되며, 그 개시 내용은 참고로 본 명세서에 병합되어 있다. 이와 달리, 임의의 다른 적절한 기술이 채용될 수도 있다. 다른 실시예에서, 산화물/질화물 층이 패키징 층(20)을 디바이스 웨이퍼(14)에 접합하는 데 사용될 수도 있다.
상기 층(20)은 디바이스 웨이퍼(14)의 열 팽창 계수와 일치하는 열 팽창 계수를 갖도록 하기 위해 실리콘, 유리 또는 세라믹과 같은 재료로부터 만들어질 수도 있다. 일례에서, 패키징 층(20)은 초기에 웨이퍼(14)에 접합될 때, 약 500-1000㎛의 두께를 가질 수 있다.
도 1f를 참조하면, 어셈블리(100)의 웨이퍼(10)는 에칭 및/또는 그라인딩에 의해서와 같이 완전히 제거된다. 일 실시예에서, 웨이퍼(10)는 먼저 웨이퍼(10)의 거의 수 미크론의 두께를 제거하도록 기계적으로 그라인딩되거나 갈린 후에, 웨이퍼(10)의 나머지 수 미크론을 제거하도록 에칭이 행해진다. 어셈블리(100)의 층(12)은 에치 스톱으로서의 역할을 할 수 있고, 다시 말하면, 웨이퍼(10)가 제거될 때 이미지 감지 영역을 포함하는 디바이스 웨이퍼(14)의 부분의 에칭(제거)을 방지할 수 있다.
특정 실시예에서, 수 미크론의 두께로 층(10)을 기계적으로 그라인딩한 후에, 화학적 및/또는 기계적 연마가 층(10)의 나머지 두께를 제거하도록 행해질 수도 있다.
대체 실시예에서, 대부분 층(10)이 완전히 제거된 후에, 층(12)이 완전히 제거될 수 있고, 그 후 제어된 두께를 가질 수 있는 투명한 유전체와 같은 재료의 다른 층이 디바이스 웨이퍼(14)의 노출된 후방 표면(23)에 제공될 수 있다. 일례에서, 대체 투명 층이 반사 방지 층을 포함할 수 있다.
도 1g를 참조하면, 층(12)이 제거되지 않은 경우에, 반사 방지 코팅(구체적으로 도시되지 않음)이 유전체 층(12)의 노출된 후방 표면(26) 상에 형성될 수도 있다. 반사 방지 코팅은 웨이퍼(14)의 표면(23)으로부터 반사된 광량을 감소시켜 콘트라스트 비를 향상시키는 데 도움이 될 수 있다. 반사 방지 코팅은 이산화 실리콘, 불화 마그네슘 및/또는 산화 인듐 주석을 포함할 수도 있다.
컬러 필터(28)를 포함하는 컬러 필터 어레이가 그 후 표면(26) 위에 놓여 형성되거나 적층될 수 있다. 컬러 필터(28)는 자체에 도달하는 광의 파장을 상이한 컬러의 범위들에 대응하는 상이한 파장의 범위들로 분리하도록 사용될 수 있어, 파장에 의해 분리된 광이 컬러 필터로부터 디바이스 웨이퍼(14)의 후방 표면(23)을 향해 전파하는 것을 규정한다. 웨이퍼(14) 내의 이미지 센서(17)의 픽셀 또는 픽셀들과 각각 정렬되는 다양한 상이한 컬러 필터의 사용을 통해, 각 컬러 필터 및 픽셀이 특정 범위의 컬러에 대응하는 제한된 미리 정해진 범위의 파장만을 감지하는 데 사용될 수 있다. 그러한 방식으로, 구분되지 않은 광 검출기 소자의 어레이가 다수의 상이한 컬러의 조합이 검출될 수 있게 하도록 상이한 컬러를 전달하도록 설계된 컬러 필터의 적절한 조합과 함께 사용될 수 있다.
마이크로렌즈(30)의 세트가 그 후 형성되어 컬러 필터(28)의 어레이의 노출된 표면 위에 놓일 수 있다. 마이크로렌즈(30)는 어레이 내에 배치되는 굴절 재료의 미세 범프를 포함하여, 디바이스 웨이퍼(14)의 이미징 센서의 하나 이상의 픽셀에 광을 집속시키는 데 도움이 된다. 마이크로렌즈(30)의 노출된 표면(30A)에 도달하는 광은 하나 이상의 대응하는 픽셀 상으로 주로 지향된다.
도 1h에 더 도시된 바와 같이, 패키징 어셈블리(31)의 측벽 또는 스탠드오프(standoff)를 구성하는 패키징 층(32)이 접착제(34)를 사용하여 유전체 층(12)의 후방 표면(26)에 부착될 수 있다. 측벽(32)은 렌즈(30)를 포함하는 어셈블리(100)의 영역에 수직으로 위에 놓이지 않도록 적용될 수 있다. 측벽(32)은 유전성 재료로부터 만들어질 수 있다. 또한, 덮개 또는 커버링 웨이퍼(36)가 측벽(32)의 후방 표면(35)에 접합된다. 측벽(32)은 층(12)에 부착될 수 있고, 그 후 덮개 웨이퍼(36)가 측벽(32)에 부착된다. 이와 달리, 측벽(32) 및 덮개 웨이퍼(36)가 먼저 서로 부착된 후, 덮개 웨이퍼(36)와 함께 측벽(32)이 층(12)에 부착된다. 측벽(32) 및 덮개 웨이퍼(36)는 함께 공동(37)을 형성하며, 여기에 디바이스(14)의 감지 영역과 관련된 마이크로렌즈 및 필터가 캡슐화된다.
덮개 웨이퍼(36)는 이미지 센서(17)에 일체화된 광 검출기 소자에 관련 있는 파장에 적어도 부분적으로 투과성이며, 하나 이상의 다양한 종류의 유리로부터 형성될 수 있고, 무기 또는 유기 재료, 또는 그들의 조합을 포함할 수도 있다. 공동(37)은 층(12)의 후방 표면(26)과 덮개 웨이퍼(36)의 대향 표면 사이에서 연장하는 높이 또는 수직 치수 D1을 가질 수 있으며, 여기에서 D1은 약 35-40㎛이다. 이미지 센서의 후면에 접합되는 패키징 어셈블리의 상세한 설명을 위해, 예를 들면, 본 명세서에 병합된 '830호 출원을 참조하라.
도 1i에 도시된 바와 같이, 덮개 웨이퍼(36)를 디바이스 웨이퍼(14)에 장착한 후에, 패키징 층(20)이 약 30㎛ 이상의 두께로 그라인딩 될 수도 있다. 층(20)은 어셈블리(100)에 대한 기계적인 지지부로서의 역할을 하기에 충분한 강성을 갖도록 최종 두께를 갖는다.
도 1j에 도시된 바와 같이, 리세스(40)가 패키징 층(20)의 전방 표면(42)에 형성될 수 있다. 리세스(40)는 층(42)의 외부 표면(42A)로부터 접착제(22)의 내부 표면(43)까지 안쪽으로 연장한다. 일 실시예에서, 포토리소그래피(photolithography)가 층(20)의 전방 표면(42) 위에 놓이는 마스크 패턴(도시 생략)을 형성하는 데 사용될 수 있으며, 그 후에 층(20)이 습식 또는 건식 에칭을 사용하여 전방 표면(40)으로부터 에칭될 수 있다. 접착제(22)는 리세스(40)가 형성될 때 디바이스 웨이퍼(14)의 에칭을 방지하는 에치 정지 층으로서 기능을 한다. 대체 실시예에서, 층(20)은 리세스(40)를 형성하기 위해, 참고로 본 명세서에 병합되어 있는 2010년 7월 23일자로 출원된 본 출원의 소유자와 공통 소유의 공동 계류 중인 미국 출원 제12/842,612호에 개시된 바와 같이, 입자의 지향성 스트림을 사용하여 샌드블라스트될 수 있다.
일 실시예에서, 리세스(40)는 본드 패드(16) 위에만 놓이는 위치에 형성된 이산 비어 홀 또는 노치일 수도 있다. 다른 대체 실시예에서, 리세스(40)는 어셈블리(100)의 접착제 층(22)의 표면(43)을 연속적으로 가로질러 연장하는 채널의 형태일 수도 있다. 예를 들면, 참고로 본 명세서에 병합되어 있는 2008년 2월 26자로 출원된 미국 특허 출원 제12/072,508호 및 2009년 8월 26일자로 출원된 미국 특허 출원 제12/583,830호를 참조하라.
도 1k에 도시된 바와 같이, 폴리머 또는 패시베이션 층(50)이 어셈블리(100)의 노출된 전방 표면의 전체 위에 형성되며, 그 층(50)은 패키징 층(200의 전방 표면(42), 리세스(40) 내의 층(20)의 측벽 표면(44) 및 리세스(40)의 바닥에서의 접착제(22)의 내부 표면(43)의 노출된 부분을 포함한다. 도 1k를 참조하면, 층(50)은 본드 패드(16) 위에 놓이고 접착제(42)의 표면(43) 상의 하부(52), 층(20)의 전방 표면(42) 상의 상부(54) 및 층(20)의 측벽 표면(44) 상의 측벽부(56)를 포함한다. 층(50)은 예를 들면, 스프레이 또는 스핀 코팅, 전해 또는 전기 영동 증착, 산화물 화학 증기 증착 또는 플라즈마 강화 화학 증기 증착에 의해 형성될 수도 있다. 층(50)은 순응성을 제공하기에 충분한 두께로 형성될 수 있거나, 이와 달리 산화물 층과 같은 비순응 층일 수도 있다. 참고로 본 명세서에 병합되어 있는 2009년 8월 26일자로 출원된 미국 특허 출원 12/583,830호를 참조하라.
도 1l에 도시된 바와 같이, 리세스(60)가 층(50)의 하부를 통과하여 형성될 수 있다. 리세스(60)는 층(50), 아래에 놓인 접착제(22) 및 본드 패드까지 및 본드 패드 내로 수직으로 통과하여 연장한다. 리세스(60)는 부분적으로만 본드 패드(16) 내로 연장한다. 일 실시예에서, 본드 패드(16)의 1미크론 미만의 두께가 리세스(60)가 형성될 때 본드 패드(16)의 전방 표면에서 제거된다. 리세스(60)는 제어된 레이저 에칭 또는 삭마(ablation)에 의해 형성될 수 있고, 여기에서 펄스 폭, 강도, 횟수 및 파장은 층(50)의 부분(52), 층(50)의 삭마된 부분(52)과 수직으로 정렬되고 아래에 놓인 접착제(22)의 부분 및 접착제(22)의 삭마된 부분과 수직으로 정렬되고 아래에 놓인 본드 패드(16)의 소정의 두께의 모두 또는 일부를 수직으로 통과하여 삭마하도록 적절히 제어된다. 예를 들면, 참고로 본 명세서에 병합되어 있는 2008년 7월 31일자로 출원된 미국 특허 출원 제12/221,204호를 참조하라.
다른 실시예에서, 본드 패드(16) 내로의 삭마 깊이는 본드 패드의 두께의 10%를 초과하지 않는다. 또 다른 실시예에서, 본드 패드 내로의 삭마 깊이는 본드 패드의 두께의 50% 이상까지 연장할 수도 있다. 본드 패드의 금속 표면의 삭마는 유리하게도, 오염 없는 금속이 노출되어, 신뢰할 수 있고 저 저항 오옴 컨택트가 도 1m과 관련하여 후술되는 바와 같이, 후속하여 도포되는 상호 접속 금속에 대해 형성될 수도 있는 것을 규정한다.
일 실시예에서, 리세스(60)는 디바이스 웨이퍼(14)의 활성 부품이 본드 패드(16) 아래에 놓이지 않을 때 본드 패드(16)를 완전히 통과하여 연장할 수도 있다.
도 1l 및 1m을 참조하면, 시드 금속 층(70)이 패시베이션 층(50)의 상부(54)의 노출된 표면상에 선택적으로 형성되고, 또한 리세스(40) 및 리세스(60) 내의 층(50)의 노출된 표면, 리세스(60) 내의 접착제 층(22)의 노출된 표면(58) 및 본드 패드(16)의 노출된 표면상에 형성된다. 층(70)은 스퍼터링 또는 블랭킷 금속화에 이어서 포토리소그래피를 사용한 표면 패터닝에 의해 형성될 수도 있다. 참고로 본 명세서에 병합되어 있는 2006년 11월 22일자로 출원된 미국 특허 출원 제11/603,935호를 참조하라. 이와 달리, 시드 금속 층(70)은 무전해 도금에 의해 형성될 수도 있다.
도 1n에 도시된 바와 같이, 마스킹 유전체 층(80)이 층(50)의 상부(54)의 노출된 표면상에 및 층(70)의 노출된 전방 표면(72) 상에 형성되고 패터닝되어 땜납 범퍼 위치(90)를 형성한다. 또한, 층(80)은 리세스(40 및 60) 내의 층(70)의 노출된 표면상에 형성된다. 일 실시예에서, 층(80)의 재료는 리세스(40)뿐만 아니라 리세스(60)의 전체를 충전할 수 있다.
도 1o에 도시된 바와 같이, 땜납 범프(96)가 땜납 마스크(80)가 존재하지 않는 층(70)상의 위치(90)에 형성될 수도 있다. 예를 들면, 참고로 본 명세서에 병합되어 있는 '830호 출원을 참조하라.
일 실시예에서, 도 1a-1o의 방법에 따라 제조된 패키징된 이미지 센서 유닛은 예를 들면, '830호 출원에 기재된 바와 같은 활성 영역을 각각 포함하는 마이크로전자 유닛을 구성하는 개별 패키징된 칩 어셈블리(100)로 싱귤레이트될(singulated) 수도 있다.
본 발명의 다른 실시예에서, 도 2를 참조하면, 어셈블리(100)의 본드 패드(16)와 관련하여 증가된 두께의 본드 패드(216)가 마이크로전자 어셈블리(200)의 디바이스 웨이퍼(14) 상에 제공될 수 있다. 본드 패드(216)를 제외하고 어셈블리(200)는 어셈블리(100)의 구성과 유사한 구성을 갖고, 유사한 참조 번호는 같거나 유사한 구성 요소를 지시한다. 본드 패드(216)는 디바이스 웨이퍼(14)의 전방 표면(19)에 접촉하는 금속 층(216B) 및 금속 층(216B) 위에 배치되는 금속 층(216A)을 포함한다. 층(216A, 216B)은 본드 패드(216)가 후속하여 도포되는 접착제(22)와 거의 같은 두께인 전방 표면(19)으로부터 멀리 연장하는 두께를 갖는다. 리세스(60)는 본드 패드(216)의 금속 층(216A) 내에서 종결하도록 형성될 수 있다. 리세스(60)는 바람직하게는, 어셈블리(100)의 본드 패드(16)의 두께와 대략 동일한 두께를 갖는 금속 층(216B) 내로 연장하지 않는다.
본드 패드(216)는 리세스(60) 및 그에 따라 패키징 프로세스 동안 형성되는 금속 층(70)이 본드 패드(216) 내에서 종결하여 디바이스 웨이퍼(14)에 접촉하지 않는 것을 규정하도록 본드 패드(16)보다 더 큰 두께를 갖는다. 그 결과, 센서(17)와 같은 웨이퍼 디바이스(14)의 활성 영역은 리세스(60) 내의 금속 층(70)으로부터 전기적으로 절연된다. 일 실시예에서, 어셈블리(200)의 제조는, 본드 패드(216)가 금속 층(216B)가 디바이스 웨이퍼(14)의 전방 표면(19) 상에 형성된 후에 금속 층(216B) 위에 금속 층(216A)를 형성함으로써 제공되는 것을 제외하고는, 어셈블리(100)에 대해 상술한 바와 실질적으로 동일한 방식으로 행해질 수 있다.
본드 패드(216)는 0.5㎛ 보다 실질적으로 더 큰 두께를 가질 수 있고, 레이저 삭마에 저항하는 다른 재료 또는 금속을 포함할 수도 있다. 예를 들면, 층(216A)에 사용되는 금속은 알루미늄보다 레이저 삭마에 더 저항적일 수 있고, 그로부터 층(216B)이 형성된다. 니켈, 구리, 금, 은 등의 재료가 레이저 삭마에 대한 그 저항, 저 비용 및 표준 무전해 도금 프로세스에 의한 증착의 용이함에 의거하여 층(216A)의 형성에 바람직하다.
일 실시예에서, 본드 패드(216)는 알루미늄으로 형성된 층(216B) 위에 배치되는 니켈, 구리, 금 또는 은으로 형성된 층(216A)을 포함할 수 있다. 일 실시예에서, 층(216A)의 두께는 본드 패드(216)의 두께의 50% 보다 클 수도 있다. 층(216A)의 두께는 3-5㎛ 사이일 수 있고, 0.5-30㎛ 사이일 수도 있다.
본 발명에 따라, 증가된 두께의 본드 패드가 동일 면 상에 본드 패드 및 활성 영역을 갖는 전면 조명된 센서 어셈블리에 형성될 수 있고, 여기에서 어셈블리는 추가의 제조 단계 동안 반전된다.
본 발명의 또 다른 실시예에서, 도 3을 참조하면, 다수의 레벨을 갖는 본드 패드(316) 또는 층이 마이크로전자 어셈블리(300) 내에 포함되는 디바이스 웨이퍼(14) 내에 제공될 수 있다. 어셈블리(300)는 본드 패드(316)에 대한 것을 제외하고는, 어셈블리(100)의 구성과 유사한 구성을 가지며, 비슷한 참조 번호는 같거나 유사한 구성 요소를 지시한다. 본드 패드(316)는 이미지 센서(17)의 픽셀을 형성하도록 실행되는 단계들의 시퀀스의 일부로서 제조될 수 있다. 본드 패드(316)는 여러 개의 금속 층(316A)을 포함하고, 각 금속 층(316A)은 상술한 어셈블리(100)의 본드 패드(16)와 같은 단일 층 본드 패드와 같거나 유사한 구성을 가질 수도 있다. 층(316A)은 도전성 비어(316B) 또는 다른 도전성 수직 구조에 의해 서로 접속된다. 일 실시예에서, 금속 층(316A) 및 비어(316)는 웨이퍼(14) 내에서 반도체 재료로부터 절연될 수도 있다. 본드 패드(316)는 갖는 도 3에 도시된 바와 같이, 웨이퍼(14) 내에서 부분적으로 또는 완전히 리세스되어 제조될 수 있거나, 이와 달리 웨이퍼(14)의 표면(19) 상에 형성될 수도 있다. 리세스(60)는 바람직하게는, 웨이퍼(14)의 후방 표면(23)에 가장 가까운 본드 패드(316)의 금속 층(316A)의 후방 표면 보다 크지 않은 깊이까지 본드 패드(316) 내로 연장하도록 형성된다. 그 결과, 센서(17)와 같은 웨이퍼 디바이스(14)의 활성 영역이 리세스(60) 내에서 금속 층(70)으로부터 전기적으로 절연된다. 어셈블리(300)의 제조는 디바이스 웨이퍼(14) 내에서 본드 패드(316)의 형성에 대한 것을 제외하고는, 어셈블리(100)에 대해 상술한 바와 대체로 동일한 방식으로 실행될 수도 있다.
본 발명의 다른 실시예에서, 도 4를 참조하면, 마이크로전자 어셈블리(350) 내에서, 전기 절연 영역(360)이 본드 패드(16)의 후방 표면(361) 및 디바이스 웨이퍼(14)의 후방 표면(19)으로부터 멀리 연장한다. 어셈블리(350)는 어셈블리(100)의 구성과 유사한 구성을 갖고, 비슷한 참조 번호는 같거나 유사한 구성 요소를 지시한다. 영역(360)은 리세스(60)가 형성되어 있는 본드 패드(16)의 부분을 완전히 제한하는 본드 패드(16)의 후방 표면(361)의 일 부분에 의해 부분적으로 한정된다. 영역(360)은 이산화 실리콘과 같은 유전 재료로 충전될 수 있고, 측벽(32)의 일부일 수도 있다. 이와 달리, 영역(360)은 측벽(32)을 웨이퍼(14)에 부착하는 데 사용된 것과 동일한 접착제 재료로 충전될 수도 있다.
영역(360) 내의 재료는 웨이퍼(14)의 센서(17)와 같은 활성 영역으로부터 리세스(60)의 측벽을 따라 연장하는 금속 층(70)을 전기적으로 절연시킨다. 상기 논의된 바와 같이, 금속 층(70)은 바람직하게는 리세스(60) 내의 본드 패드(16)의 방사상으로 대칭 접촉 영역에서 본드 패드(16)와 접촉한다. 영역(360)은 금속 층(70)이 웨이퍼(14)로부터 전기적으로 절연된 것을 규정한다. 도 4에 도시된 바와 같이, 리세스(60)는 본드 패드(16)의 전체를 통과하여 연장하도록 형성될 수 있고, 또한 영역(360), 접착제 층(34) 및/또는 측벽(32) 내의 재료와 같은 본드 패드(16) 아래에 놓인 하나 이상의 금속 층을 통과하여 연장할 수도 있다.
어셈블리(350)의 제조는 측벽(32)의 부착 전에, 층(12)이 제거될 수 있고 그 후 본드 패드(16) 아래에 놓인 영역(360)이 포토리소그래피 및 에칭의 사용에 의해서와 같이 웨이퍼(14)의 일 부분을 제거함으로써 형성되는 것을 제외하고는, 어셈블리(100)에 대해 상술한 바와 대체로 동일한 방식으로 실행될 수 있다. 바람직하게는, 영역(360)은 디바이스 웨이퍼(14)의 두께가 감소된 후에 형성된다.
본 발명의 다른 실시예에서, 도 5를 참조하면, 어셈블리(100)와 유사하도록 구성을 갖는 마이크로전자 어셈블리(400)가 디바이스 웨이퍼(14) 내에 절연 영역 또는 트렌치(410)을 포함할 수 있다. 어셈블리(350)는 어셈블리(100)의 구성과 유사한 구성을 가지며, 비슷한 참조 번호는 같거나 유사한 구성 요소를 지시한다. 트렌치(410)는 본드 패드(16)를 완전히 제한하고, 적어도 부분적으로 일 실시예에서 웨이퍼(14)를 완전히 통과하여 연장한다.
트렌치(410)는 유전 재료로 충전될 수도 있다. 이와 달리, 트렌치(410)는 트렌치(410)에 인접하고 트렌치(410)에 의해 제한되는 웨이퍼(14)의 반도체 영역의 도핑과 상이한 도핑을 갖는 웨이퍼(14)의 도핑된 반도체 영역이다. 트렌치(410)와 인접한 영역 사이의 도핑의 차이는 트렌치(410)가 트렌치(410)의 일 측면 상에 있는 트렌치(410)에 의해 제한되는 웨이퍼(14)의 인접 영역과 리세스(60)에 대향하는 트렌치(410)의 측면 상의 웨이퍼(14)의 영역 사이에 전기 절연을 제공하도록 채용된다. 도핑된 트렌치(410)는 예를 들면, PIN 다이오드의 진성 영역(I)에 의해 제공되는 것과 유사한 전기 절연을 제공할 수 있다.
트렌치(410)는 본드 패드(16)의 아래로 연장하고 리세스(60) 내의 금속 층(70)과 접촉할 수 있는 웨이퍼(14)의 일 부분을, 센서(17)와 같은 이미징 소자를 포함하는 웨이퍼(12)의 나머지로부터 전기적으로 절연시킨다. 사실상, 트렌치(410)는 웨이퍼(14) 내에 전기 아일랜드를 생성하는 웨이퍼(14) 내의 고 저항 소자이다. 트렌치(410)는 본드 패드(16)를 제한함으로써 레이저 에칭을 사용하여 본드 패드(16)를 통과하여 본드 패드(16) 아래의 웨이퍼(14) 내로 연장하도록 리세스(60)가 형성될 수 있다. 트렌치(410)는 리세스(60) 내에 형성된 금속 층(70) 부분에 대한 센서(17)와 같은 웨이퍼(14)의 활성 부분의 단락을 방지한다.
어셈블리(400)의 제조는 트렌치(410)가 바람직하게는 이미지 센서(17)의 픽셀을 형성하기 위한 단계의 시퀀스의 일부로서 반도체 웨이퍼(14)를 제조하는 동안, 그리고 측벽(32) 및 덮개 웨이퍼(36)를 포함하는 패키징 어셈블리(31)가 웨이퍼(14)에 부착되기 전에, 형성되는 것을 제외하고는, 어셈블리(100)에 대해 상술한 바와 대체로 동일한 방식으로 실행될 수 있다.
본 명세서에서 발명은 특정 실시예를 참조하여 설명하였지만, 이들 실시예는 본 발명의 원리 및 애플리케이션의 단순한 예시임을 이해할 것이다. 따라서, 예시적인 실시예에 대한 다수의 변형이 행해질 수 있고, 다른 변경이 첨부된 청구항들에 의해 한정되는 바와 같은 본 발명의 사상 및 범위를 벗어남 없이 고안될 수 있다.

Claims (45)

  1. 전방 표면 및 상기 전방 표면으로부터 원격의 후방 표면을 갖는 반도체 소자;
    유리, 세라믹 또는 반도체 재료로 이루어지며 상기 반도체 소자의 전방 표면에 부착되는 패키징 층으로서, 상기 반도체 소자가 상기 전방 표면에 인접하게 배치되어 상기 후방 표면 부분을 통해 광을 수광하도록 상기 후방 표면의 일 부분과 정렬되는 광 검출기와, 상기 광 검출기에 접속된 상기 전방 표면에서의 도전성 컨택트를 포함하고, 상기 광 검출기가 어레이로 배열된 복수의 광 검출기 소자를 포함하며, 상기 도전성 컨택트가, 적어도 부분적으로 상기 반도체 소자 내에 있고, 제1 표면과 상기 제1 표면으로부터 원격의 제2 표면을 포함하고, 제1 두께를 갖는 얇은 영역과 상기 제1 두께보다 두꺼운 제2 두께를 갖는 두꺼운 영역을 포함하고, 상기 제1 표면으로부터 상기 도전성 컨택트를 통해 상기 제2 표면을 향하여 연장하는 홀을 구비하며, 상기 홀은 상기 제1 표면으로부터 상기 제2 표면을 향하여 상기 도전성 컨택트 내에 연장하는 벽면을 형성하는, 패키징 층; 및
    상기 도전성 컨택트의 적어도 상기 두꺼운 영역에서 상기 벽면을 접속하도록, 상기 패키징 층, 및 상기 제1 표면으로부터 상기 제2 표면을 향한 상기 도전성 컨택트의 홀을 통해 연장하는 도전성 상호 접속부를 포함하며,
    상기 도전성 상호 접속부의 적어도 일 부분은 상기 패키징 층의 상부 표면을 따라 연장되고 마이크로전자 유닛의 표면에 노출되는, 마이크로전자 유닛.
  2. 제1항에 있어서,
    상기 제1 두께는 상기 제2 두께의 90%인, 마이크로전자 유닛.
  3. 제1항에 있어서,
    상기 제1 두께는 상기 제2 두께의 50%인, 마이크로전자 유닛.
  4. 제1항에 있어서,
    상기 반도체 소자의 후방 표면에 부착되어 상기 후방 표면에 법선 방향으로 상기 광 검출기와 정렬되는 공동을 형성하는 패키징 어셈블리를 더 포함하는 마이크로전자 유닛.
  5. 제4항에 있어서,
    상기 반도체 소자의 후방 표면에 배치되는 제1 유전체 층을 더 포함하고, 상기 제1 유전체 층에 상기 패키징 어셈블리가 제2 유전체 층을 통해 부착되는, 마이크로전자 유닛.
  6. 제5항에 있어서,
    상기 제1 유전체 층은 1 내지 5 미크론의 두께를 갖고, 상기 제2 유전체 층은 접착 재료를 포함하는, 마이크로전자 유닛.
  7. 제1항에 있어서,
    상기 패키징 층은 30 내지 1000 미크론의 두께를 갖는, 마이크로전자 유닛.
  8. 제1항에 있어서,
    상기 광 검출기는 하나 이상의 픽셀을 한정하는 복수의 광 소자를 포함하고, 각 픽셀은 상기 반도체 소자의 두께와 실질적으로 같은 상기 전방 표면을 따라 측면 방향으로 측면 치수를 갖는, 마이크로전자 유닛.
  9. 제1항에 있어서,
    상기 반도체 소자를 상기 패키징 층에 부착하는 접착 재료를 포함하는 층을 더 포함하는 마이크로전자 유닛.
  10. 제1항에 있어서,
    상기 도전성 컨택트는 상기 반도체 소자 내에 배치되고 제3 두께를 갖는 복수의 층을 포함하고, 상기 반도체 소자는 상기 제3 두께보다 큰 제4 두께를 가지며,
    상기 도전성 상호 접속부는 상기 도전성 컨택트 내로 상기 제3 두께 미만의 깊이로 연장하고, 상기 도전성 상호 접속부는 상기 도전성 컨택트의 복수의 층의 금속 층에 접속하는, 마이크로전자 유닛.
  11. 제10항에 있어서,
    상기 도전성 컨택트의 복수의 층은 유전 재료를 포함하는 층을 포함하는, 마이크로전자 유닛.
  12. 제10항에 있어서,
    상기 도전성 컨택트는 상기 복수의 층의 인접 층을 상호 접속하는 도전성 비어를 포함하는, 마이크로전자 유닛.
  13. 제10항에 있어서,
    상기 도전성 컨택트의 복수의 층은 유전 재료 및 금속의 교호하는 층을 포함하는, 마이크로전자 유닛.
  14. 제10항에 있어서,
    상기 제3 두께는 최대 10 미크론인, 마이크로전자 유닛.
  15. 전방 표면 및 상기 전방 표면으로부터 원격의 후방 표면을 갖는 반도체 소자;
    유리, 세라믹 또는 반도체 재료로 이루어지며 상기 반도체 소자의 전방 표면에 부착되는 패키징 층으로서, 상기 반도체 소자가 상기 전방 표면에 인접하게 배치되어 상기 후방 표면 부분을 통해 광을 수광하도록 상기 후방 표면의 일 부분과 정렬되는 광 검출기와, 상기 광 검출기에 접속된 상기 전방 표면에서의 도전성 컨택트를 포함하고, 상기 광 검출기가 어레이로 배열된 복수의 광 검출기 소자를 포함하며, 상기 도전성 컨택트가 제1 두께를 갖는 얇은 영역과 상기 제1 두께보다 두꺼운 제2 두께를 갖는 두꺼운 영역을 포함하는, 패키징 층; 및
    상기 패키징 층과 상기 도전성 컨택트의 상기 두꺼운 영역의 적어도 일 부분을 통해 연장하는 도전성 상호 접속부를 포함하며,
    상기 도전성 상호 접속부의 적어도 일 부분은 상기 패키징 층의 상부 표면을 따라 연장되고 마이크로전자 유닛의 표면에 노출되고,
    상기 도전성 컨택트의 얇은 영역 및 두꺼운 영역은 상기 전방 표면으로부터 상기 패키징 층을 향해 연장하고,
    상기 도전성 상호 접속부는 상기 도전성 컨택트 내로 상기 제2 두께 미만의 깊이로 연장하는, 마이크로전자 유닛.
  16. 제15항에 있어서,
    상기 도전성 컨택트는 상기 전방 표면에 인접한 제1 금속 층 및 상기 제1 금속 층과 상기 패키징 층 사이에 배치되는 적어도 하나의 제2 금속 층을 포함하는, 마이크로전자 유닛.
  17. 제16항에 있어서,
    상기 제1 금속 층은 알루미늄을 포함하고, 제2 금속 층은 니켈, 구리, 은 또는 금 중 적어도 하나를 포함하는, 마이크로전자 유닛.
  18. 제16항에 있어서,
    상기 제2 금속 층은 무전해 도금에 의해 형성되는 마이크로전자 유닛.
  19. 제16항에 있어서,
    상기 제2 금속 층은 상기 제1 금속 층의 두께보다 큰 두께를 갖는, 마이크로전자 유닛.
  20. 제16항에 있어서,
    상기 제2 금속 층은 0.5 내지 30 미크론의 두께를 갖는, 마이크로전자 유닛.
  21. 제16항에 있어서,
    상기 도전성 상호 접속부는 상기 도전성 컨택트 내로 상기 제1 금속 층과 상기 패키징 층 사이에서 종결하기 위한 깊이까지 연장하는, 마이크로전자 유닛.
  22. 제15항에 있어서,
    상기 반도체 소자의 후방 표면에 부착되어 상기 후방 표면에 법선 방향으로 상기 광 검출기와 정렬되는 공동을 형성하는 패키징 어셈블리를 더 포함하는 마이크로전자 유닛.
  23. 마이크로전자 유닛을 형성하는 방법으로서,
    반도체 소자의 전방 표면에 부착되는 패키징 층과 도전성 컨택트의 두꺼운 영역을 통해 상기 도전성 컨택트의 얇은 영역을 향하여 연장하는 리세스된 부분을 형성하는 단계로서, 상기 패키징 층은 유리, 세라믹 또는 반도체 재료로 이루어지고, 상기 도전성 컨택트는 상기 반도체 소자의 전방 표면에서 상기 반도체 소자 내에 적어도 부분적으로 배치되고, 상기 반도체 소자는 상기 전방 표면으로부터 원격의 후방 표면을 갖고, 상기 전방 표면에 인접하게 배치되어 상기 도전성 컨택트에 접속되고 상기 후방 표면의 일 부분과 정렬되어 후방 표면 부분을 통해 광을 수광하는 광 검출기를 포함하며, 상기 광 검출기는 어레이로 배열되는 복수의 광 검출기 소자를 포함하고, 상기 도전성 컨택트는, 제1 표면, 상기 제1 표면으로부터 원격의 제2 표면, 상기 얇은 영역에서의 제1 두께, 및 상기 제1 두께보다 두꺼운 제2 두께를 갖는 두꺼운 영역을 포함하며, 상기 제1 표면으로부터 상기 도전성 컨택트를 통해 상기 제2 표면을 향하여 연장하는 홀을 구비하며, 상기 홀은 상기 제1 표면으로부터 상기 제2 표면을 향하여 상기 도전성 컨택트 내에 연장하는 벽면을 형성하는, 리세스된 부분을 형성하는 단계; 및
    상기 도전성 컨택트의 적어도 상기 두꺼운 영역에서 상기 벽면을 접속하도록, 상기 리세스된 부분, 및 상기 제1 표면으로부터 상기 제2 표면을 향한 상기 도전성 컨택트의 홀을 통해서, 상기 패키징 층의 상부 표면을 따라 연장하는 도전성 상호 접속부를 형성하는 단계로서, 상기 도전성 상호 접속부의 적어도 일 부분은 상기 마이크로전자 유닛의 표면에서 노출되는, 도전성 상호 접속부를 형성하는 단계
    를 포함하는 마이크로전자 유닛의 형성 방법.
  24. 제23항에 있어서,
    상기 반도체 소자는 자신의 주변 에지에 함께 부착되어 각각의 광 검출기를 각각 갖는 복수의 마이크로전자 소자를 포함하고, 리세스된 부분을 형성하는 상기 단계는 상기 복수의 마이크로전자 소자의 각각에 리세스된 부분을 형성하며, 도전성 상호 접속부를 형성하는 상기 단계는 상기 마이크로전자 소자의 각각에서 도전성 상호 접속부를 형성하고,
    상기 방법은 자체 상에 상기 패키징 층을 갖는 상기 반도체 소자를 복수의 개별 마이크로전자 유닛으로 절단하는 단계를 더 포함하는, 마이크로전자 유닛의 형성 방법.
  25. 제23항에 있어서,
    상기 리세스된 부분을 형성하는 단계는 상기 도전성 컨택트를 삭마하여 상기 얇은 영역에서 제1 두께를 얻기 위해 레이저에 의해 공급되는 광학 에너지를 사용하는 단계를 포함하는, 마이크로전자 유닛의 형성 방법.
  26. 제25항에 있어서,
    상기 레이저에 의해 공급되는 광학 에너지의 강도, 파장 및 지속기간은 상기 리세스된 부분을 형성하는 동안 제어되는, 마이크로전자 유닛의 형성 방법.
  27. 제23항에 있어서,
    상기 제1 두께는 상기 제2 두께의 90%인, 마이크로전자 유닛의 형성 방법.
  28. 제23항에 있어서,
    상기 제1 두께는 상기 제2 두께의 50%인, 마이크로전자 유닛의 형성 방법.
  29. 제23항에 있어서,
    상기 반도체 소자의 후방 표면에 패키징 어셈블리를 부착하여 상기 후방 표면에 법선 방향으로 상기 광 검출기와 정렬되는 공동을 형성하는 단계를 더 포함하는, 마이크로전자 유닛의 형성 방법.
  30. 제23항에 있어서, 상기 리세스된 부분을 형성하기 전에, 상기 반도체 소자의 후방 표면에 제1 유전체 층을 부착하는 단계를 더 포함하는, 마이크로전자 유닛의 형성 방법.
  31. 제30항에 있어서,
    상기 리세스된 부분을 형성하기 전에, 상기 제1 유전체 층이 상기 반도체 소자의 후방 표면에 부착된 후 패키징 어셈블리의 일부인 유리 층이 상기 제1 유전체 층에 부착되어, 상기 패키징 어셈블리가 상기 후방 표면에 법선 방향으로 상기 광 검출기와 정렬되는 공동을 형성하는, 마이크로전자 유닛의 형성 방법.
  32. 제30항에 있어서,
    상기 리세스된 부분을 형성하기 전에, 상기 제1 유전체 층이 패키징 어셈블리의 일부인 유리 층에 부착된 후 상기 제1 유전체 층이 상기 반도체 소자의 후방 표면에 부착되어, 상기 패키징 어셈블리가 상기 후방 표면에 법선 방향으로 상기 광 검출기와 정렬되는 공동을 형성하는, 마이크로전자 유닛의 형성 방법.
  33. 제30항에 있어서,
    1 내지 5 미크론의 두께를 갖는 제2 유전체 층이 상기 반도체 소자의 후방 표면 상에 배치되고, 상기 제1 유전체 층은 상기 제2 유전체 층에 부착되는, 마이크로전자 유닛의 형성 방법.
  34. 제23항에 있어서, 상기 반도체 소자는 접착 재료를 포함하는 층에 의해 상기 패키징 층에 부착되는, 마이크로전자 유닛의 형성 방법.
  35. 제23항에 있어서,
    상기 리세스된 부분을 형성하기 전에, 상기 패키징 층의 일 부분을 제거하여 상기 패키징 층이 적어도 미리 정해진 두께를 갖게 하는 단계를 포함하는 마이크로전자 유닛의 형성 방법.
  36. 제35항에 있어서,
    상기 패키징 층은 실리콘을 포함하고, 상기 패키징 층의 일 부분을 제거하는 단계는 그라인딩 및 에칭 중 적어도 하나를 포함하는, 마이크로전자 유닛의 형성 방법.
  37. 제24항에 있어서,
    상기 반도체 소자는 3 내지 5 미크론의 두께를 갖는, 마이크로전자 유닛의 형성 방법.
  38. 전방 표면, 상기 전방 표면으로부터 원격의 후방 표면 및 상기 전방 및 후방 표면 사이에 배치되는 필수적으로 반도체 재료로 이루어지는 영역을 갖는 반도체 소자;
    유리, 세라믹 또는 반도체 재료로 이루어지며 상기 반도체 소자의 전방 표면에 부착되는 제1 패키징 층으로서, 상기 반도체 소자는 상기 전방 표면에 인접하게 배치되어 상기 후방 표면 부분을 통해 광을 수광하도록 상기 후방 표면의 일 부분과 정렬되는 광 검출기와, 상기 광 검출기에 접속된 상기 전방 표면에서의 도전성 컨택트를 포함하고, 상기 광 검출기는 어레이로 배열된 복수의 광 검출기 소자를 포함하는, 제1 패키징 층;
    상기 반도체 소자의 후방 표면에 부착되는 제2 패키징 층을 갖는 패키징 어셈블리; 및
    상기 제1 패키징 층을 통하고, 상기 도전성 컨택트를 통하여 상기 제1 패키징 층의 상부 표면을 따라 상기 제2 패키징 층 내로 연장하고, 상기 도전성 컨택트에 접속되는 도전성 상호 접속부를 포함하며,
    상기 도전성 상호 접속부는 상기 반도체 영역으로부터 전기적으로 절연되고, 상기 도전성 상호 접속부의 적어도 일 부분은 마이크로전자 유닛의 표면에 노출되는, 마이크로전자 유닛.
  39. 제38항에 있어서,
    상기 제2 패키징 층은 상기 도전성 컨택트의 후방 표면의 일 부분에 부착되는, 마이크로전자 유닛.
  40. 제38항에 있어서,
    상기 도전성 컨택트의 후방 표면 부분에 접촉하고 상기 도전성 상호 접속부로부터 상기 반도체 영역을 전기적으로 절연시키는 유전 재료의 유전체 층을 더 포함하는 마이크로전자 유닛.
  41. 제40항에 있어서,
    상기 유전체 층은 접착 재료를 포함하는, 마이크로전자 유닛.
  42. 제40항에 있어서,
    상기 유전체 층은 상기 반도체 소자의 후방 표면에 접촉하는, 마이크로전자 유닛.
  43. 제38항에 있어서, 상기 반도체 소자는 상기 도전성 컨택트를 완전히 제한하는 절연 영역을 포함하고, 상기 절연 영역은 상기 반도체 영역으로부터 상기 도전성 컨택트를 전기적으로 절연시키는, 마이크로전자 유닛.
  44. 제43항에 있어서,
    상기 절연 영역은 유전 재료를 포함하는, 마이크로전자 유닛.
  45. 제43항에 있어서,
    상기 절연 영역은 상기 절연 영역에 인접하고 상기 절연 영역에 의해 제한되는 상기 반도체 소자의 영역 내의 반도체 재료의 도핑과 상이한 도핑을 갖는 반도체 재료를 포함하는, 마이크로전자 유닛.
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