CN108987461B - 一种瞬间电压抑制器及其制作方法 - Google Patents
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Abstract
本发明提供了一种瞬间电压抑制器及其制作方法，包括第一导电类型的衬底；第二导电类型的第一外延层，生长于所述衬底上表面；第二导电类型的扩散层，形成于所述衬底下表面；第二导电类型的第二外延层，包括设置于所述第一外延层上表面的第一部分，所述第二外延层的掺杂浓度高于所述第一外延层的掺杂浓度；第二导电类型的第一注入区，形成于所述第一部分的上表面，所述第一注入区的掺杂浓度高于所述第二外延层的掺杂浓度；与所述第一注入区电连接的第一电极；以及与所述扩散层电连接的第二电极。本方案可提高器件性能降低器件成本。
Description
技术领域
本发明涉及半导体技术领域，具体涉及一种瞬间电压抑制器及其制作方法。
背景技术
瞬态电压抑制器是一种用来保护敏感半导体器件，使其免遭瞬态电压浪涌破坏而特别设计的固态半导体器件，它具有箝位系数小、体积小、响应快、漏电流小和可靠性高等优点，因而在电压瞬变和浪涌防护上得到了广泛的应用。低电容适用于高频电路的保护器件，因为它可以减少寄生电容对电路的干扰，降低高频电路信号的衰减。
静电放电以及其他一些电压浪涌形式随机出现的瞬态电压，通常存在于各种电子器件中。随着半导体器件日益趋向小型化、高密度和多功能，电子器件越来越容易受到电压浪涌的影响，甚至导致致命的伤害。从静电放电到闪电等各种电压浪涌都能诱导瞬态电流尖峰，瞬态电压抑制器通常用来保护敏感电路受到浪涌的冲击。基于不同的应用，瞬态电压抑制器可以通过改变浪涌放电通路和自身的箝位电压来起到电路保护作用。
目前常用的瞬态电压抑制器只能实现单向保护，如果需要进行双向保护需要将多个瞬态电压抑制器串联或并联在一起，增大了器件面积和制造成本。
发明内容
本发明正是基于上述问题，提出了一种瞬态电压抑制器及其制作方法，在提高瞬态电压抑制器件性能的同时降低瞬态电压抑制器件的制造成本。
有鉴于此，本发明实施例一方面提出了一种瞬态电压抑制器件，该瞬态电压抑制器包括：
第一导电类型的衬底；
第二导电类型的第一外延层，生长于所述衬底上表面；
第二导电类型的扩散层，形成于所述衬底下表面；
第二导电类型的第二外延层，包括设置于所述第一外延层上表面的第一部分，所述第二外延层的掺杂浓度高于所述第一外延层的掺杂浓度；
第二导电类型的第一注入区，形成于所述第一部分的上表面，所述第一注入区的掺杂浓度高于所述第二外延层的掺杂浓度；
与所述第一注入区电连接的第一电极；以及
与所述扩散层电连接的第二电极。
进一步地，所述瞬态电压抑制器还包括：
所述第二外延层还包括与所述第一部分连接并贯穿所述第一外延层延伸至所述衬底中的第二部分；
第一导电类型的第二注入区，所述第二注入区形成于所述第一部分的上表面；
第一导电类型的第三注入区及第一导电类型的第四注入区，所述第三注入区形成于所述第一部分的上表面，且分别与所述第一注入区和所述第二注入区连接，所述第四注入区形成于所述第二注入区的上表面，其中所述第三注入区及所述第四注入区的掺杂浓度高于所述第二注入区的掺杂浓度。
进一步地，所述瞬态电压抑制器还包括位于所述第二外延层上表面的介质层和形成于所述介质层中的第一接触孔。
进一步地，所述瞬态电压抑制器还包括通过所述第一接触孔中从所述介质层的至少部分表面延伸到所述第二外延层表面和所述第四注入区的导电通道。
进一步地，所述与所述第二外延层表面连接的所述导电通道和所述第二部分相对设置。
本发明实施例另一方面提供一种瞬态电压抑制器的制作方法，该方法包括：
在第一导电类型的衬底上表面生长第二导电类型的第一外延层；
在所述衬底的下表面形成第二导电类型的扩散层；
形成第二导电类型的第二外延层，其包括设置于所述第一外延层上表面的第一部分，所述第二外延层的掺杂浓度高于所述第一外延层的掺杂浓度；
在所述第一部分的上表面形成第二导电类型的第一注入区，所述第一注入区的掺杂浓度高于所述第二外延层的掺杂浓度；
形成与所述第一注入区电连接的第一电极；以及
形成与所述扩散层电连接的第二电极。
进一步地，在所述第二外延层还形成与所述第一部分连接并贯穿所述第一外延层延伸至所述衬底中的第二部分；
在所述第一部分的上表面形成，第一导电类型的第二注入区；
在所述第一部分的表面设置第一类型的第三注入区，将所述第三注入区分别与所述第一注入区和所述第二注入区连接，在所述第一注入区的上表面设置第一导电类型的第四注入区，其中所述第三注入区及所述第四注入区的掺杂浓度高于所述第二注入区的掺杂浓度。
进一步地，在所述第二外延层上表面形成介质层，在所述介质层中设置第一接触孔。
进一步地，通过所述第一接触孔形成从所述介质层的至少部分表面延伸到所述第二外延层表面和所述第四注入区的导电通道。
进一步地，将与所述第二外延层表面连接的所述导电通道和所述第二部分相对设置。
本发明实施例的技术方案通过在第一导电类型的衬底上表面生长第二导电类型的第一外延层；在所述衬底的下表面形成第二导电类型的扩散层；形成第二导电类型的第二外延层，其包括设置于所述第一外延层上表面的第一部分，所述第二外延层的掺杂浓度高于所述第一外延层的掺杂浓度；在所述第一部分的上表面形成第二导电类型的第一注入区，所述第一注入区的掺杂浓度高于所述第二外延层的掺杂浓度；形成与所述第一注入区电连接的第一电极；以及形成与所述扩散层电连接的第二电极，从而瞬态电压抑制器的双向保护功能，使得器件的保护特性和可靠性都得到了提升。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明的一个实施例提供的瞬态电压抑制器的制作方法的流程示意图；
图2是本发明的一个实施例提供的瞬态电压抑制器的制作方法的流程示意图；
图3、图4、图6、图8以及图10是本发明的一个实施例提供的瞬态电压抑制器的制作方法步骤的结构示意图；
图3至图10是本发明的一个实施例提供的瞬态电压抑制器的制作方法步骤的结构示意图；
图11是本发明的一个实施例提供的瞬态电压抑制器结构的第一原胞的等效电路图；
图12是本发明的一个实施例提供的瞬态电压抑制器结构的第二原胞的等效电路图；
图13是本发明的一个实施例提供的瞬态电压抑制器结构的第三原胞的等效电路图；
图中：1、衬底；2、第一外延层；3、扩散层；4、第二外延层；41、第一部分；42、第二部分；5、第一注入区；6、第二注入区；7、第三注入区；8、第四注入区；9、第一介质层；10、第二介质层；11、第一接触孔；12、第二接触孔；13、第三接触孔；14、导电通道；15、金属层；16、第一电极；17、第二电极。
具体实施方式
以下将参阅附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
以下结合图1、图3、图4、图6、图8以及图10对本发明实施例提供的一种瞬态电压抑制器及其制作方法进行详细说明。
一方面，本发明实施例提供一种瞬态电压抑制器的制作方法，如图1所示的一个实施例提供的瞬态电压抑制器的制作方法的流程示意图，该瞬态电压抑制器的制作方法包括：
步骤S101：在第一导电类型的衬底1上表面生长第二导电类型的第一外延层2。
步骤S102：在所述衬底1的下表面形成第二导电类型的扩散层3。
步骤S103：形成第二导电类型的第二外延层4，其包括设置于所述第一外延层2上表面的第一部分41，所述第二外延层4的掺杂浓度高于所述第一外延层2的掺杂浓度。
步骤S104：在所述第一部分41的上表面形成第二导电类型的第一注入区5，所述第一注入区5的掺杂浓度高于所述第二外延层4的掺杂浓度。
步骤S105：在所述第二外延层4上表面形成介质层10，在所述介质层10中设置第一接触孔11。
步骤S106：形成与所述第一注入区5电连接的第一电极16；以及形成与所述扩散层3电连接的第二电极17。
具体地，所述衬底1为集成电路中的载体，所述衬底1起到支撑的作用，所述衬底1也参与所述集成电路的工作。所述衬底1可以为硅衬底，也可以为蓝宝石衬底，还可以为碳化硅衬底，甚至可以为硅褚衬底，优选的，所述衬底1为硅衬底，这是因为硅衬底材料具有低成本、大尺寸、可导电的特点，避免了边缘效应，能够大幅度提高良率。
具体地，所述第一导电类型为P型掺杂和N型掺杂中的一种，所述第二导电类型为P型掺杂与N型掺杂中的另一种。
下面参阅附图，对上述形成所述瞬态电压抑制器的方法加以详细阐述。
为方便描述，特在此说明：所述第一导电类型可以为N型掺杂，从而所述第二导电类型为P型掺杂；所述第一导电类型还可以为P型掺杂，从而所述第二导电类型为N型掺杂。优选的，所述第一导电类型为P型掺杂，所述第二导电类型为N型掺杂，所述第一导电类型的衬底为P型衬底，生长于所述第一导电类型的衬底上表面的所述第二导电类型的第一外延层为第一N型外延层，所述第二导电类型的第二外延层为第二N型外延层，以此类推。由于理论上，无论是P型衬底还是N型衬底都是可行的，但是在生产上，在P型衬底做N型扩散比在N型衬底上做P型扩散的成本更低，生产的速度也更快，并且P型衬底可以起到保护作用，有较大的内阻，能防止PN结导通，可以用正电压开启，在使用上比较方便。所述P型衬底和所述第一N型外延层用于形成PN结。因此，在接下来的实施例中，均以所述第一导电类型为P型掺杂，所述第二导电类型为N型掺杂为例进行描述，但并不对此进行限定。
具体地，P型衬底和P型外延都属于P型半导体，N型衬底和N型外延都属于N型半导体。所述P型半导体为掺杂三价元素的硅片，例如硼元素或铟元素或铝元素或三者的任意组合。所述N型半导体为掺杂五价元素的硅片，例如磷元素或砷元素或两者的任意组合。
请参阅附图3，执行步骤S101，具体为：在所述衬底1上表面形成第一外延层2，可以使用外延、扩散和/或注入的方式在所述衬底1上表面形成所述第一外延层2。在本发明的一个实施例中，可以使用沉积工艺在所述衬底1上表面形成所述第一外延层2，例如，沉积工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种。优选的，在所述衬底1上使用化学气相沉积形成第一外延层2，化学气相沉积包括气相外延工艺。在生产中，化学气相沉积大多采用气相外延沉积，在所述衬底1上表面采用气相外延工艺形成第一外延层2，气相外延工艺可以提高硅材料的完美性，提高器件的集成度，达到提高少子寿命，减少储存单元的漏电流。
进一步地，在所述第一外延层2上表面形成第一介质层9，所述第一介质层9为绝缘层，所述第一介质层9可以采用溅射或热氧化形成。例如，所述第一介质层9可以为热氧化形成的氧化硅层，在后续的掺杂步骤中，所述第一介质层9作为保护层，并且将作为最终器件的层间绝缘层。所述第一介质层9起到隔离电流和绝缘的作用。
请参阅附图4，执行步骤S102，具体为：在所述衬底1的下表面通过扩散原理形成扩散层3，所述扩散层3的作用是在硅片表面形成PN结。其中的扩散原理具体为：通过加热将五价元素掺杂进入半导体表面，例如磷元素，从而在P型半导体表面形成一层0.5微米左右的N型扩散层。
请参阅附图6，执行步骤S103，具体为：在本发明的一个实施例中，采用气相外延工艺在所述第一外延层2上表面形成第二外延层4，所述第二外延层4包括设置于所述第一外延层2上表面的第一部分41，所述第一部分41将所述第一外延层2的上表面完全覆盖，并设有一定的厚度。其中，所述第二外延层4的掺杂浓度与所述第一外延层2的掺杂浓度不同，优选的，所述第二外延层4的掺杂浓度高于所述第一外延层2的掺杂浓度，当所述第二外延层4的掺杂浓度高于所述第一外延层2的掺杂浓度时，所述第二外延层4的电阻率比所述第一外延层2的电阻率低，使得所述第二外延层4的导电性比所述第一外延层2的导电性好。
请参阅附图8，执行步骤S104，具体为：在所述第二部分42的上表面制备掩膜材料，所述掩膜材料具体为第一光刻胶，在所述第一光刻胶层上通过干法刻蚀或湿法刻蚀形成第一注入区5。优选的，使用的刻蚀方法为干法刻蚀，干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。去除所述第一光刻胶层，在所述第一部分41的上表面采用离子注入或扩散的方式形成第一注入区5，进一步地，在所述第一部分41的上表面通过注入或扩散磷元素或砷元素或两者的任意组合从而形成第一注入区5。在本发明的一个实施例中，所述第一注入区5的掺杂浓与所述第二外延层4的掺杂浓度不同；优选的，所述第一注入区5的掺杂浓度高于所述第二外延层4的掺杂浓度，当所述第一注入区5的掺杂浓度高于所述第二外延层4的掺杂浓度时，所述第一注入区5的电阻率比所述第二外延层4的电阻率低，使得所述第一注入区5的导电性比所述第二外延层4的导电性更好。
请参阅附图10，执行步骤S105，具体为：在所述第二外延层4上表面形成第二介质层10，所述第二介质层10为绝缘层，绝缘层可以采用溅射或热氧化形成。所述介质层起到隔离电流和绝缘的作用。例如，绝缘层是热氧化形成的氧化硅层，在后续的掺杂步骤中，绝缘层作为保护层，并且将作为最终器件的层间绝缘层。在所述第二介质层10上制备掩膜材料，以在所述第二介质层10上对应所述第一注入区5的位置上刻蚀形成第一接触孔11，再去除所述掩膜材料。进一步地，所述掩膜材料为第一光刻胶。优选的，刻蚀方法包括干法刻蚀，干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。所述第一接触孔11的数量至少为一个。
请参阅附图10，执行步骤S106，具体为：在所述第一接触孔11内填充金属材料，形成第一电极16，并在所述扩散层3的下表面进行金属化，形成金属层15，作为接地端，从而形成与所述扩散层3电连接的第二电极17。在本发明的一些实施例中，使用金作为所述背面金属层15，本领域技术人员可根据封装形式选择不同的金属或金属合金作为所述背面金属层15，如金、银、铜、钛银、钛镍金等。
以下结合图2至图10对本发明实施例提供的一种瞬态电压抑制器及其制作方法进行详细说明。
另一方面，本发明实施例提供一种瞬态电压抑制器的制作方法，如图2所示的一个实施例提供的瞬态电压抑制器的制作方法的流程示意图，该瞬态电压抑制器的制作方法包括：
步骤S201：在第一导电类型的衬底1上表面生长第二导电类型的第一外延层2。
步骤S202：在所述衬底1的下表面形成第二导电类型的扩散层3。
步骤S203：形成第二导电类型的第二外延层4，其包括设置于所述第一外延层2上表面的第一部分41和与所述第一部分41连接并贯穿所述第一外延层2延伸至所述衬底1中的第二部分42，所述第二外延层4的掺杂浓度高于所述第一外延层2的掺杂浓度。
步骤S204：在所述第二部分42的上表面形成第二导电类型的第一注入区5和第一导电类型的第二注入区6，所述第二注入区6的掺杂浓度高于所述第二外延层4的掺杂浓度。
步骤S205：在所述第二部分42的表面设置第一类型的第三注入区7，将所述第三注入区7分别与所述第一注入区5和所述第二注入区6连接，在所述第二注入区6的上表面设置第一导电类型的第四注入区8，其中所述第三注入区7及所述第四注入区8的掺杂浓度高于所述第一注入区5的掺杂浓度。
步骤S206：在所述第二外延层4上表面形成介质层10，在所述介质层10中设置第一接触孔11，在所述介质层10上对应所述第四注入区8的位置上形成第二接触孔12，并在所述第二外延层4表面形成第三接触孔13，所述第三接触孔13与所述第二部分42相对设置，并通过所述第二接触孔12与所述第三接触孔13形成导电通道14。
步骤S207：形成与所述第二注入区6电连接的第一电极16；以及形成与所述扩散层3电连接的第二电极17。
具体地，所述衬底1为集成电路中的载体，所述衬底1起到支撑的作用，所述衬底1也参与所述集成电路的工作。所述衬底1可以为硅衬底，也可以为蓝宝石衬底，还可以为碳化硅衬底，甚至可以为硅褚衬底，优选的，所述衬底1为硅衬底，这是因为硅衬底材料具有低成本、大尺寸、可导电的特点，避免了边缘效应，能够大幅度提高良率。
具体地，所述第一导电类型为P型掺杂和N型掺杂中的一种，所述第二导电类型为P型掺杂与N型掺杂中的另一种。
下面参阅附图，对上述形成所述瞬态电压抑制器的方法加以详细阐述。
为方便描述，特在此说明：所述第一导电类型可以为N型掺杂，从而所述第二导电类型为P型掺杂；所述第一导电类型还可以为P型掺杂，从而所述第二导电类型为N型掺杂。优选的，所述第一导电类型为P型掺杂，所述第二导电类型为N型掺杂，所述第一导电类型的衬底1为P型衬底，生长于所述第一导电类型的衬底1上表面的所述第二导电类型的第一外延层2为第一N型外延层，所述第二导电类型的第二外延层4为第二N型外延层，以此类推。由于理论上，无论是P型衬底还是N型衬底都是可行的，但是在生产上，在P型衬底做N型扩散比在N型衬底上做P型扩散的成本更低，生产的速度也更快，并且P型衬底可以起到保护作用，有较大的内阻，能防止PN结导通，可以用正电压开启，在使用上比较方便。所述P型衬底和所述第一N型外延层用于形成PN结。因此，在接下来的实施例中，均以所述第一导电类型为P型掺杂，所述第二导电类型为N型掺杂为例进行描述，但并不对此进行限定。
具体地，P型衬底和P型外延都属于P型半导体，N型衬底和N型外延都属于N型半导体。所述P型半导体为掺杂三价元素的硅片，例如硼元素或铟元素或铝元素或三者的任意组合。所述N型半导体为掺杂五价元素的硅片，例如磷元素或砷元素或两者的任意组合。
请参阅附图3，执行步骤S201，具体为：在所述衬底1上表面形成第一外延层2，可以使用外延、扩散和/或注入的方式在所述衬底1上表面形成所述第一外延层2。在本发明的一个实施例中，可以使用沉积工艺在所述衬底1上表面形成所述第一外延层2，例如，沉积工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种。优选的，在所述衬底1上使用化学气相沉积形成第一外延层2，化学气相沉积包括气相外延工艺。在生产中，化学气相沉积大多采用气相外延沉积，在所述衬底1上表面采用气相外延工艺形成第一外延层2，气相外延工艺可以提高硅材料的完美性，提高器件的集成度，达到提高少子寿命，减少储存单元的漏电流。
进一步地，在所述第一外延层2上表面形成第一介质层9，所述第一介质层9为绝缘层，所述第一介质层9可以采用溅射或热氧化形成。例如，所述第一介质层9可以为热氧化形成的氧化硅层，在后续的掺杂步骤中，所述第一介质层9作为保护层，并且将作为最终器件的层间绝缘层。所述第一介质层9起到隔离电流和绝缘的作用。
请参阅附图4，执行步骤S202，具体为：在所述衬底1的下表面通过扩散原理形成扩散层3，所述扩散层3的作用是在硅片表面形成PN结。其中的扩散原理具体为：通过加热将五价元素掺杂进入半导体表面，例如磷元素，从而在P型半导体表面形成一层0.5微米左右的N型扩散层。
请参阅附图5和附图6，执行步骤S203，具体为：在本发明的一个实施例中，采用气相外延工艺在所述第一外延层2上表面形成第二外延层4，所述第二外延层4包括设置于所述第一外延层2上表面的第一部分41和与所述第一部分41连接并贯穿所述第一外延层2延伸至所述衬底1中的第二部分42，所述第二部分42具体为沟槽，在所述掩膜材料上通过干法刻蚀或湿法刻蚀进行刻蚀，以形成贯穿所述第一外延层2并延伸至所述衬底1中的沟槽，在所述沟槽中进行扩散或离子注入，形成扩散区或注入区。其中，所述掩膜材料为所述第一氧化硅层。优选的，使用的刻蚀方法为干法刻蚀，干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。所述第一部分41将所述第一外延层2的上表面完全覆盖，并设有一定的厚度。其中，所述第二外延层4的掺杂浓度与所述第一外延层2的掺杂浓度不同，优选的，所述第二外延层4的掺杂浓度高于所述第一外延层2的掺杂浓度，当所述第二外延层4的掺杂浓度高于所述第一外延层2的掺杂浓度时，所述第二外延层4的电阻率比所述第一外延层2的电阻率低，使得所述第二外延层4的导电性比所述第一外延层2的导电性好。
请参阅附图7和附图8，执行步骤S204，具体为：在所述第一部分41的上表面制备掩膜材料，所述掩膜材料具体为第一光刻胶，在所述第一光刻胶层上通过干法刻蚀或湿法刻蚀形成第一注入区5，在所述第一光刻胶上所述第一注入区5的另外一侧通过干法刻蚀或湿法刻蚀形成第二注入区6。优选的，使用的刻蚀方法为干法刻蚀，干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。去除所述第一光刻胶层，在所述第一部分41的上表面采用离子注入或扩散的方式形成所述第一注入区5和第二注入区6，进一步地，在所述第二部分42的上表面通过注入或扩散磷元素或砷元素或两者的任意组合从而形成第一注入区5。在所述第一部分41的上表面通过注入或扩散硼元素或铟元素或铝元素或三者的任意组合从而形成第二注入区6。在本发明的一个实施例中，所述第一注入区5的掺杂浓与所述第二外延层4的掺杂浓度不同；优选的，所述第一注入区5的掺杂浓度高于所述第二外延层4的掺杂浓度，当所述第一注入区5的掺杂浓度高于所述第二外延层4的掺杂浓度时，所述第一注入区5的电阻率比所述第二外延层4的电阻率低，使得所述第一注入区5的导电性比所述第二外延层4的导电性更好。
请参阅附图9，执行步骤S205，具体为：在上述步骤S204的基础上，在所述第一光刻胶层上通过干法刻蚀或湿法刻蚀形成第一导电类型的第三注入区7，去除所述第一光刻胶层，在所述第一部分41的上表面采用离子注入或扩散的方式形成第三注入区7。优选的，将所述第三注入区7分别与所述第一注入区5和所述第二注入区6连接，以使所述第一注入区5与所述第三注入区7首先被导通，形成PN结。在所述第一注入区5的上表面采用离子注入或扩散的方式形成第一导电类型的第四注入区8。优选的，刻蚀方法包括干法刻蚀，干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。所述第一接触孔11的数量至少为一个。其中，所述第三注入区7及所述第四注入区8的掺杂浓度与所述第二注入区6的掺杂浓度不同。优选的，所述第三注入区7及所述第四注入区8的掺杂浓度高于所述第二注入区6的掺杂浓度，由于所述第三注入区7和所述第四注入区8的掺杂浓度高，电阻率低，使得电流优先通过所述第一注入区5和所述第三注入区7从而导通，同时使得所述第三注入区7和所述第四注入区8的接触面积减小，所述第四注入区8被所述第二注入区6包围住，减小漏电。
请参阅附图10，执行步骤S206，具体为：在所述第二外延层4上表面形成第二介质层10，所述第二介质层10为绝缘层，绝缘层可以采用溅射或热氧化形成。所述介质层10起到隔离电流和绝缘的作用。例如，绝缘层是热氧化形成的氧化硅层，在后续的掺杂步骤中，绝缘层作为保护层，并且将作为最终器件的层间绝缘层。在所述第二介质层10上制备掩膜材料，以在所述第二介质层10上对应所述第一注入区5的位置上通过干法刻蚀或湿法刻蚀刻蚀形成第一接触孔11，在所述第二介质层10上对应所述第四注入区8的位置上通过干法刻蚀或湿法刻蚀形成第二接触孔12，并在所述第二外延层4表面通过干法刻蚀或湿法刻蚀形成第三接触孔13，优选的，将所述第三接触孔13与所述第二部分42相对设置，并通过所述第二接触孔12与所述第三接触孔13形成导电通道14，以使电流通过所述导电通道14定向地运动到与所述第三接触孔13连接的所述第二外延层4表面，再通过所述第二部分42流入所述衬底1中，形成PN结。再去除所述掩膜材料。进一步地，所述掩膜材料为第一光刻胶。优选的，刻蚀方法包括干法刻蚀，干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。所述第一接触孔11、所述第二接触孔12以及所述第三接触孔13的数量都至少为一个。
请参阅附图10，执行步骤S207，具体为：在所述第一接触孔11内填充金属材料，形成第一电极16，并在所述扩散层3的下表面进行金属化，形成金属层15，作为接地端，从而形成与所述扩散层3电连接的第二电极17。在本发明的一些实施例中，使用金作为所述背面金属层15，本领域技术人员可根据封装形式选择不同的金属或金属合金作为所述背面金属层15，如金、银、铜、钛银、钛镍金等。
以下结合图1、图3、图4、图6、图8、图10以及图11对本发明实施例提供的一种瞬态电压抑制器及其等效电路进行详细说明。
如图11所示的等效电路图所示，本发明实施提供一种瞬态电压抑制器，所示瞬态电压抑制器包括：
第一导电类型的衬底1。
第二导电类型的第一外延层2，生长于所述衬底1上表面。
第二导电类型的扩散层3，形成于所述衬底1下表面。
进一步地，所述瞬态电压抑制器还包括第二导电类型的第二外延层4，所述第二外延层4包括设置于所述第一外延层2上表面的第一部分41，所述第二外延层4的掺杂浓度高于所述第一外延层2的掺杂浓度。
进一步地，所述瞬态电压抑制器还包括第二导电类型的第一注入区5，形成于所述第一部分41的上表面，所述第一注入区5的掺杂浓度高于所述第二外延层4的掺杂浓度。
进一步地，所述瞬态电压抑制器还包括与所述第一注入区5电连接的第一电极16以及与所述扩散层3电连接的第二电极17。
具体地，所述衬底1为集成电路中的载体，所述衬底1起到支撑的作用，所述衬底1也参与所述集成电路的工作。所述衬底1可以为硅衬底，也可以为蓝宝石衬底，还可以为碳化硅衬底，甚至可以为硅褚衬底，优选的，所述衬底1为硅衬底，这是因为硅衬底材料具有低成本、大尺寸、可导电的特点，避免了边缘效应，能够大幅度提高良率。
具体地，所述第一导电类型为P型掺杂和N型掺杂中的一种，所述第二导电类型为P型掺杂与N型掺杂中的另一种。
为方便描述，特在此说明：所述第一导电类型可以为N型掺杂，从而所述第二导电类型为P型掺杂；所述第一导电类型还可以为P型掺杂，从而所述第二导电类型为N型掺杂。优选的，所述第一导电类型为P型掺杂，所述第二导电类型为N型掺杂，所述第一导电类型的衬底1为P型衬底，生长于所述第一导电类型的衬底1上表面的所述第二导电类型的第一外延层2为第一N型外延层，所述第二导电类型的第二外延层4为第二N型外延层，以此类推。由于理论上，无论是P型衬底还是N型衬底都是可行的，但是在生产上，在P型衬底做N型扩散比在N型衬底上做P型扩散的成本更低，生产的速度也更快，并且P型衬底可以起到保护作用，有较大的内阻，能防止PN结导通，可以用正电压开启，在使用上比较方便。所述P型衬底和所述第一N型外延层用于形成PN结。因此，在接下来的实施例中，均以所述第一导电类型为P型掺杂，所述第二导电类型为N型掺杂为例进行描述，但并不对此进行限定。
具体地，P型衬底和P型外延都属于P型半导体，N型衬底和N型外延都属于N型半导体。所述P型半导体为掺杂三价元素的硅片，例如硼元素或铟元素或铝元素或三者的任意组合。所述N型半导体为掺杂五价元素的硅片，例如磷元素或砷元素或两者的任意组合。
请参阅图3、图4、图6、图8以及图10所示的瞬态电压抑制器的制作方法步骤的结构示意图。在本发明的一个实施例中，所述瞬态电压抑制器包括所述衬底1，生长于所述衬底1上表面的第一外延层2，形成于所述衬底1下表面的扩散层3；所述瞬态电压抑制器还包括第二外延层4，所述第二外延层4包括设置于所述第一外延层2的第一部分41，所述第一部分41将所述第一外延层2的上表面完全覆盖，并设有一定的厚度，所述第二外延层4的掺杂浓度高于所述第一外延层2的掺杂浓度；在所述第一部分41的上表面设置有第一注入区5，所述第一注入区5的掺杂浓度高于所述第二外延层4的掺杂浓度；在所述第二外延层4上表面形成有第二介质层10，所述第二介质层10为绝缘层，在所述绝缘层中通过刻蚀形成第一接触孔11。所述瞬态电压抑制器还包括与所述第一注入区5电连接的第一电极16以及与所述扩散层3电连接的第二电极17。所述第一电极16为通过在所述第一接触孔11内填充金属材料形成的金属层15，所述第二电极17作为接地端，通过在所述扩散层3下表面进行金属化与所述扩散层3电连接。
请参阅图11所示的瞬态电压抑制器结构的第一原胞的等效电路图。当向所述第一电极16和所述第二电极17通电时，所述电流从所述第一电极16流向所述第二电极17。需要说明的是，以下形成的PN结的正向和反向均以第一导电类型设为P型，所述第二导电类型设为N型为本发明的一个实施例来进行判断，但并不对此限定。所述第一外延层2与所述衬底1之间形成一反向的PN结，从而形成一反向的二极管。所述衬底1与所述扩散层3形成一正向的PN结，从而形成一正向的二极管。如图11所示，整体来看，在本实施例中形成了一条双向保护的二极管的第一等效电路，即形成了第一原胞，从而克服了目前沟槽高压保护芯片只能实现单向保护，如果双向保护就需要多个高压芯片串联或并联在一起的技术问题。
以上结合附图详细说明了本发明的技术方案，通过本发明的技术方案，在传统沟槽瞬态电压抑制器件基础上，通过工艺改进使一组瞬态电压抑制器件集成到一起，器件面积小，工艺难度低，减小了器件制造成本。改进后的瞬态电压抑制器件能实现双向保护功能，器件的保护特性和可靠性都得到了提升。
以下结合图2至图13对本发明实施例提供的一种瞬态电压抑制器及其等效电路进行详细说明。
如图12和图13所示的等效电路图所示，本发明实施例提供一种瞬态电压抑制器，所示瞬态电压抑制器包括：
第一导电类型的衬底1。
第二导电类型的第一外延层2，生长于所述衬底1上表面。
第二导电类型的扩散层3，形成于所述衬底1下表面。
进一步地，所述瞬态电压抑制器还包括第二导电类型的第二外延层4，所述第二外延层4包括设置于所述第一外延层2上表面的第一部分41和与所述第一部分41连接并贯穿所述第一外延层2延伸至所述衬底1中的第二部分42，所述第二外延层4的掺杂浓度高于所述第一外延层2的掺杂浓度。
进一步地，所述瞬态电压抑制器还包括第二导电类型的第一注入区5和第一导电类型的第二注入区6，所述第一注入区5和所述第二注入区6位于所述第二部分42的上表面，所述第二注入区6的掺杂浓度高于所述第二外延层4的掺杂浓度。
进一步地，所述瞬态电压抑制器还包括第一类型的第三注入区7和第四注入区8，所述第三注入区7位于所述第一部分41的表面，所述第三注入区7分别与所述第一注入区5和所述第二注入区6连接，所述第四注入区8位于所述第二注入区6的上表面，其中所述第三注入区7及所述第四注入区8的掺杂浓度高于所述第一注入区5的掺杂浓度。
进一步地，所述瞬态电压抑制器还包括位于所述第二外延层4上表面的介质层10，所述介质层10中包括在所述介质层10上对应所述第一注入区5的位置形成的第一接触孔11、在所述介质层10上对应所述第四注入区8的位置上形成的第二接触孔12以及在所述第二外延层4表面形成的第三接触孔13，所述第三接触孔13与所述第二部分42相对设置；所述第二接触孔12与所述第三接触孔13通过金属层15电连接，形成导电通道14。
进一步地，所述瞬态电压抑制器还包括与所述第一注入区5电连接的第一电极16以及与所述扩散层3电连接的第二电极17。
具体地，所述衬底1为集成电路中的载体，所述衬底1起到支撑的作用，所述衬底1也参与所述集成电路的工作。所述衬底1可以为硅衬底，也可以为蓝宝石衬底，还可以为碳化硅衬底，甚至可以为硅褚衬底，优选的，所述衬底1为硅衬底，这是因为硅衬底材料具有低成本、大尺寸、可导电的特点，避免了边缘效应，能够大幅度提高良率。
具体地，所述第一导电类型为P型掺杂和N型掺杂中的一种，所述第二导电类型为P型掺杂与N型掺杂中的另一种。
为方便描述，特在此说明：所述第一导电类型可以为N型掺杂，从而所述第二导电类型为P型掺杂；所述第一导电类型还可以为P型掺杂，从而所述第二导电类型为N型掺杂。优选的，所述第一导电类型为P型掺杂，所述第二导电类型为N型掺杂，所述第一导电类型的衬底1为P型衬底，生长于所述第一导电类型的衬底1上表面的所述第二导电类型的第一外延层2为第一N型外延层，所述第二导电类型的第二外延层4为第二N型外延层，以此类推。由于理论上，无论是P型衬底还是N型衬底都是可行的，但是在生产上，在P型衬底做N型扩散比在N型衬底上做P型扩散的成本更低，生产的速度也更快，并且P型衬底可以起到保护作用，有较大的内阻，能防止PN结导通，可以用正电压开启，在使用上比较方便。所述P型衬底和所述第一N型外延层用于形成PN结。因此，在接下来的实施例中，均以所述第一导电类型为P型掺杂，所述第二导电类型为N型掺杂为例进行描述，但并不对此进行限定。
具体地，P型衬底和P型外延都属于P型半导体，N型衬底和N型外延都属于N型半导体。所述P型半导体为掺杂三价元素的硅片，例如硼元素或铟元素或铝元素或三者的任意组合。所述N型半导体为掺杂五价元素的硅片，例如磷元素或砷元素或两者的任意组合。
请参阅图2至图10所示的瞬态电压抑制器的制作方法步骤的结构示意图。在本发明的一个实施例中，所述瞬态电压抑制器包括所述衬底1，生长于所述衬底1上表面的第一外延层2，形成于所述衬底1下表面的扩散层3；所述瞬态电压抑制器还包括第二外延层4，所述第二外延层4包括设置于所述第一外延层2上表面的第一部分41和与所述第一部分41连接并贯穿所述第一外延层2延伸至所述衬底1中的第二部分42，所述第二部分42将所述第一外延层的上表面完全覆盖，并设有一定的厚度。所述第二部分42具体为沟槽，本领域技术人员可以根据器件的电学性能选择不同形状的沟槽，所述沟槽的形状可以为矩形沟槽，也可以方形沟槽，还可以为U型沟槽，甚至可以为球底沟槽，等等。所述第二外延层4的掺杂浓度高于所述第一外延层2的掺杂浓度；在所述第一部分41的上表面设置有第二注入区6和第一注入区5，所述第一注入区5的掺杂浓度高于所述第二外延层4的掺杂浓度；所述瞬态电压抑制器还包括第一类型的第三注入区7和第四注入区8，所述第三注入区7位于所述第一部分41的表面，所述第三注入区7分别与所述第一注入区5和第二注入区6连接，所述第四注入区8位于所述第二注入区6的上表面，其中所述第三注入区7及所述第四注入区8的掺杂浓度高于所述第二注入区6的掺杂浓度。所述瞬态电压抑制器还包括位于所述第二外延层4上表面的第二介质层10，所述第二介质层10中包括在所述第二介质层10上对应所述第一注入区5的位置形成的第一接触孔11、在所述第二介质层10上对应所述第四注入区8的位置上形成的第二接触孔12以及在所述第二外延层表面形成的第三接触孔13，所述第三接触孔13与所述第二部分42相对设置；所述第二接触孔12与所述第三接触孔13通过金属层15电连接，形成导电通道14。所述瞬态电压抑制器还包括与所述第二注入区6电连接的第一电极16以及与所述扩散层3电连接的第二电极17。所述第一电极16为通过在所述第一接触孔11内填充金属材料形成的金属层15，所述第二电极17作为接地端，通过在所述扩散层3下表面进行金属化与所述扩散层3电连接。
请参阅图12所示的瞬态电压抑制器结构的第一原胞的等效电路图。当向所述第一电极16和所述第二电极17通电时，所述电流从所述第一电极16流向所述第二电极17。需要说明的是，以下形成的PN结的正向和反向均以第一导电类型设为P型，所述第二导电类型设为N型为本发明的一个实施例来进行判断，但并不对此限定。所述第一外延层2与所述衬底1之间形成一反向的PN结，从而形成一反向的二极管。所述衬底1与所述扩散层3形成一正向的PN结，从而形成一正向的二极管。因此所述第一外延层2、所述衬底1以及扩散层3形成一条有一正向二极管和一反向二极管的第一等效电路。所述第一注入区5与所述第三注入区7形成一反向的PN结，从而形成一反向的二极管。电流依次从所述第一注入区5、所述第三注入区7、所述第四注入区8的方向流动，再通过所述导电通道14流向所述第二部分42，所述第二部分42内填充有所述第二外延层4，所述第二部分42底部与所述衬底1形成一反向的PN结，从而形成一反向的二极管。电流从所述第二部分42经过所述衬底1和所述扩散层3，此时所述衬底1和所述扩散层3再次形成一正向的PN结，从而形成一正向的二极管。因此，所述第一注入区5、所述第三注入区7、所述第二部分42内第二外延层4、所述衬底1以及所述扩散层3形成一条有两个反向二极管和一个正向二极管的第二等效电路。如图12所示，整体来看，在本实施例中形成了两条双向保护的二极管等效电路，即形成了第二原胞，从而克服了目前沟槽高压保护芯片只能实现单向保护，如果双向保护就需要多个高压芯片串联或并联在一起的技术问题。
以上结合附图详细说明了本发明的技术方案，通过本发明的技术方案，在传统沟槽瞬态电压抑制器件基础上，通过工艺改进使两组瞬态电压抑制器件集成到一起，器件面积小，工艺难度低，减小了器件制造成本。改进后的瞬态电压抑制器件能实现双向保护功能，器件的保护特性和可靠性都得到了提升。
请参阅图10，在本发明的另一实施例中，所述第一注入区5、所述第二部分42即所述第二部分42、所述第三注入区7、所述第四注入区8、所述导电通道14、所述第二接触孔12、所述第三接触孔13的数量都至少为二，形成一对称的半导体原胞结构，即形成了第三原胞。具体地，所述第一注入区5的数量至少为一，两个所述第二注入区6分别设置于所述第一注入区5的两侧。所述第一接触孔11的数量至少为一，并且两个所述第四注入区8通过所述第二接触孔12、所述第三接触孔13和导电通道14分别与两个所述第二外延层4表面电连接。由于所述两个所述第三接触孔13和两个所述第二部分42即所述沟槽，所以电流通过分别通过两个所述第三接触孔13与对应的所述第二部分42即所述沟槽，再到达所述沟槽底部。
进一步地，请参阅图13所示的瞬态电压抑制器结构的第一原胞的等效电路图，当向所述第一电极16和所述第二电极17通电时，所述电流从所述第一电极16流向所述第二电极17。需要说明的是，以下形成的PN结的正向和反向均以第一导电类型设为P型，所述第二导电类型设为N型为本发明的一个实施例来进行判断，但并不对此限定。所述第一外延层2与所述衬底1之间形成一反向的PN结，从而形成一反向的二极管。所述衬底1与所述扩散层3形成一正向的PN结，从而形成一正向的二极管。因此所述第一外延层2、所述衬底1以及扩散层3形成一条有一正向二极管和一反向二极管的第一等效电路。所述第一注入区5与所述第三注入区7形成一反向的PN结，从而形成一反向的二极管。电流依次从所述第一注入区5、所述第三注入区7、所述第四注入区8的方向流动，再通过所述导电通道14流向所述第二部分42，所述第二部分42内填充有所述第二外延层4，所述第二部分42底部与所述衬底1形成一反向的PN结，从而形成一反向的二极管。电流从所述第二部分42经过所述衬底1和所述扩散层3，此时所述衬底1和所述扩散层3再次形成一正向的PN结，从而形成一正向的二极管。因此，所述第一注入区5、所述第三注入区7、所述第二部分42内的第二外延层4、所述衬底1以及所述扩散层3形成一条有两个反向二极管和一个正向二极管的单条等效电路，所述单条等效电路的数量为二，两个所述单条等效电路以所述第一等效电路为轴形成对称的等效电路结构。如图13所示，整体来看，在本实施例中形成了三条双向保护的二极管等效电路，即形成了第三原胞，从而克服了目前沟槽高压保护芯片只能实现单向保护，如果双向保护就需要多个高压芯片串联或并联在一起的技术问题。
以上结合附图详细说明了本发明的技术方案，通过本发明的技术方案，在传统沟槽瞬态电压抑制器件基础上，通过工艺改进使三组瞬态电压抑制器件集成到一起，器件面积小，工艺难度低，减小了器件制造成本。改进后的瞬态电压抑制器件能实现双向保护功能，器件的保护特性和可靠性都得到了提升。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (8)
1.一种瞬态电压抑制器，其特征在于，包括：
第一导电类型的衬底；
第二导电类型的第一外延层，生长于所述衬底上表面；
第二导电类型的扩散层，形成于所述衬底下表面；
第二导电类型的第二外延层，包括设置于所述第一外延层上表面的第一部分，所述第二外延层的掺杂浓度高于所述第一外延层的掺杂浓度；
第二导电类型的第一注入区，形成于所述第一部分的上表面，所述第一注入区的掺杂浓度高于所述第二外延层的掺杂浓度；
与所述第一注入区电连接的第一电极；以及
与所述扩散层电连接的第二电极；
所述瞬态电压抑制器还包括
所述第二外延层还包括与所述第一部分连接并贯穿所述第一外延层延伸至所述衬底中的第二部分；
第一导电类型的第二注入区，所述第二注入区形成于所述第一部分的上表面；
第一导电类型的第三注入区及第一导电类型的第四注入区，所述第三注入区形成于所述第一部分的上表面，且分别与所述第一注入区和所述第二注入区连接，所述第四注入区形成于所述第二注入区的上表面，其中所述第三注入区及所述第四注入区的掺杂浓度高于所述第二注入区的掺杂浓度。
2.根据权利要求1所述的一种瞬态电压抑制器，其特征在于，所述瞬态电压抑制器还包括位于所述第二外延层上表面的介质层和形成于所述介质层中的第一接触孔、对应所述第四注入区的第二接触孔和在所述第二外延层边形成的第三接触孔。
3.根据权利要求2所述的一种瞬态电压抑制器，其特征在于，所述瞬态电压抑制器还包括通过所述第二接触孔中从所述介质层的至少部分表面延伸到所述第二接触孔和所述第三接触孔的导电通道。
4.根据权利要求3所述的一种瞬态电压抑制器，其特征在于，所述第三接触孔与所述第二部分相对设置。
5.一种瞬态电压抑制器的制作方法，其包括以下步骤：
在第一导电类型的衬底上表面生长第二导电类型的第一外延层；
在所述衬底的下表面形成第二导电类型的扩散层；
形成第二导电类型的第二外延层，其包括设置于所述第一外延层上表面的第一部分，所述第二外延层的掺杂浓度高于所述第一外延层的掺杂浓度；
在所述第一部分的上表面形成第二导电类型的第一注入区，所述第一注入区的掺杂浓度高于所述第二外延层的掺杂浓度；
形成与所述第一注入区电连接的第一电极；以及
形成与所述扩散层电连接的第二电极；
还包括：
在所述第二外延层还形成与所述第一部分连接并贯穿所述第一外延层延伸至所述衬底中的第二部分；
在所述第一部分的上表面形成，第一导电类型的第二注入区；
在所述第一部分的表面设置第一类型的第三注入区，将所述第三注入区分别与所述第一注入区和所述第二注入区连接，在所述第一注入区的上表面设置第一导电类型的第四注入区，其中所述第三注入区及所述第四注入区的掺杂浓度高于所述第二注入区的掺杂浓度。
6.根据权利要求5所述的一种瞬态电压抑制器的制作方法，其特征在于，还包括：
在所述第二外延层上表面形成介质层，在所述介质层中设置第一接触孔、对应所述第四注入区的第二接触孔和在所述第二外延层边形成的第三接触孔。
7.根据权利要求6所述的一种瞬态电压抑制器的制作方法，其特征在于，还包括：
通过所述第二接触孔中从所述介质层的至少部分表面延伸到所述第二接触孔和所述第三接触孔形成导电通道。
8.根据权利要求7所述的一种瞬态电压抑制器的制作方法，其特征在于，还包括：
将所述第三接触孔与所述第二部分相对设置。
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