CN109273521A - 一种功率器件保护芯片及其制作方法 - Google Patents

一种功率器件保护芯片及其制作方法 Download PDF

Info

Publication number
CN109273521A
CN109273521A CN201811024183.5A CN201811024183A CN109273521A CN 109273521 A CN109273521 A CN 109273521A CN 201811024183 A CN201811024183 A CN 201811024183A CN 109273521 A CN109273521 A CN 109273521A
Authority
CN
China
Prior art keywords
epitaxial layer
layer
doping concentration
injection region
conduction type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
CN201811024183.5A
Other languages
English (en)
Inventor
不公告发明人
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Fulai Technology Co Ltd
Original Assignee
Shenzhen Fulai Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen Fulai Technology Co Ltd filed Critical Shenzhen Fulai Technology Co Ltd
Priority to CN201811024183.5A priority Critical patent/CN109273521A/zh
Publication of CN109273521A publication Critical patent/CN109273521A/zh
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0296—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices involving a specific disposition of the protective devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66136—PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供一种功率器件保护芯片及其制作方法，包括：提供第一导电类型的衬底；在所述衬底上表面生长第一导电类型的第一外延层；在所述第一外延层上表面形成第二导电类型的第二外延层；在所述第二外延层上表面形成第一导电类型的第三外延层；形成贯穿所述第三外延层和所述第二外延层延伸至所述第一外延层的第一沟槽；在所述第一沟槽内形成第一导电类型的第四外延层；在所述第一沟槽的侧壁形成第一介质层；在所述第四外延层内形成第二导电类型的第一注入区和第一导电类型的第二注入区；在所述第三外延层上表面形成第二介质层；在所述第三外延层上表面形成第一电极；在所述衬底下表面形成第二电极。本发明降低了工艺难度，从而提高了芯片的性能。

Description

一种功率器件保护芯片及其制作方法
技术领域
本发明涉及半导体技术领域，具体涉及一种功率器件保护芯片及其制作方法。
背景技术
功率器件保护芯片是一种用来保护敏感半导体器件，使其免遭瞬态电压浪涌破坏而特别设计的固态半导体器件，它具有箝位系数小、体积小、响应快、漏电流小和可靠性高等优点，因而在电压瞬变和浪涌防护上得到了广泛的应用。低电容功率器件保护芯片适用于高频电路的保护器件，因为它可以减少寄生电容对电路的干扰，降低高频电路信号的衰减。
静电放电(ESD)以及其他一些电压浪涌形式随机出现的瞬态电压，通常存在于各种电子器件中。随着半导体器件日益趋向小型化、高密度和多功能，电子器件越来越容易受到电压浪涌的影响，甚至导致致命的伤害。从静电放电到闪电等各种电压浪涌都能诱导瞬态电流尖峰功率器件保护芯片通常用来保护敏感电路受到浪涌的冲击。基于不同的应用，功率器件保护芯片可以通过改变浪涌放电通路和自身的箝位电压来起到电路保护作用。
目前的功率器件保护芯片在性能上仍不能满足现有技术对电路保护的需求，因此，需要对功率器件保护芯片的制造工艺进行改进，从而进一步提高功率器件保护芯片的性能。
发明内容
本发明正是基于上述问题，提出了一种功率器件保护芯片及其制作方法，能够降低工艺难度，从而提高功率器件保护芯片的性能。
有鉴于此，本发明实施例一方面提出了一种功率器件保护芯片，该功率器件保护芯片包括：
第一导电类型的衬底；
第一导电类型的第一外延层，生长于所述衬底上表面；
第二导电类型的第二外延层，形成于所述第一外延层上表面；
第一导电类型的第三外延层，形成于所述第二外延层上表面；
第一沟槽，贯穿所述第三外延层和所述第二外延层并延伸至所述第一外延层；
第一导电类型的第四外延层，形成于所述第一沟槽内；
第一介质层，形成于所述第一沟槽侧壁；
第二导电类型的第一注入区，形成于所述第四外延层内；
第一导电类型的第二注入区，形成于所述第一注入区内；
第二介质层，形成于所述第三外延层的上表面，并分别覆盖所述第一介质层和所述第一注入区的上表面；
第一电极，形成于所述第三外延层的上表面，并覆盖所述第二介质层；
第二电极，形成于所述衬底的下表面并与所述衬底连接。
进一步地，所述衬底的掺杂浓度高于所述第一外延层的掺杂浓度，所述衬底的掺杂浓度高于所述第二注入区的掺杂浓度，所述第二注入区的掺杂浓度高于所述第一外延层的掺杂浓度。
进一步地，所述第一外延层的掺杂浓度与所述第三外延层的掺杂浓度大致相同，所述第三外延层的掺杂浓度与所述第四外延层的掺杂浓度大致相同。
进一步地，所述第一注入区的掺杂浓度高于所述第二外延层的掺杂浓度。
进一步地，将所述第一外延层、所述第二外延层、所述第三外延层以及所述第一介质层相对于所述第一沟槽对称设置，将所述第二介质层相对于所述第二注入区对称设置。
本发明实施例另一方面提供一种功率器件保护芯片的制作方法，该方法包括：
提供第一导电类型的衬底；
在所述衬底上表面生长第一导电类型的第一外延层；
在所述第一外延层上表面形成第二导电类型的第二外延层；
在所述第二外延层上表面形成第一导电类型的第三外延层；
形成贯穿所述第三外延层和所述第二外延层并延伸至所述第一外延层的第一沟槽；
在所述第一沟槽内形成第一导电类型的第四外延层；
在所述第一沟槽的侧壁形成第一介质层；
在所述第四外延层内形成第二导电类型的第一注入区；
在所述第一注入区内形成第一导电类型的第二注入区；
在所述第三外延层的上表面形成第二介质层，所述第二介质层分别覆盖所述第一介质层和所述第一注入区的上表面；
在所述第三外延层和所述第二注入区的上表面形成第一电极，所述第一电极覆盖所述第二介质层；
在所述衬底的下表面形成与所述衬底连接的第二电极。
进一步地，所述衬底的掺杂浓度高于所述第一外延层的掺杂浓度，所述衬底的掺杂浓度高于所述第二注入区的掺杂浓度，所述第二注入区的掺杂浓度高于所述第一外延层的掺杂浓度。
进一步地，所述第一外延层的掺杂浓度与所述第三外延层的掺杂浓度大致相同，所述第三外延层的掺杂浓度与所述第四外延层的掺杂浓度大致相同。
进一步地，所述第一注入区的掺杂浓度高于所述第二外延层的掺杂浓度。
进一步地，将所述第一外延层、所述第二外延层、所述第三外延层以及所述第一介质层相对于所述第一沟槽对称设置，将所述第二介质层相对于所述第二注入区对称设置。
本发明实施例的技术方案通过提供第一导电类型的衬底；在所述衬底上表面生长第一导电类型的第一外延层；在所述第一外延层上表面形成第二导电类型的第二外延层；在所述第二外延层上表面形成第一导电类型的第三外延层；形成贯穿所述第三外延层和所述第二外延层并延伸至所述第一外延层的第一沟槽；在所述第一沟槽内形成第一导电类型的第四外延层；在所述第一沟槽的侧壁形成第一介质层；在所述第四外延层内形成第二导电类型的第一注入区；在所述第一注入区内形成第一导电类型的第二注入区；在所述第三外延层的上表面形成第二介质层，所述第二介质层分别覆盖所述第一介质层和所述第一注入区的上表面；在所述第三外延层和所述第二注入区的上表面形成第一电极，所述第一电极覆盖所述第二介质层；在所述衬底的下表面形成与所述衬底连接的第二电极，降低了工艺难度，从而提高了功率器件保护芯片的性能。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明的一个实施例提供的功率器件保护芯片的制作方法的流程示意图；
图2是本发明的一个实施例提供的功率器件保护芯片的结构示意图；
图3至图9是本发明的一个实施例提供的功率器件保护芯片的制作方法步骤的结构示意图；
图10是本发明的一个实施例提供的功率器件保护芯片结构的等效电路图；
图中：1、衬底；2、第一外延层；3、第二外延层；4、第三外延层；5、第一沟槽；6、第四外延层；7、隔离沟槽；8、第一介质层；9、第一注入区；10、第二注入区；11、第二介质层；12、第一电极；13、第二电极；a1、第一二极管；a2、第二二极管；b1、第三二极管；b2、第四二极管；c1、第五二极管；c2、第六二极管。
具体实施方式
以下将参阅附图更详细地描述本发明。在各个附图中，相同的元件使用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将使用“A直接在B上面”或“A在B上面并与之邻接”的表述方法。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理方法和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
下面参阅附图，对本发明实施例一种功率器件保护芯片的制作方法加以详细阐述。
以下结合图1至图10对本发明实施例提供的一种功率器件保护芯片及其制作方法进行详细说明。
本发明实施例提供一种功率器件保护芯片的制作方法，如图1和图2所示，该功率器件保护芯片的制作方法包括：
步骤S01：提供第一导电类型的衬底1；在所述衬底1上表面生长第一导电类型的第一外延层2；在所述第一外延层2上表面形成第二导电类型的第二外延层3；在所述第二外延层3上表面形成第一导电类型的第三外延层4；
步骤S02：形成贯穿所述第三外延层4和所述第二外延层3并延伸至所述第一外延层2的第一沟槽5；
步骤S03：在所述第一沟槽5内形成第一导电类型的第四外延层6；
步骤S04：在所述第一沟槽5的侧壁形成第一介质层8；
步骤S05：在所述第四外延层6内形成第二导电类型的第一注入区9；
步骤S06：在所述第一注入区9内形成第一导电类型的第二注入区10；
步骤S07：在所述第三外延层4的上表面形成第二介质层11，所述第二介质层11分别覆盖所述第一介质层8和所述第一注入区9的上表面；
步骤S08：在所述第三外延层4和所述第二注入区10的上表面形成第一电极12，所述第一电极12覆盖所述第二介质层11；在所述衬底1的下表面形成与所述衬底1连接的第二电极13。
本发明在传统功率器件保护芯片的基础上进行改进提出了一种二次外延双向低电容集成功率器件保护芯片，本发明实施例通过引入二次外延工艺减小了器件的面积，从而将多组瞬态电压抑制器集成在一起，降低了工艺难度，减小了器件制造成本。另外，本发明实施例的功率器件保护芯片在芯片中部形成导电通道，并在导电通道侧壁使用氧化硅进行隔离，降低了芯片的漏电流，从而提升了改进后的功率器件保护芯片的保护特性和可靠性。
具体地，所述第一导电类型为P型掺杂和N型掺杂中的一种，所述第二导电类型为P型掺杂与N型掺杂中的另一种。
为方便描述，特在此说明：所述第一导电类型可以为N型掺杂，从而所述第二导电类型为P型掺杂；所述第一导电类型还可以为P型掺杂，从而所述第二导电类型为N型掺杂。在接下来的实施例中，均以所述第一导电类型为P型掺杂，所述第二导电类型为N型掺杂为例进行描述，但并不对此进行限定。
具体地，P型衬底和P型外延都属于P型半导体，N型衬底和N型外延都属于N型半导体。所述P型半导体为掺杂三价元素的硅片，例如硼元素或铟元素或铝元素或三者的任意组合。所述N型半导体为掺杂五价元素的硅片，例如磷元素或砷元素或两者的任意组合。
请参阅附图3，执行步骤S01，具体为：提供第一导电类型的衬底1；在所述衬底1上表面生长第一导电类型的第一外延层2；在所述第一外延层2上表面形成第二导电类型的第二外延层3；在所述第二外延层3上表面形成第一导电类型的第三外延层4。在本发明的一些实施例中，所述衬底1例如是单晶硅衬底，并且掺杂浓度例如为1e15atoms/cm3。其中，在第一导电类型的衬底1上表面生长第一导电类型的第一外延层2的方式不限于固定的一种方式，可以在所述衬底1上表面使用外延生长形成，还可以通过离子注入和/或扩散的方法在所述衬底1上表面形成所述第一外延层2。进一步地，可以在所述衬底1上表面使用外延生长形成，还可以通过离子注入和/或扩散磷元素或砷元素或两者的任意组合的方法在所述衬底1上表面形成所述第一外延层2。具体地，所述外延或扩散的方法包括沉积工艺。在本发明的一些实施例中，可以使用沉积工艺在所述衬底1上表面形成所述第一外延层2，例如，沉积工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种。优选的，在所述衬底1上使用化学气相沉积形成第一外延层2，化学气相沉积包括气相外延工艺。在生产中，化学气相沉积大多使用气相外延工艺，在所述衬底1上表面使用气相外延工艺形成第一外延层2，气相外延工艺可以提高硅材料的完美性，提高器件的集成度，达到提高少子寿命，减少储存单元的漏电流。优选的，所述第一外延层2和所述衬底1同为硅材料制成，使得所述衬底1和所述第一外延层2有相同晶体结构的硅表面，从而保持对杂质类型和浓度的控制。由于自掺杂效应，在外延生长过程中，来自所述衬底1的掺杂剂可以进入第一外延层2中，从而改变外延半导体层的导电性。
在本发明的一些实施例中，在所述第一外延层2上表面形成第二导电类型的第二外延层3。所述第二外延层3可以在所述第一外延层2上表面使用外延生长形成，还可以通过离子注入和/或扩散硼元素或铟元素或铝元素或三者的任意组合的方法在所述第一外延层2上表面形成。所述第二外延层3将所述第一外延层2的上表面覆盖，并设有一定的厚度。所述第二外延层3用于与所述第一外延层2形成PN结，同时降低该PN结的漏电流。需要说明的是，所述第一外延层2和所述第二外延层3的厚度例如为3～10微米。所述第一外延层2和所述第二外延层3的本征掺杂浓度的范围例如为1e11～1e14atoms/cm。通过调节从所述衬底1至所述第一外延层2以及所述第二外延层3的掺杂浓度，可以控制所述功率器件保护芯片的击穿电压，例如位于2-48V或更大的范围内。
在本发明的一些实施例中，在所述第二外延层3上表面形成第一导电类型的第三外延层4。所述第三外延层4可以在所述第二外延层3上表面使用外延生长形成，还可以通过离子注入和/或扩散磷元素或砷元素或两者的任意组合的方法在所述第二外延层3上表面形成。所述第三外延层4将所述第二外延层3的上表面覆盖，并设有一定的厚度。所述第三外延层4用于与所述第二外延层3形成PN结，同时降低该PN结的漏电流。需要说明的是，所述第一外延层2和所述第二外延层3以及所述第三外延层4的厚度例如为3～10微米。所述第一外延层2和所述第二外延层3以及所述第三外延层4的本征掺杂浓度的范围例如为1e11～1e14atoms/cm。通过调节从所述衬底1至所述第一外延层2、所述第二外延层3以及所述第三外延层4的掺杂浓度，可以控制所述功率器件保护芯片的击穿电压，例如位于2-48V或更大的范围内。
需要说明的是，所述功率器件保护芯片不限于上述实施例中的所述第一外延层2、所述第二外延层3以及所述第三外延层4，还可以有第四外延层6、第五外延层以及更多的外延层，本领域技术人员可以根据实际情况选择需要的外延层数量。
请参阅附图4，执行步骤S02，具体为：形成贯穿所述第三外延层4和所述第二外延层3并延伸至所述第一外延层2的第一沟槽5。形成贯穿所述第二外延层3并延伸至所述第一外延层2的第一沟槽5。在该步骤中，在所述第三外延层4的上表面覆盖一层光致抗蚀剂层，然后采用光刻将光致抗蚀剂层形成掩模。该掩模包含暴露所述第一沟槽5的一部分表面的开口。采用光刻经由掩模的开口进行刻蚀，从而在所述第三外延层4的暴露表面形成所述第一沟槽5，所述第一沟槽5贯穿所述第三外延层4和所述第二外延层3并延伸至所述第一外延层2。在刻蚀之后，通过在溶剂中溶解或灰化去除光致抗蚀剂层。其中，刻蚀的方法包括干法刻蚀和湿法刻蚀，优选的，使用的刻蚀的方法为干法刻蚀，干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。在此步骤中所形成的第一沟槽5，用于便于在后续步骤中使用填充物进行填充。所述第一沟槽5为一个或多个，优选地，所述第一沟槽5为一个，且沟槽的横截面积较大，从而可以通过所述第一沟槽5形成放电能力较强的导电通道。
请参阅附图5，执行步骤S03，具体为：在所述第一沟槽5内形成第一导电类型的第四外延层6。在本发明的一些实施例中，在所述第一沟槽5内填充形成第一导电类型的第四外延层6，并且所述第四外延层6将所述第一沟槽5填满，即所述第四外延层6的上表面与所述第三外延层4的上表面持平。另外，还可以在所述第一沟槽5内通过外延层工艺形成所述第四外延层6，但不限于此。由于所述第一沟槽5的底部与所述第一外延层2接触，因此，所述第四外延层6与所述第一外延层2接触，所述第四外延层6与所述第一外延层2以及所述衬底1的导电类型为第一导电类型，因此，所述第四外延层6与所述第一外延层2以及所述衬底1用于调整整个功率器件保护芯片的反向击穿电压，不参与形成PN结。
进一步地，所述第一外延层2的掺杂浓度与所述第三外延层4的掺杂浓度大致相同，所述第三外延层4的掺杂浓度与所述第四外延层6的掺杂浓度大致相同。需要说明的是，大致相同的误差范围为本领域技术人员公知的，在此不再详细描述。由于所述第一外延层2的导电类型和所述第三外延层4的导电类型相同，所述第三外延层4与是第四外延层6的掺杂浓度大致相同，因此所述第一外延层2的掺杂浓度与所述第四外延层6的掺杂浓度大致相同，从而所述第二外延层3与所述第一外延层2形成的PN结击穿电压，与所述第三外延层4和所述第二外延层3形成的PN结的击穿电压一致或大致相同，使得整个功率器件保护芯片在正向和反向上的抗浪涌能力均衡。由于所述第四外延层6与所述第一外延层2接触并连接，所述衬底1与所述第一外延层2接触并连接，因此，所述第四外延层6与所述第一外延层2不参与形成PN结，但使得掺杂浓度均匀，保证了所述功率器件保护芯片的击穿电压比较均匀，即所述第三外延层4、所述第二外延层3与所述第一外延层2形成的PN结，与所述第一注入区9、所述第二注入区10以及所述第四外延层6形成的PN结同时被击穿。
请参阅附图6和附图7，执行步骤S04，具体为：在所述第一沟槽5的侧壁形成第一介质层8。在此步骤中，需要说明的是，该步骤具体包括：在所述第一沟槽5的侧壁通过刻蚀形成隔离沟槽7，形成的隔离沟槽7的底面均与所述第一沟槽5的底面持平，形成所述隔离沟槽7后，分别在所述隔离沟槽7内填充所述第一介质层8，并将所述第一介质层8的上表面与所述第三外延层4的上表面持平。其中，所述刻蚀方法优选为干法刻蚀。所述第一介质层8的材料为氧化硅或氮化硅或氮氧化硅，具体可以通过采用溅射或热氧化法或化学气相沉积工艺形成所述第一介质层8。优选的，所述第一介质层8为热氧化形成的氧化硅层，在后续的掺杂步骤中，所述氧化硅层作为保护层，并且将作为最终器件的层间绝缘层。另外，所述第一介质层8设有一定的厚度，使得所述第一介质层8起到隔离电流和绝缘的作用。应理解，所述第一介质层8将所述第一外延层2、所述第二外延层3和所述第三外延层4与所述第一沟槽5内形成的导电通道相互隔离开来，减小了整个功率器件保护芯片的漏电可能性。
请参阅附图8，执行步骤S05，具体为：在所述第四外延层6内形成第二导电类型的第一注入区9。在该步骤中，在所述第三外延层4和所述第四外延层6的上表面制备并覆盖一层光致抗蚀剂层，然后采用光刻将光致抗蚀剂层形成掩模。该掩模包含暴露所述第一沟槽5的全部表面的开口。在该掩膜的开口通过在所述第四外延层6中离子注入和/或扩散的方法形成第二导电类型的第一注入区9。并且，在形成所述第一注入区9之后再通过在溶剂中溶解或灰化去除光致抗蚀剂层，从而最终形成所述第一注入区9。进一步地，在该掩膜的开口中通过离子注入和/或扩散硼元素或铟元素或铝元素或三者的任意组合的方法形成第二导电类型的第一注入区9，在形成过程中，离子注入和/或扩散硼元素或铟元素或铝元素或三者的任意组合的浓度比所述第四外延层6的浓度高，从而保证形成重掺杂的第二导电类型的第一注入区9。需要说明的是，由于所述第一注入区9在所述第四外延层6中通过离子注入和/或扩散的方法形成，因此，所述第一注入区9扩散于所述第四外延层6的全部上表面，从而增大了所述第一注入区9与所述第四外延层6的接触面积。应理解，如图8所示，由于所述第一注入区9是通过离子注入和/或扩散形成的，因此所述第一注入区9的底部剖面图为近似于弧形的形状，所述第一注入区9的底部剖面图也可以为近似于方形的形状，但不限于此。
进一步地，所述第一注入区9的掺杂浓度高于所述第二外延层3的掺杂浓度。在本发明的一些实施例中，由于在离子注入和/或扩散形成所述第一注入区9的过程中，注入和/或扩散的离子浓度要高于最终形成的所述第一注入区9的掺杂离子浓度，从而保证形成电阻率更低的重掺杂的第二导电类型的第一注入区9。由于所述第二外延层3是通过在所述第一外延层2的基础上进行外延生长形成，因此掺杂浓度要相对于所述第一注入区9的掺杂浓度要小。应理解，所述第一注入区9的掺杂浓度高于所述第二外延层3的掺杂浓度，使得所述第一注入区9的导电性更好，放电能力更强，从而在所述第一沟槽5内形成的导电通路的寄生电容进一步减小。
请参阅附图8，执行步骤S06，具体地：在所述第一注入区9内形成第一导电类型的第二注入区10。在该步骤中，在所述第一注入区9的上表面制备并覆盖一层光致抗蚀剂层，然后采用光刻将光致抗蚀剂层形成掩模。该掩模包含暴露所述第一注入区9的部分表面的开口。在该掩膜的开口中通过在所述第一注入区9中离子注入和/或扩散的方法形成第一导电类型的第二注入区10。并且，在形成所述第二注入区10之后再通过在溶剂中溶解或灰化去除光致抗蚀剂层，从而最终形成所述第二注入区10。进一步地，在该掩膜的开口中通过离子注入和/或磷元素或砷元素或两者的任意组合的方法形成第一导电类型的第二注入区10。在形成过程中，离子注入和/或扩散磷元素或砷元素或两者的任意组合的浓度比所述第一注入区9的浓度高，从而保证形成重掺杂的第一导电类型的第二注入区10。优选的，如图8所示，由于所述第一注入区9和所述第二注入区10都是通过离子注入和/或扩散的方法形成，与通过外延工艺形成的所述第一外延层2、所述第二外延层3以及所述第三外延层4有所不同，相比之下，通过离子注入和/或扩散的方法制备的所述第一注入区9和所述第二注入区10形成的PN结，由于离子注入和/或扩散的方法形成的离子均匀性更好，形成的寄生电容也更小，而通过外延工艺制备的所述第一外延层2、所述第二外延层3以及所述第三外延层4形成的PN结的离子均匀性不够好，从而形成的寄生电容更大。因此，在所述第一沟槽5内形成的导电通道的导电性更好，寄生电容更小，从而与两侧的所述第一外延层2、所述第二外延层3以及所述第三外延层4形成并联电路，进一步减小整个功率器件保护芯片的寄生电容。
进一步地，所述衬底1的掺杂浓度高于所述第一外延层2的掺杂浓度，所述衬底1的掺杂浓度高于所述第二注入区10的掺杂浓度，所述第二注入区10的掺杂浓度高于所述第一外延层2的掺杂浓度。在本发明的一些实施例中，在所述衬底1上生长所述第一外延层2、所述第二外延层3以及所述第三外延层4的过程中，由于所述第一外延层2在所述衬底1的基础上形成，所述第二外延层3在所述第一外延层2的基础上形成，所述第三外延层4在所述第二外延层3的基础上形成，因此所述衬底1的掺杂浓度高于所述第一外延层2的掺杂浓度。此时所述第一外延层2的电阻率高于所述衬底1的电阻率，从而可以调节所述功率器件保护芯片的整体器件电阻率，获得更多的抗浪涌能力。需要说明的是，由于所述第二注入区10是通过离子注入和/或扩散的方法形成，而所述第一外延层2是通过外延生长形成，因此所述第二注入区10的掺杂浓度高于所述第一外延层2的掺杂浓度。另外，所述衬底1的掺杂浓度高于所述第二注入区10的掺杂浓度，有利于调节所述功率器件保护芯片的击穿电压。此外，在本发明的一些实施例中，通过多次外延工艺形成的所述第一外延层2、所述第二外延层3、所述第三外延层4和所述第四外延层6以及上述的掺杂浓度关系，还大大降低了工艺难度。
请参阅附图9，执行步骤S07，具体地：在所述第三外延层4的上表面形成第二介质层11，所述第二介质层11分别覆盖所述第一介质层8和所述第一注入区9的上表面。在本发明的一些实施例中，在所述第三外延层4和所述第四外延层6的上表面制备并覆盖一层光致抗蚀剂层，然后采用光刻将光致抗蚀剂层形成掩模。该掩模包含暴露所述第三外延层4和所述第四外延层6的部分表面的开口。在该掩膜的开口中通过填充的方法形成所述第二介质层11。并且，在形成所述第二介质层11之后再通过在溶剂中溶解或灰化去除光致抗蚀剂层，从而最终形成所述第二介质层11。所述第二介质层11的材料为氧化硅或氮化硅或氮氧化硅，具体可以通过采用溅射或热氧化法或化学气相沉积工艺形成所述第二介质层11。优选的，所述第二介质层11为热氧化形成的氧化硅层，在后续的掺杂步骤中，所述氧化硅层作为保护层，并且将作为最终器件的层间绝缘层。另外，所述第二介质层11设有一定的厚度，使得所述第二介质层11起到隔离电流和绝缘的作用。需要说明的是，所述第二介质层11完全覆盖所述第一介质层8，从而使得所述第一沟槽5内形成的导电通道与两侧的外延层形成并联通路。并且，所述第二介质层11还完全覆盖所述第一注入区9，避免了电流直接从所述第一注入区9通过，从而影响形成的所述功率器件保护芯片的电路结构，保证了电流先从所述第二注入区10通过，再从所述第一注入区9通过，在形成的导电通路中形成了一个PN结，即二极管的结构。
应理解，所述第二介质层11可以仅仅覆盖所述第一介质层8的上表面，也可以向所述第三外延层4的方向延伸，覆盖所述第三外延层4的部分表面。所述第二介质层11可以仅仅覆盖所述第一注入区9的上表面，也可以向所述第二注入区10的方向延伸，覆盖所述第二注入区10的部分上表面。所述第二介质层11覆盖所述第三外延层4和所述第四外延的面积更多，隔离的效果更好。本领域技术人员可以根据实际情况设置不同的第二介质层11的覆盖面积，不仅限于本发明的一些较佳实施例。
请参阅附图9，执行步骤S08，具体地：在所述第三外延层4和所述第二注入区10的上表面形成第一电极12，所述第一电极12覆盖所述第二介质层11；在所述衬底1的下表面形成与所述衬底1连接的第二电极13。在本发明的一些实施例中，通过退火工艺，可以在所述第三外延层4和所述第二注入区10的上表面形成具有一定厚度的第一金属层，且所述第一金属层覆盖所述第二介质层11，所述第一金属层为所述第一电极12，并在所述衬底1的下表面形成于所述衬底1并与所述衬底1连接的第二金属层，所述第二金属层也具有一定厚度，此时所述第二金属层为所述第二电极13。由于所述第四外延层6的上表面与所述第三外延层4的上表面持平，且所述第二注入区10部分或全部的上表面裸露于所述第二介质层11，所述第三外延层4的部分或全部的上表面也裸露于所述第二介质层11，因此，所述第二注入区10部分或全部的上表面和所述第三外延层4的部分或全部的上表面都与所述第一金属层接触并连接，电流可以直接流向所述第三外延层4或所述第二注入区10。应理解，由于所述第二介质层11具有一定的厚度，因此，所述第一金属层在不仅形成于所述第二介质层11的上表面，还形成于所述第二介质层11的侧面。在本发明的另一些实施例中，所述第一金属层也可以只形成于所述第二介质层11的侧面，使得所述第二介质层11的上表面裸露于所述第一金属层，还可以不限于此，本领域技术人员可以根据实际情况设置不同的第一金属层的厚度。
进一步地，将所述第一外延层2、所述第二外延层3、所述第三外延层4以及所述第一介质层8相对于所述第一沟槽5对称设置，将所述第二介质层11相对于所述第二注入区10对称设置。在本发明的一些实施例中，所述功率器件保护芯片的原胞是一个对称的结构。另外，在本发明的另一些实施例中，以在所述衬底1上形成所述第一外延层2、所述第二外延层3以及所述第三外延层4的三层外延结构为例，但不仅限于此。在工艺上，对称的结构的工艺难度比不对称的结构的工艺难度更低，从而提高了生产效率。应理解，所述第一外延层2、所述第二外延层3、所述第三外延层4以及所述第一介质层8相对于所述第一沟槽5对称设置，所述第二介质层11相对于所述第二注入区10对称设置，在工艺上，只需要进行两次外延工艺就可完成，不仅如此，在所述衬底1和所述第一外延层2、所述第二外延层3和所述第三外延层4上通过刻蚀形成所述第一沟槽5，并在所述第一沟槽5内形成导电通道便可形成三路并联的等效电路，一步就可形成集成三路并联电路，大大减少了工艺步骤，提高了生产效率。在结构上，对称的结构可以减少所述功率器件保护芯片的缺陷，更容易实现其性能。
在本发明的一些实施例中，在所述第一沟槽5中形成的所述第四外延层6、所述第一注入区9以及所述第二注入区10构成一条等效电路，该条等效电路中有两个方向不同的二极管。由于所述第一沟槽5贯穿所述第三外延层4和所述第二外延层3并延伸至所述第一外延层2，因此在所述第一沟槽5两侧的所述第一外延层2、所述第二外延层3以及所述第三外延层4形成了两条对称的并联等效电路，且每条并联等效电路中均有两个方向不同的二极管。可以理解的是，此时形成的整体功率器件保护芯片的等效电路中有三条并联支路，每条并联支路上均有双向的二极管。该三条并联支路共同形成一个本发明的较佳实施例中的原胞。
如图2所示，本发明实施例提供一种功率器件保护芯片，所示功率器件保护芯片包括：
第一导电类型的衬底1；
第一导电类型的第一外延层2，生长于所述衬底1上表面；
第二导电类型的第二外延层3，形成于所述第一外延层2上表面；
第一导电类型的第三外延层4，形成于所述第二外延层3上表面；
第一沟槽5，贯穿所述第三外延层4和所述第二外延层3并延伸至所述第一外延层2；
第一导电类型的第四外延层6，形成于所述第一沟槽5内；
第一介质层8，形成于所述第一沟槽5侧壁；
第二导电类型的第一注入区9，形成于所述第四外延层6内；
第一导电类型的第二注入区10，形成于所述第一注入区9内；
第二介质层11，形成于所述第三外延层4的上表面，并分别覆盖所述第一介质层8和所述第一注入区9的上表面；
第一电极12，形成于所述第三外延层4的上表面，并覆盖所述第二介质层11；
第二电极13，形成于所述衬底1的下表面并与所述衬底1连接。
具体地，所述第一导电类型为P型掺杂和N型掺杂中的一种，所述第二导电类型为P型掺杂与N型掺杂中的另一种。
为方便描述，特在此说明：所述第一导电类型可以为N型掺杂，从而所述第二导电类型为P型掺杂；所述第一导电类型还可以为P型掺杂，从而所述第二导电类型为N型掺杂。在接下来的实施例中，均以所述第一导电类型为P型掺杂，所述第二导电类型为N型掺杂为例进行描述，但并不对此进行限定。
具体地，P型衬底和P型外延都属于P型半导体，N型衬底和N型外延都属于N型半导体。所述P型半导体为掺杂三价元素的硅片，例如硼元素或铟元素或铝元素或三者的任意组合。所述N型半导体为掺杂五价元素的硅片，例如磷元素或砷元素或两者的任意组合。
在本发明的一些实施例中，如图2所示，所述功率器件保护芯片包括第一导电类型的衬底1和第一导电类型的第一外延层2，所述第一外延层2生长于所述衬底1上表面。具体地，所述衬底1为集成电路中的载体，所述衬底1起到支撑的作用，所述衬底1也参与所述集成电路的工作。所述衬底1可以为硅衬底，也可以为蓝宝石衬底，还可以为硅褚衬底，优选的，所述衬底1为硅衬底，这是因为硅衬底材料具有低成本、大尺寸、可导电的特点，避免了边缘效应，能够大幅度提高良率。优选的，所述衬底1的掺杂浓度高于所述第一外延层2的掺杂浓度，所述第一外延层2、所述第二外延层3以及所述第三外延层4之间形成了两个反向的PN结。
在本发明的一些实施例中，如图2所示，所述功率器件保护芯片还包括第二导电类型的第二外延层3以及第一导电类型的第三外延层4，所述第二外延层3外延层生长于所述第一外延层2上表面，所述第三外延层4外延生长于所述第二外延层3上表面。所述第一外延层2和所述第二外延层3以及所述第三外延层4的厚度取决于所要实现的半导体器件的物理尺寸以及所述器件制造工艺过程中的硅损耗。所述第二外延层3生长于所述第一外延层2上表面，所述第三外延层4生长于所述第二外延层3上表面，起到了降低半导体器件中PN结的漏电流的作用。
目前的瞬态电压抑制器大部分仅仅适合于在一个芯片中形成单通道瞬态电压抑制器。为了形成多通道瞬态电压抑制器，则需要分别在各自的芯片中形成一个通道单元，然后经由键合引线，将各个芯片彼此电连接以形成阵列。芯片之间的键合引线导致封装成本增加，并且引入引线电阻和寄生电容，使得半导体器件的可靠性降低。
综上所述，所述功率器件保护芯片整体结构对称且为第一原胞。
请参阅图10所示的功率器件保护芯片结构的等效电路图。当向所述第一电极12和所述第二电极13通电时，所述电流从所述第一电极12流向所述第二电极13。需要说明的是，以下形成的PN结的正向和反向均以第一导电类型设为N型，所述第二导电类型设为P型为本发明的一个实施例来进行判断，但并不对此限定。所述第一沟槽5的数量为一个，当电流从所述第一电极12流入时，由于所述第一金属层与所述第二注入区10以及两侧对称的第三外延层4接触并连接，因此，电流分为三部分从所述第一金属层流入所述功率器件保护芯片。当电流从所述第二注入区10流入时，所述第二注入区10与所述第一注入区9形成一反偏的PN结，从而形成一反向的第一二极管a1；所述第一注入区9与所述第四外延层6形成一正偏的PN结，从而形成一正向的第二二极管a2；由于所述第四外延层6与所述第一外延层2以及所述衬底1不参与形成PN结，因此，此时所述第一沟槽5内形成导电通道，所述导电通道形成一并联双向的第一并联支路。当电流从所述第三外延层4流入时，由于所述第一沟槽5两侧的所述第一外延层2、所述第二外延层3以及所述第三外延层4对称，因此，电流分别在所述第一沟槽5两侧分别形成对称的第二并联支路和第三并联支路。以所述第二并联支路为例，所述第三外延层4与所述第二外延层3形成一反偏的PN结，从而形成一反向的第三二极管b1；所述第二外延层3与所述第一外延层2形成一正偏的PN结，从而形成一正向的第四二极管b2，由于所述第一外延层2与所述衬底1的导电类型相同，因此所述第一外延层2与所述衬底1之间不形成PN结。因此，所述第二并联支路形成具有相反方向的两个二极管的等效并联支路。由于所述第三并联支路与所述第二并联支路对称且结构大致相同，在此对所述第三并联支路形成的一反向的第五二极管c1和一正向的第六二极管c2不再进行赘述，可将所述第二并联支路中的结构作为所述第三并联支路的参考。
以上结合附图详细说明了本发明实施例的技术方案，本发明实施例在传统功率器件保护芯片的基础上进行改进提出了一种通过工艺改进形成的一种二次外延双向低电容功率器件保护芯片，通过在二次外延的所述衬底1、所述第一外延层2、所述第二外延层3以及所述第三外延层4上形成所述第一沟槽5，并在所述第一沟槽5内形成具有等效并联电路的导电通道，不仅降低了寄生电容，而且相对于传统功率器件保护芯片的制造工艺来说，这大大降低了工艺难度，从而减小了器件制造成本，有利于推广和普及。另外，还在所述第一沟槽5的侧壁形成所述第一介质层8，并在所述第一介质层8和所述第一注入区9的上表面形成所述第二介质层11，起到了有效隔离和绝缘的作用，降低所述功率器件保护芯片的漏电流。改进后的功率器件保护芯片的保护特性和可靠性都得到了提升。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (10)

1.一种功率器件保护芯片，其特征在于，包括：
第一导电类型的衬底；
第一导电类型的第一外延层，生长于所述衬底上表面；
第二导电类型的第二外延层，形成于所述第一外延层上表面；
第一导电类型的第三外延层，形成于所述第二外延层上表面；
第一沟槽，贯穿所述第三外延层和所述第二外延层并延伸至所述第一外延层；
第一导电类型的第四外延层，形成于所述第一沟槽内；
第一介质层，形成于所述第一沟槽侧壁；
第二导电类型的第一注入区，形成于所述第四外延层内；
第一导电类型的第二注入区，形成于所述第一注入区内；
第二介质层，形成于所述第三外延层的上表面，并分别覆盖所述第一介质层和所述第一注入区的上表面；
第一电极，形成于所述第三外延层的上表面，并覆盖所述第二介质层；
第二电极，形成于所述衬底的下表面并与所述衬底连接。
2.根据权利要求1所述的功率器件保护芯片，其特征在于，所述衬底的掺杂浓度高于所述第一外延层的掺杂浓度，所述衬底的掺杂浓度高于所述第二注入区的掺杂浓度，所述第二注入区的掺杂浓度高于所述第一外延层的掺杂浓度。
3.根据权利要求2所述的功率器件保护芯片，其特征在于，所述第一外延层的掺杂浓度与所述第三外延层的掺杂浓度大致相同，所述第三外延层的掺杂浓度与所述第四外延层的掺杂浓度大致相同。
4.根据权利要求3所述的功率器件保护芯片，其特征在于，所述第一注入区的掺杂浓度高于所述第二外延层的掺杂浓度。
5.根据权利要求1所述的功率器件保护芯片，其特征在于，将所述第一外延层、所述第二外延层、所述第三外延层以及所述第一介质层相对于所述第一沟槽对称设置，将所述第二介质层相对于所述第二注入区对称设置。
6.一种功率器件保护芯片的制作方法，其包括：
提供第一导电类型的衬底；
在所述衬底上表面生长第一导电类型的第一外延层；
在所述第一外延层上表面形成第二导电类型的第二外延层；
在所述第二外延层上表面形成第一导电类型的第三外延层；
形成贯穿所述第三外延层和所述第二外延层并延伸至所述第一外延层的第一沟槽；
在所述第一沟槽内形成第一导电类型的第四外延层；
在所述第一沟槽的侧壁形成第一介质层；
在所述第四外延层内形成第二导电类型的第一注入区；
在所述第一注入区内形成第一导电类型的第二注入区；
在所述第三外延层的上表面形成第二介质层，所述第二介质层分别覆盖所述第一介质层和所述第一注入区的上表面；
在所述第三外延层和所述第二注入区的上表面形成第一电极，所述第一电极覆盖所述第二介质层；
在所述衬底的下表面形成与所述衬底连接的第二电极。
7.根据权利要求6所述的一种功率器件保护芯片的制作方法，其特征在于，所述衬底的掺杂浓度高于所述第一外延层的掺杂浓度，所述衬底的掺杂浓度高于所述第二注入区的掺杂浓度，所述第二注入区的掺杂浓度高于所述第一外延层的掺杂浓度。
8.根据权利要求7所述的一种功率器件保护芯片的制作方法，其特征在于，所述第一外延层的掺杂浓度与所述第三外延层的掺杂浓度大致相同，所述第三外延层的掺杂浓度与所述第四外延层的掺杂浓度大致相同。
9.根据权利要求8所述的一种功率器件保护芯片的制作方法，其特征在于，所述第一注入区的掺杂浓度高于所述第二外延层的掺杂浓度。
10.根据权利要求6所述的一种功率器件保护芯片的制作方法，其特征在于，将所述第一外延层、所述第二外延层、所述第三外延层以及所述第一介质层相对于所述第一沟槽对称设置，将所述第二介质层相对于所述第二注入区对称设置。
CN201811024183.5A 2018-09-04 2018-09-04 一种功率器件保护芯片及其制作方法 Withdrawn CN109273521A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811024183.5A CN109273521A (zh) 2018-09-04 2018-09-04 一种功率器件保护芯片及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811024183.5A CN109273521A (zh) 2018-09-04 2018-09-04 一种功率器件保护芯片及其制作方法

Publications (1)

Publication Number Publication Date
CN109273521A true CN109273521A (zh) 2019-01-25

Family

ID=65188067

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811024183.5A Withdrawn CN109273521A (zh) 2018-09-04 2018-09-04 一种功率器件保护芯片及其制作方法

Country Status (1)

Country Link
CN (1) CN109273521A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111584480A (zh) * 2020-04-17 2020-08-25 深圳方正微电子有限公司 半导体器件及其制造方法
CN113690231A (zh) * 2021-08-20 2021-11-23 安芯半导体技术(深圳)有限公司 一种浪涌防护芯片及其制备方法
CN116632003A (zh) * 2023-07-25 2023-08-22 深圳市槟城电子股份有限公司 Esd保护器件的制备方法及esd保护器件

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111584480A (zh) * 2020-04-17 2020-08-25 深圳方正微电子有限公司 半导体器件及其制造方法
CN111584480B (zh) * 2020-04-17 2023-10-31 深圳方正微电子有限公司 半导体器件及其制造方法
CN113690231A (zh) * 2021-08-20 2021-11-23 安芯半导体技术(深圳)有限公司 一种浪涌防护芯片及其制备方法
CN116632003A (zh) * 2023-07-25 2023-08-22 深圳市槟城电子股份有限公司 Esd保护器件的制备方法及esd保护器件
CN116632003B (zh) * 2023-07-25 2023-12-15 深圳市槟城电子股份有限公司 Esd保护器件的制备方法及esd保护器件

Similar Documents

Publication Publication Date Title
US9837516B2 (en) Bi-directional punch-through semiconductor device and manufacturing method thereof
CN101847663B (zh) 一种瞬间电压抑制器及形成瞬间电压抑制器的方法
US10483257B2 (en) Low voltage NPN with low trigger voltage and high snap back voltage for ESD protection
CN109037206A (zh) 一种功率器件保护芯片及其制作方法
CN109273521A (zh) 一种功率器件保护芯片及其制作方法
CN109786471A (zh) 一种瞬态电压抑制器及其制作方法
EP2827373B1 (en) Protection device and related fabrication methods
CN109119479A (zh) 一种功率器件及其制作方法
CN110518063A (zh) 集成esd保护的沟槽mosfet及制造方法
CN109103179B (zh) 一种功率器件保护芯片及其制作方法
CN109037204A (zh) 一种功率器件及其制作方法
CN109065634B (zh) 一种电流保护芯片及其制作方法
US9831327B2 (en) Electrostatic discharge protection devices and methods of forming the same
CN109309008A (zh) 一种功率器件及其制作方法
CN108987389B (zh) 一种电流保护芯片及其制作方法
CN210443555U (zh) 一种集成高密度静电防护芯片
CN109768076A (zh) 一种双向瞬态电压抑制器及其制作方法
CN109192724B (zh) 半导体器件及其制造方法
CN109148442B (zh) 一种电压抑制器及其制备方法
CN109273439A (zh) 一种功率器件保护芯片及其制作方法
CN108922925B (zh) 一种功率器件保护芯片及其制作方法
CN108987461B (zh) 一种瞬间电压抑制器及其制作方法
CN109360822B (zh) 一种瞬态电压抑制器及其制作方法
CN109360854A (zh) 一种功率器件终端结构及其制作方法
CN108987486A (zh) 一种功率二极管及其制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WW01 Invention patent application withdrawn after publication
WW01 Invention patent application withdrawn after publication

Application publication date: 20190125