KR20190027119A - 래터럴 타입 쇼클리 다이오드 구조를 이용한 양방향 로우 클램핑 과도 전압 억제 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 커패시턴스를 감소시키고 최대 허용 서지전류(Ipp)를 향상시키며 제한 전압(Clamping Voltage)을 낮출 수 있는 과도 전압 억제 소자 및 그 제조 방법에 관한 것이다.
일례로, 제 1 도전형의 서브스트레이트; 상기 서브스트레이트의 상부에 형성된 제 2 도전형의 에피텍셜층; 상기 에피텍셜층의 상부에 형성된 제 1 도전형 웰 영역 및 제 2 도전형 웰 영역; 상기 제 1 도전형 웰 영역 및 제 2 도전형 웰 영역의 외측에 형성되며, 상기 에피텍셜층의 상면에서부터 서브스트레이트의 상부까지 관통하여 형성된 다수의 하부 격리층; 상기 제 1 도전형 웰 영역에 형성된 제 2 도전형 영역; 상기 제 2 도전형 웰 영역에 형성된 제 1 도전형 영역; 및 상기 제 1 도전형 영역과 제 2 도전형 영역의 표면에 형성된 전극을 포함하는 과도 전압 억제 소자를 개시한다.
일례로, 제 1 도전형의 서브스트레이트; 상기 서브스트레이트의 상부에 형성된 제 2 도전형의 에피텍셜층; 상기 에피텍셜층의 상부에 형성된 제 1 도전형 웰 영역 및 제 2 도전형 웰 영역; 상기 제 1 도전형 웰 영역 및 제 2 도전형 웰 영역의 외측에 형성되며, 상기 에피텍셜층의 상면에서부터 서브스트레이트의 상부까지 관통하여 형성된 다수의 하부 격리층; 상기 제 1 도전형 웰 영역에 형성된 제 2 도전형 영역; 상기 제 2 도전형 웰 영역에 형성된 제 1 도전형 영역; 및 상기 제 1 도전형 영역과 제 2 도전형 영역의 표면에 형성된 전극을 포함하는 과도 전압 억제 소자를 개시한다.
Description
본 발명은 과도 전압 억제 소자 및 그 제조 방법에 관한 것이다.
도 1을 참조하면, 종래의 과도 전압 억제 소자의 동작 원리 및 회로도가 도시되어 있다.
도 1 에 도시된 바와 같이 전원(VG)과 부하(RLOAD) 사이에 과도 전압 억제 소자(TVS)(예를 들면, 바리스터, 타이리스터, 다이오드(정류/제너))가 병렬로 연결되어 있고, 그 과도 전압 억제 소자의 일측은 접지(GND)에 연결되어 있다.
이와 같은 구성에 의해, 부하(RLOAD)에서 요구되는 전압 이상의 과도 전압이 입력될 경우, 이 과도 전압에 의한 과도 전류(ITV)는 과도 전압 억제 소자(TVS)를 통하여 접지(GND)쪽으로 흐르고, 클램핑되어 안정화된 저전압만이 부하(RLOAD)에 인가됨으로써, 그 부하(RLOAD)가 과도 전압으로부터 안전하게 보호된다.
본 발명은 커패시턴스를 감소시키고 최대 허용 서지전류(Ipp)를 향상시키며 제한 전압(Clamping Voltage)을 낮출 수 있는 과도 전압 억제 소자 및 그 제조 방법을 제공한다.
본 발명에 의한 과도 전압 억제 소자는 제 1 도전형의 서브스트레이트; 상기 서브스트레이트의 상부에 형성된 제 2 도전형의 에피텍셜층; 상기 에피텍셜층의 상부에 형성된 제 1 도전형 웰 영역 및 제 2 도전형 웰 영역; 상기 제 1 도전형 웰 영역 및 제 2 도전형 웰 영역의 외측에 형성되며, 상기 에피텍셜층의 상면에서부터 서브스트레이트의 상부까지 관통하여 형성된 다수의 하부 격리층; 상기 제 1 도전형 웰 영역에 형성된 제 2 도전형 영역; 상기 제 2 도전형 웰 영역에 형성된 제 1 도전형 영역; 및 상기 제 1 도전형 영역과 제 2 도전형 영역의 표면에 형성된 전극을 포함한다.
상기 제 1 도전형 영역, 제 2 도전형 웰 영역, 제 1 도전형 웰 영역 및 제 2 도전형 웰 영역은 쇼클리 다이오드 구조를 형성할 수 있다.
상기 하부 격리층은 상기 제 1 도전형 웰 영역 및 제 2 도전형 웰 영역의 외측에 형성되며 한 쌍으로 이루어진 제 1 하부 격리층; 상기 제 1 하부 격리층의 외측에 형성되며 한 쌍으로 이루어진 제 2 하부 격리층; 및 상기 제 2 하부 격리층의 외측에 형성되며 한 쌍으로 이루어진 제 3 하부 격리층;을 포함할 수 있다.
상기 제 1 하부 격리층과 제 2 하부 격리층 사이의 상기 에피텍셜층에는 제 1 도전형 영역과 제 2 도전형 영역이 더 형성되어 다이오드 구조를 이룰 수 있다.
상기 제 1 하부 격리층과 제 2 하부 격리층 사이에는 상기 에피텍셜층의 상부를 관통하며 상기 제 1 도전형 영역과 제 2 도전형 영역을 격리시키는 상부 격리층이 더 형성될 수 있다.
상기 전극은 상기 제 1 하부 격리층의 내측에 위치한 제 1 도전형 영역과 상기 제 1 하부 격리층과 제 2 하부 격리층 사이에 위치한 제 2 도전형 영역을 연결할 수 있다.
상기 전극은 상기 제 1 하부 격리층의 내측에 위치한 제 2 도전형 영역과 상기 제 1 하부 격리층과 제 2 하부 격리층 사이에 위치한 제 1 도전형 영역을 연결할 수 있다.
상기 제 1 도전형 웰 영역과 제 2 도전형 웰 영역 사이에는 고농도의 제 1 도전형 웰 영역과 고농도의 제 2 도전형 웰 영역이 더 형성될 수 있다.
상기 에피텍셜층의 상부로부터 형성되어, 상기 제 1 도전형 영역 및 제 2 도전형 영역의 일부를 노출시키는 절연막을 더 포함할 수 있다.
본 발명에 따른 과도 전압 억제 소자의 제조 방법은 제 1 도전형의 서브스트레이트를 준비하는 단계; 상기 서브스트레이트에 제 2 도전형의 에피텍셜층을 형성하는 단계; 상기 에피텍셜층의 상부에 제 1 도전형 웰 영역과 제 2 도전형 웰 영역을 형성하는 단계; 상기 제 1 도전형 웰 영역과 제 2 도전형 웰 영역의 외측에 위치하며, 상기 에피텍셜층의 상면에서부터 서브스트레이트의 상부까지 관통하는 다수의 하부 격리층을 형성하는 단계; 상기 제 1 도전형 웰 영역에 제 2 도전형 영역을 형성하는 단계; 상기 제 2 도전형 웰 영역에 제 1 도전형 영역을 형성하는 단계; 및 상기 제 1 도전형 영역과 제 2 도전형 영역의 표면에 전극을 형성하는 단계를 포함한다.
상기 하부 격리층은 상기 제 1 도전형 웰 영역 및 제 2 도전형 웰 영역의 외측에 형성되며 한 쌍으로 이루어진 제 1 하부 격리층; 상기 제 1 하부 격리층의 외측에 형성되며 한 쌍으로 이루어진 제 2 하부 격리층; 및 상기 제 2 하부 격리층의 외측에 형성되며 한 쌍으로 이루어진 제 3 하부 격리층;을 포함할 수 있다.
상기 제 1 하부 격리층과 제 2 하부 격리층 사이의 상기 에피텍셜층에 제 1 도전형 영역과 제 2 도전형 영역을 더 형성할 수 있다.
상기 제 1 하부 격리층과 제 2 하부 격리층 사이에 형성된 상기 제 1 도전형 영역과 제 2 도전형 영역을 격리시키도록, 상기 에피텍셜층의 상부를 관통하는 상부 격리층을 형성할 수 있다.
상기 전극은 상기 제 1 하부 격리층의 내측에 위치한 제 1 도전형 영역과 상기 제 1 하부 격리층과 제 2 하부 격리층 사이에 위치한 제 2 도전형 영역을 연결할 수 있다.
상기 전극은 상기 제 1 하부 격리층의 내측에 위치한 제 2 도전형 영역과 상기 제 1 하부 격리층과 제 2 하부 격리층 사이에 위치한 제 1 도전형 영역을 연결할 수 있다.
상기 제 1 도전형 웰 영역과 제 2 도전형 웰 영역 사이에 고농도의 제 1 도전형 웰 영역과 고농도의 제 2 도전형 웰 영역을 더 형성할 수 있다.
본 발명의 일 실시예에 따른 과도 전압 억제 소자 및 그 제조 방법은 PNPN 구조의 쇼클리 다이오드를 래터럴 형태로 형성하고, 이러한 구조에 PN 순방향 다이오드를 직렬로 연결함에 있어, 하부 격리층의 내측에 제 1 도전형 웰 영역과 제 2 도전형 웰 영역을 형성하고, 상기 제 1 도전형 웰 영역에 제 2 도전형 영역을 형성하며, 제 2 도전형 웰 영역에 제 1 도전형 영역을 형성함으로써, 커패시턴스(Capacitance)를 감소시키고 최대 허용 서지전류(Ipp)를 향상시키며 제한 전압(Clamping Voltage)을 낮출 수 있다.
도 1은 일반적인 과도 전압 억제 소자의 동작 원리를 도시한 회로도이다.
도 2는 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법을 나타낸 순서도이다.
도 3a 내지 도 3i는 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법을 순차적으로 도시한 단면도이다.
도 4는 본 발명의 실시예에 따른 과도 전압 억제 소자의 구조에 대해 등가 회로를 함께 표시한 것이다.
도 5는 본 발명의 실시예에 따른 과도 전압 억제 소자의 등가 회로도이다.
도 2는 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법을 나타낸 순서도이다.
도 3a 내지 도 3i는 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법을 순차적으로 도시한 단면도이다.
도 4는 본 발명의 실시예에 따른 과도 전압 억제 소자의 구조에 대해 등가 회로를 함께 표시한 것이다.
도 5는 본 발명의 실시예에 따른 과도 전압 억제 소자의 등가 회로도이다.
본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
이하에서는 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법에 대하여 설명하도록 한다.
도 2는 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법을 나타낸 순서도이다. 도 3a 내지 도 3i는 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법을 순차적으로 도시한 단면도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 과도 전압 억제 소자의 제조 방법은 서브스트레이트 준비 단계(S1), 에피텍셜층 형성 단계(S2), 제 1 도전형 웰 영역 형성 단계(S3), 제 2 도전형 웰 영역 형성 단계(S4), 트렌치 아이솔레이션 형성 단계(S5), 제 1 도전형 영역 형성 단계(S6), 제 2 도전형 영역 형성 단계(S7), 절연막(컨택) 형성 단계(S8) 및 전극 형성 단계(S9)를 포함한다. 이하에서는 도 2의 각 단계들에 대해 도 3a 내지 도 3i를 참조하여 설명하기로 한다.
도 3a에 도시된 바와 같이, 상기 서브스트레이트 준비 단계(S1)에서는 제 1 도전형의 서브스트레이트(110)를 준비한다. 상기 서브스트레이트(110)는 상면 및 하면을 포함하는 판상의 형태로 이루어진다. 상기 서브스트레이트(110)는, 일례로, 진성 반도체에 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B)등의 불순물이 고농도로 주입되어 형성된 P+형 반도체 기판일 수 있다. 한편, 제 1 도전형의 서브스트레이트(110)는 진성 반도체에 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb)등의 불순물이 고농도로 주입된 N형일 수도 있다. 다만, 본 발명에서는 상기 서브스트레이트(110)가 P형으로 이루어지는 것으로 설명하도록 한다.
도 3b에 도시된 바와 같이, 상기 에피텍셜층 형성 단계(S2)에서, 상기 서브스트레이트(110)의 상면에 에피텍셜층(120)이 형성된다. 일례로, 600~2000℃의 고온에서 서브스트레이트(110)의 상면에 SiH4등의 가스와 5가 원소인 비소(As), 인(P) 또는 안티몬(Sb) 등이 포함된 가스를 저농도로 함께 흘려줌으로써, 상기 서브스트레이트(110)의 표면에 N형의 에피텍셜층(120)이 증착되도록 할 수 있다.
도 3c에 도시된 바와 같이, 상기 제 1 도전형 웰 영역 형성 단계(S3)에서, 에피텍셜층(120)의 내부에 제 1 도전형 웰 영역(130)이 형성된다. 상기 제 1 도전형 웰 영역(130)은 에피텍셜층(120)의 상면으로부터 내부를 향하여 일정 깊이로 형성된다. 상기 제 1 도전형 웰 영역(130)은 PNPN 구조의 쇼클리 다이오드(Shockley Diode)에서 P형 영역을 포함할 수 있다.
이러한 제 1 도전형 웰 영역(130)은 에피텍셜층(120)의 상면에 1차로 규소 산화막, 질소 산화막 등의 절연막(미도시)을 제 1 도전형 웰 영역(130)이 형성될 이외의 영역에 형성한 후, 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B)등의 불순물을 직접 이온주입 하거나 또는 열확산 공정을 이용하여 P형을 갖도록 형성할 수 있다.
또한, 상기 제 1 도전형의 웰 영역(130)의 외측에는 저농도의 제 1 도전형 웰 영역(131)이 형성되고, 내측에는 고농도의 제 1 도전형 웰 영역(132)이 더 형성될 수 있다. 상기 제 1 도전형의 웰 영역(130)의 외측에 위치한 저농도의 제 1 도전형 웰 영역(131)은 P-형으로 이루어질 수 있으며, 한 쌍으로 존재할 수 있다. 이러한 저농도의 제 1 도전형 웰 영역(131)은 본 발명의 실시예에 따른 과도 전압 억제 소자에서 MOSFET 캐패시턴스를 낮추는 역할을 한다. 또한, 상기 제 1 도전형의 웰 영역(130)의 내측에 위치한 고농도의 제 1 도전형 웰 영역(132)은 P+형으로 이루어질 수 있다. 이러한 고농도의 제 1 도전형의 웰 영역(132)은 후술되는 고농도의 제 2 도전형의 웰 영역(141)과 함께 본 발명의 실시예에 따른 과도 전압 억제 소자에서 Forward Breakdown Voltage를 낮추는 역할을 한다. 상기 제 1 도전형 웰 영역 형성 단계(S3)에서는 저농도 제 1 도전형 웰 영역(131), 제 1 도전형 웰 영역(130), 고농도 제 1 도전형 웰 영역(132)의 순으로 형성될 수 있다. 다시 말해, 저농도에서 고농도 순으로 또는 에피텍셜층(120)의 외측에서 내측으로 제 1 도전형 웰 영역들이 형성될 수 있다.
한편, 서브스트레이트(110)의 하면에는 하면 절연막이 형성될 수 있다. 상기 하면 절연막은 규소 산화막, 질소 산화막, 언도프트 폴리 실리콘(undoped poly silicon), PSG(Phospho-Silicate-Glass), BPSG(Boro-Phosphor-Silicate-Glass) 또는 이들의 등가물 중 선택된 어느 하나로 형성될 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다. 하면 절연막은 제 1 도전형 서브스트레이트(110)의 오토도핑을 방지한다.
도 3d에 도시된 바와 같이, 상기 제 2 도전형 웰 영역 형성 단계(S4)에서, 에피텍셜층(120)의 내부에 제 2 도전형 웰 영역(140)이 형성된다. 상기 제 2 도전형 웰 영역(140)은 상기 제 1 도전형 웰 영역(130)과 이격되게 위치하며, 에피텍셜층(120)의 상면으로부터 내부를 향하여 일정 깊이로 형성된다. 구체적으로 상기 제 2 도전형 웰 영역(140)은 저농도의 제 1 도전형 웰 영역(131)과 고농도의 제 1 도전형 웰 영역(132) 사이에 위치한다. 다시 말해, 고농도의 제 1 도전형 웰 영역(132)을 기준으로 일측에는 제 1 도전형 웰 영역(130)이 위치하고, 타측에는 제 2 도전형 웰 영역(140)이 위치한다. 상기 제 2 도전형 웰 영역(140)은 PNPN 구조의 쇼클리 다이오드(Shockley Diode)에서 N형 영역을 포함할 수 있다.
이러한 제 2 도전형 웰 영역(140)은 에피텍셜층(120)의 상면에 1차로 규소 산화막, 질소 산화막 등의 절연막(미도시)을 제 2 도전형 웰 영역(140)이 형성될 이외의 영역에 형성한 후, 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb)등의 불순물을 직접 이온주입 하거나 또는 열확산 공정을 이용하여 N형을 갖도록 형성할 수 있다.
또한, 상기 제 2 도전형 웰 영역(140)의 내측에는 고농도의 제 2 도전형 웰 영역(141)이 더 형성될 수 있다. 상기 제 2 도전형의 웰 영역(140)의 내측에 위치한 고농도의 제 2 도전형 웰 영역(141)은 N+형으로 이루어질 수 있다. 이러한 고농도의 제 2 도전형의 웰 영역(141)은 상기 고농도의 제 1 도전형의 웰 영역(132)과 함께 본 발명의 실시예에 따른 과도 전압 억제 소자에서 Forward Breakdown Voltage를 낮추는 역할을 한다. 예를 들어, 고농도의 제 1 도전형 웰 영역(132)과 고농도의 제 2 도전형 웰 영역(141)은 Forward Breakdown Voltage를 3~8V로 낮출 수 있다. 상기 제 2 도전형 웰 영역 형성 단계(S4)에서는 제 2 도전형 웰 영역(140)을 형성한 뒤 상대적으로 농도가 높은 고농도의 제2도전형 웰 영역(141)을 형성할 수 있다.
도 3e에 도시된 바와 같이, 상기 격리층 형성 단계(S5)에서, 상기 에피텍셜층(120)의 상면으로부터 트렌치가 형성되고, 이러한 트렌치에 절연막이 채워짐으로써, 격리층(150,160)이 구현될 수 있다. 상기 격리층(150,160)은 상기 에피텍셜층(120)의 상면으로부터 서브스트레이트(110)의 상부까지 형성된 하부 격리층(150)과 상기 에피텍셜층(120)의 상부에 형성된 상부 격리층(160)을 포함한다. 상기 하부 격리층(150)은 중앙에서부터 외측을 향하여 각각 제 1 하부 격리층(151), 제 2 하부 격리층(152) 및 제 3 하부 격리층(153)이 한 쌍으로 구비될 수 있다.
상기 제 1 하부 격리층(151)은 가장 내층에 위치하며, 제 1 하부 격리층(151)의 내측에는 제 1 도전형 웰 영역(130)과 제 2 도전형 웰 영역(140)이 위치한다. 상기 제 1 하부 격리층(151)은 에피텍셜층(120)을 관통하여 서브스트레이트(110)에까지 이르도록 형성되어, 본 발명의 실시예에 따른 과도 전압 억제 소자에서 PNPN 구조의 쇼클리 다이오드가 다른 구조들과 독립되도록 할 수 있다.
상기 제 2 하부 격리층(152)은 상기 제 1 하부 격리층(151)의 외측에 형성되며, 에피텍셜층(120)을 관통하여 서브스트레이트(110)에까지 이르도록 형성된다. 이에 따라, 상기 제 2 하부 격리층(152)은 상기 에피텍셜층(120)에 형성되는 하기할 제 1 도전형 영역(172)과 제 2 도전형 영역(182)에 의한 다이오드 구조가 독립되도록 할 수 있다.
상기 제 3 하부 격리층(153)은 상기 제 2 하부 격리층(152)의 외측에 형성되며, 에피텍셜층(120)을 관통하여 서브스트레이트(110)에까지 이르도록 형성된다. 이에 따라, 상기 제 3 하부 격리층(153)은 저농도의 제 1 도전형 웰 영역(131)을 다른 구조로부터 독립되도록 할 수 있다.
상기 상부 격리층(160)은 상기 제 1 하부 격리층(151)과 제 2 하부 격리층(152) 사이에 위치한다. 구체적으로, 상기 상부 격리층(160)은 1 상부 격리층(161)과 제 2 상부 격리층(162)이 한 쌍으로 구비될 수 있다.
상기 제 1 상부 격리층(161)과 제 2 상부 격리층(161)은 상기 에피텍셜층(120)의 상부에 형성된다. 또한, 상기 제 1 상부 격리층(161)과 제 2 상부 격리층(162) 사이에는 후술할 제 1 도전형 영역(172)이 형성되어, 제 1 도전형 영역(172)을 제 2 도전형 영역(182)으로부터 격리되도록 할 수 있다.
이어서, 도 3f에 도시된 바와 같이, 상기 제 1 도전형 영역 형성 단계(S6)에서는 상기 한 쌍의 제 1 하부 격리층(151) 사이의 제 2 도전형 웰 영역(140)과 상기 제 1 상부 격리층(161)과 제 2 상부 격리층(162) 사이의 에피텍셜층(120)에 대해 각각 P+형의 제 1 도전형 영역(171,172)이 형성된다. 상기 제 2 도전형 웰 영역(140)에 형성된 제 1 도전형 영역(171)은 쇼클리 다이오드의 구조에서 P층을 형성할 수 있다. 또한, 상기 제 1 도전형 영역(171)은 상기 제 2 도전형 웰 영역(140)의 상부 일부에만 형성된다. 더불어, 상기 제 1 상부 격리층(161)과 제 2 상부 격리층(162) 사이에 형성된 제 1 도전형 영역(172)은 쇼클리 다이오드의 구조의 전후단에 각각 위치하는 순방향의 다이오드 구조의 일부를 구성하게 된다.
또한, 도 3g에 도시된 바와 같이, 상기 제 2 도전형 영역 형성 단계(S7)에서는 상기 한 쌍의 제 1 하부 격리층(151) 사이의 제 1 도전형 웰 영역(130)과 상기 제 1 하부 격리층(151)과 제 2 하부 격리층(152) 사이의 에피텍셜층(120)에 대해 각각 N+형의 제 2 도전형 영역(181,182)이 형성된다.
상기 제 1 도전형 웰 영역(130)에 형성된 제 2 도전형 영역(181)은 쇼클리 다이오드의 구조에서 N층을 형성할 수 있다. 또한, 상기 제 2 도전형 영역(181)은 상기 제 1 도전형 웰 영역(130)의 상부 일부에만 형성된다. 더불어, 상기 상기 제 1 하부 격리층(151)과 제 2 하부 격리층(152) 사이에 형성된 제 2 도전형 영역(182)은 쇼클리 다이오드의 구조의 전후단에 각각 위치하는 순방향의 다이오드 구조의 일부를 구성하게 된다.
이와 같이, 한 쌍의 제 1 하부 격리층(151) 사이에 위치한 제 1 도전형 영역(171), 제 2 도전형 웰 영역(140), 제 1 도전형 웰 영역(130) 및 제 2 도전형 영역(181)은 순차적으로 PNPN 구조를 형성할 수 있다. 또한, 이러한 PNPN 구조는 에피텍셜층(120)의 표면을 따라 형성되므로, 래터럴 타입(Lateral Type)의 쇼클리 다이오드(Shockley Diode)의 구조를 형성할 수 있다.
다음으로, 도 3h에 도시된 바와 같이, 상기 절연막(컨택) 형성 단계(S8)에서 상기 구조의 상면에 대해 절연막(190)을 형성하고, 각 절연막(190)에 비아를 형성하여 각 다이오드 또는 쇼클리 다이오드 구조에 컨택이 형성될 수 있다. 이러한 절연막(190)은 규소 산화막, 질소 산화막, 언도프트 폴리 실리콘(undoped poly silicon), PSG(Phospho-Silicate-Glass), BPSG(Boro-Phosphor-Silicate-Glass) 또는 이들의 등가물 중 선택된 어느 하나로 형성될 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다.
또한, 도 3i에 도시된 바와 같이, 상기 전극 형성 단계(S9)에서 상기 절연막(190)을 통해 노출된 제 1 도전형 영역(171,172) 및 제 2 도전형 영역(181,182)의 상면에 전극(200)이 형성된다. 상기 전극(200)은 제 1 하부 격리층(151) 내부에 형성된 제 1 도전형 영역(171)과 제 1 하부 격리층(151)과 제 2 하부 격리층(152) 사이에 형성된 제 2 도전형 영역(182)을 연결한다. 또한, 상기 전극(200)은 제 1 하부 격리층(151) 내부에 형성된 제 2 도전형 영역(181)과 제 1 하부 격리층(151)과 제 2 하부 격리층(152) 사이에 형성된 제 1 도전형 영역(172)을 연결한다. 더불어, 상기 전극(200)은 제 1 하부 격리층(151)과 제 2 하부 격리층(152) 사이에 형성된 제 1 도전형 영역(182) 또는 제 2 도전형 영역(182)과 연결되고 제 3 하부 격리층(152)의 상부로 연장되게 형성될 수 있으며, 이러한 전극(200)에는 도전성 와이어, 도전성 클립 또는 리드프레임 등이 연결될 수 있다.
상기 전극(200)은 몰리브덴(Mo), 알루미늄(Al), 니켈(Ni) 및 금(Au) 또는 그 등가물 중 선택된 어느 하나를 순차 스퍼터링 또는 순차 도금하여 형성할 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다.
상기와 같이 하여, 도면의 좌우측 영역에 형성된 순방향 다이오드의 사이에 래터럴 타입의 쇼클리 다이오드의 구조가 형성될 수 있다. 특히, 한 쌍의 제 1 하부 격리층(151) 사이에 위치한 제 1 도전형 영역(171), 제 2 도전형 웰 영역(140), 제 1 도전형 웰 영역(130) 및 제 2 도전형 영역(181)은 순차적으로 PNPN 구조를 형성할 수 있으며, 이러한 PNPN 구조는 에피텍셜층(120)의 표면을 따라 형성되므로, 래터럴 타입의 쇼클리 다이오드의 구조를 형성할 수 있다. 또한, 쇼클리 다이오드 구조는 좌우측의 순방향 다이오드와 함께 직렬로 연결될 수 있다. 따라서, 낮은 캐패시턴스를 갖는 양방향성의 과도 전압 억제 소자(TVS) 구조를 형성할 수 있다. 또한, 기존에 비해 낮은 클램핑 전압 및 용량(Vc)과 높은 피크 펄스 전류(Ipp)를 갖는 과도 전압 억제 소자를 형성할 수 있다.
이하에서는 본 발명의 실시예에 따른 과도 전압 억제 소자의 회로 구성을 보다 상세히 설명하도록 한다.
도 4는 본 발명의 실시예에 따른 과도 전압 억제 소자의 구조에 대해 등가 회로를 함께 표시한 것이다. 도 5는 본 발명의 실시예에 따른 과도 전압 억제 소자의 등가 회로도이다.
도 4 및 도 5를 참조하면, 본 발명의 실시예에 따른 과도 전압 억제 소자는 제 1 도전형 영역(171), 제 2 도전형 웰 영역(140), 제 1 도전형 웰 영역(130) 및 제 2 도전형 영역(181)으로 구성된 PNPN 구조의 쇼클리 다이오드(Shockley Diode 또는 DIAC)가 전단의 순방향 다이오드(PN Recti) 및 후단의 순방향 다이오드(PN Recti)와 직렬로 연결된 구조를 가질 수 있다.
한편, 본 발명에 따른 과도 전압 억제 소자는 평면에서 보았을 때, 상술한 단면 구조가 서로 마주보며 역방향으로 형성되어 각각 전기적으로 연결된 구조를 갖는다.
따라서, 도 5에 도시된 바와 같이, 과도 전압 억제 소자는 전체적으로 직렬로 연결된 순방향 다이오드 들에 각각 병렬로 역방향 다이오드들이 연결된 구조를 하게 되며, 이에 따라 본 발명에 따른 과도 전압 억제 소자는 양방향으로 동작하게 된다.
이와 같이 하여, 본 발명의 실시예에 따른 과도 전압 억제 소자는 낮은 캐패시턴스를 갖는 양방향성의 과도 전압 억제 소자(TVS) 구조를 형성할 수 있고, 기존에 비해 낮은 제한 전압 (Clamping Voltage) 과 낮은 캐패시턴스(Vc), 그리고 최대 허용 서지전류(Ipp)를 향상시킬 수 있는 과도 전압 억제 소자를 형성할 수 있다.
이상에서 설명한 것은 본 발명에 의한 과도 전압 억제 소자 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
110: 서브스트레이트
120: 에피텍셜층
130: 제 1 도전형 웰 영역 140: 제 2 도전형 웰 영역
150: 하부 격리층 160: 상부 격리층
171,172: 제 1 도전형 영역 181,182: 제 2 도전형 영역
190: 절연막 200: 전극
130: 제 1 도전형 웰 영역 140: 제 2 도전형 웰 영역
150: 하부 격리층 160: 상부 격리층
171,172: 제 1 도전형 영역 181,182: 제 2 도전형 영역
190: 절연막 200: 전극
Claims (16)
- 제 1 도전형의 서브스트레이트;
상기 서브스트레이트의 상부에 형성된 제 2 도전형의 에피텍셜층;
상기 에피텍셜층의 상부에 형성된 제 1 도전형 웰 영역 및 제 2 도전형 웰 영역;
상기 제 1 도전형 웰 영역 및 제 2 도전형 웰 영역의 외측에 형성되며, 상기 에피텍셜층의 상면에서부터 서브스트레이트의 상부까지 관통하여 형성된 다수의 하부 격리층;
상기 제 1 도전형 웰 영역에 형성된 제 2 도전형 영역;
상기 제 2 도전형 웰 영역에 형성된 제 1 도전형 영역; 및
상기 제 1 도전형 영역과 제 2 도전형 영역의 표면에 형성된 전극을 포함하는 것을 특징으로 하는 과도 전압 억제 소자. - 제 1 항에 있어서,
상기 제 1 도전형 영역, 제 2 도전형 웰 영역, 제 1 도전형 웰 영역 및 제 2 도전형 웰 영역은 쇼클리 다이오드 구조를 형성하는 것을 특징으로 하는 과도 전압 억제 소자. - 제 1 항에 있어서,
상기 하부 격리층은
상기 제 1 도전형 웰 영역 및 제 2 도전형 웰 영역의 외측에 형성되며 한 쌍으로 이루어진 제 1 하부 격리층;
상기 제 1 하부 격리층의 외측에 형성되며 한 쌍으로 이루어진 제 2 하부 격리층; 및
상기 제 2 하부 격리층의 외측에 형성되며 한 쌍으로 이루어진 제 3 하부 격리층;을 포함하는 것을 특징으로 하는 과도 전압 억제 소자. - 제 3 항에 있어서,
상기 제 1 하부 격리층과 제 2 하부 격리층 사이의 상기 에피텍셜층에는 제 1 도전형 영역과 제 2 도전형 영역이 더 형성되어 다이오드 구조를 이루는 것을 특징으로 하는 과도 전압 억제 소자. - 제 4 항에 있어서,
상기 제 1 하부 격리층과 제 2 하부 격리층 사이에는 상기 에피텍셜층의 상부를 관통하며 상기 제 1 도전형 영역과 제 2 도전형 영역을 격리시키는 상부 격리층이 더 형성된 것을 특징으로 하는 과도 전압 억제 소자. - 제 4 항에 있어서,
상기 전극은 상기 제 1 하부 격리층의 내측에 위치한 제 1 도전형 영역과 상기 제 1 하부 격리층과 제 2 하부 격리층 사이에 위치한 제 2 도전형 영역을 연결하는 것을 특징으로 하는 과도 전압 억제 소자. - 제 4 항에 있어서,
상기 전극은 상기 제 1 하부 격리층의 내측에 위치한 제 2 도전형 영역과 상기 제 1 하부 격리층과 제 2 하부 격리층 사이에 위치한 제 1 도전형 영역을 연결하는 것을 특징으로 하는 과도 전압 억제 소자. - 제 1 항에 있어서,
상기 제 1 도전형 웰 영역과 제 2 도전형 웰 영역 사이에는 고농도의 제 1 도전형 웰 영역과 고농도의 제 2 도전형 웰 영역이 더 형성된 것을 특징으로 하는 과도 전압 억제 소자. - 제 1 항에 있어서,
상기 에피텍셜층의 상부로부터 형성되어, 상기 제 1 도전형 영역 및 제 2 도전형 영역의 일부를 노출시키는 절연막을 더 포함하는 것을 특징으로 하는 과도 전압 억제 소자. - 제 1 도전형의 서브스트레이트를 준비하는 단계;
상기 서브스트레이트에 제 2 도전형의 에피텍셜층을 형성하는 단계;
상기 에피텍셜층의 상부에 제 1 도전형 웰 영역과 제 2 도전형 웰 영역을 형성하는 단계;
상기 제 1 도전형 웰 영역과 제 2 도전형 웰 영역의 외측에 위치하며, 상기 에피텍셜층의 상면에서부터 서브스트레이트의 상부까지 관통하는 다수의 하부 격리층을 형성하는 단계;
상기 제 1 도전형 웰 영역에 제 2 도전형 영역을 형성하는 단계;
상기 제 2 도전형 웰 영역에 제 1 도전형 영역을 형성하는 단계; 및
상기 제 1 도전형 영역과 제 2 도전형 영역의 표면에 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법. - 제 10 항에 있어서,
상기 하부 격리층은
상기 제 1 도전형 웰 영역 및 제 2 도전형 웰 영역의 외측에 형성되며 한 쌍으로 이루어진 제 1 하부 격리층;
상기 제 1 하부 격리층의 외측에 형성되며 한 쌍으로 이루어진 제 2 하부 격리층; 및
상기 제 2 하부 격리층의 외측에 형성되며 한 쌍으로 이루어진 제 3 하부 격리층;을 포함하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법. - 제 11 항에 있어서,
상기 제 1 하부 격리층과 제 2 하부 격리층 사이의 상기 에피텍셜층에 제 1 도전형 영역과 제 2 도전형 영역을 더 형성하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법. - 제 12 항에 있어서,
상기 제 1 하부 격리층과 제 2 하부 격리층 사이에 형성된 상기 제 1 도전형 영역과 제 2 도전형 영역을 격리시키도록, 상기 에피텍셜층의 상부를 관통하는 상부 격리층을 형성하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법. - 제 12 항에 있어서,
상기 전극은 상기 제 1 하부 격리층의 내측에 위치한 제 1 도전형 영역과 상기 제 1 하부 격리층과 제 2 하부 격리층 사이에 위치한 제 2 도전형 영역을 연결하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법. - 제 12 항에 있어서,
상기 전극은 상기 제 1 하부 격리층의 내측에 위치한 제 2 도전형 영역과 상기 제 1 하부 격리층과 제 2 하부 격리층 사이에 위치한 제 1 도전형 영역을 연결하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법. - 제 10 항에 있어서,
상기 제 1 도전형 웰 영역과 제 2 도전형 웰 영역 사이에 고농도의 제 1 도전형 웰 영역과 고농도의 제 2 도전형 웰 영역을 더 형성하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.
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| KR102187242B1 (ko) * | 2019-06-27 | 2020-12-04 | 주식회사 케이이씨 | 과도 전압 억제 소자 및 그 제조 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008172201A (ja) * | 2006-12-12 | 2008-07-24 | Toyota Central R&D Labs Inc | 静電気保護用半導体装置 |
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2017
- 2017-09-06 KR KR1020170113753A patent/KR102019395B1/ko active IP Right Grant
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008172201A (ja) * | 2006-12-12 | 2008-07-24 | Toyota Central R&D Labs Inc | 静電気保護用半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102187242B1 (ko) * | 2019-06-27 | 2020-12-04 | 주식회사 케이이씨 | 과도 전압 억제 소자 및 그 제조 방법 |
Also Published As
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| KR102019395B1 (ko) | 2019-09-09 |
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