KR101893673B1 - 과도 전압 억제 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 제 2 도전형의 제 1 매립층과 상기 제 1 매립층의 상부에 제 1 도전형의 제 2 매립층을 형성하고, 상기 제 2 매립층의 외측에 제 2 도전형의 제 3 매립층을 형성함과 동시에, 트렌치 공정을 적용하여 다수의 격리층을 형성함으로써, 커패시턴스를 감소시키고 최대 허용 서지전류(Ipp)를 향상시키며 제한 전압(Clamping Voltage)을 낮출 수 있는 과도 전압 억제 소자 및 그 제조 방법에 관한 것이다.
일례로, 제 1 도전형의 서브스트레이트; 상기 서브스트레이트의 상부에 형성된 제 1 도전형의 제 1 에피텍셜층; 상기 제 1 에피텍셜층의 내부에 형성된 제 2 도전형의 제 1 매립층; 상기 제 1 에피텍셜층 및 상기 제 1 매립층의 상부에 형성된 제 1 도전형의 제 2 에피텍셜층; 상기 제 2 에피텍셜층의 내부에 형성되며 제 1 매립층의 상부에 형성된 제 1 도전형의 제 2 매립층과, 상기 제 2 매립층의 외측에 링 형태로 형성된 제 2 도전형의 제 3 매립층; 상기 제 2 에피텍셜층 및 제 2,3 매립층의 상부에 형성된 제 1 도전형의 제 3 에피텍셜층; 상기 제 3 에피텍셜층의 표면으로부터 상기 서브스트레이트를 향하여 형성된 다수의 격리층; 상기 제 3 에피텍셜층의 표면으로부터 내부를 향하여 서로 이격되도록 형성된 제 1 도전형 영역 및 제 2 도전형 영역; 및 상기 제 1 도전형 영역 및 제 2 도전형 영역의 표면에 형성된 전극을 포함하는 것을 특징으로 하는 과도 전압 억제 소자를 개시한다.
일례로, 제 1 도전형의 서브스트레이트; 상기 서브스트레이트의 상부에 형성된 제 1 도전형의 제 1 에피텍셜층; 상기 제 1 에피텍셜층의 내부에 형성된 제 2 도전형의 제 1 매립층; 상기 제 1 에피텍셜층 및 상기 제 1 매립층의 상부에 형성된 제 1 도전형의 제 2 에피텍셜층; 상기 제 2 에피텍셜층의 내부에 형성되며 제 1 매립층의 상부에 형성된 제 1 도전형의 제 2 매립층과, 상기 제 2 매립층의 외측에 링 형태로 형성된 제 2 도전형의 제 3 매립층; 상기 제 2 에피텍셜층 및 제 2,3 매립층의 상부에 형성된 제 1 도전형의 제 3 에피텍셜층; 상기 제 3 에피텍셜층의 표면으로부터 상기 서브스트레이트를 향하여 형성된 다수의 격리층; 상기 제 3 에피텍셜층의 표면으로부터 내부를 향하여 서로 이격되도록 형성된 제 1 도전형 영역 및 제 2 도전형 영역; 및 상기 제 1 도전형 영역 및 제 2 도전형 영역의 표면에 형성된 전극을 포함하는 것을 특징으로 하는 과도 전압 억제 소자를 개시한다.
Description
본 발명은 과도 전압 억제 소자 및 그 제조 방법에 관한 것이다.
도 1을 참조하면, 종래의 과도 전압 억제 소자의 동작 원리 및 회로도가 도시되어 있다.
도 1 에 도시된 바와 같이 전원(VG)과 부하(RLOAD) 사이에 과도 전압 억제 소자(TVS)(예를 들면, 바리스터, 타이리스터, 다이오드(정류/제너))가 병렬로 연결되어 있고, 그 과도 전압 억제 소자의 일측은 접지(GND)에 연결되어 있다.
이와 같은 구성에 의해, 부하(RLOAD)에서 요구되는 전압 이상의 과도 전압이 입력될 경우, 이 과도 전압에 의한 과도 전류(ITV)는 과도 전압 억제 소자(TVS)를 통하여 접지(GND)쪽으로 흐르고, 클램핑되어 안정화된 저전압만이 부하(RLOAD)에 인가됨으로써, 그 부하(RLOAD)가 과도 전압으로부터 안전하게 보호된다.
본 발명은 커패시턴스를 감소시키고 최대 허용 서지전류(Ipp)를 향상시키며 제한 전압(Clamping Voltage)을 낮출 수 있는 과도 전압 억제 소자 및 그 제조 방법을 제공한다.
본 발명에 의한 과도 전압 억제 소자는 제 1 도전형의 서브스트레이트; 상기 서브스트레이트의 상부에 형성된 제 1 도전형의 제 1 에피텍셜층; 상기 제 1 에피텍셜층의 내부에 형성된 제 2 도전형의 제 1 매립층; 상기 제 1 에피텍셜층 및 상기 제 1 매립층의 상부에 형성된 제 1 도전형의 제 2 에피텍셜층; 상기 제 2 에피텍셜층의 내부에 형성되며 제 1 매립층의 상부에 형성된 제 1 도전형의 제 2 매립층과, 상기 제 2 매립층의 외측에 링 형태로 형성된 제 2 도전형의 제 3 매립층; 상기 제 2 에피텍셜층 및 제 2,3 매립층의 상부에 형성된 제 1 도전형의 제 3 에피텍셜층; 상기 제 3 에피텍셜층의 표면으로부터 상기 서브스트레이트를 향하여 형성된 다수의 격리층; 상기 제 3 에피텍셜층의 표면으로부터 내부를 향하여 서로 이격되도록 형성된 제 1 도전형 영역 및 제 2 도전형 영역; 및 상기 제 1 도전형 영역 및 제 2 도전형 영역의 표면에 형성된 전극을 포함한다.
상기 제 2 매립층과 제 3 매립층은 상기 제 1 매립층에 접촉할 수 있다.
상기 격리층은 원형의 링 형태로 형성되고, 중앙에 형성된 제 1 격리층, 상기 제 1 격리층의 외측에 형성된 제 2 격리층, 상기 제 2 격리층의 외측에 형성된 제 3 격리층 및 상기 제 3 격리층의 외측에 형성된 제 4 격리층을 포함할 수 있다.
상기 제 1 격리층은 상기 제 3 에피텍셜층의 표면으로부터 상기 제 2 매립층의 내부까지 형성되고, 상기 제 2 격리층은 상기 제 3 에피텍셜층의 표면으로부터 상기 제 2 매립층 및 제 1 매립층의 내부까지 형성되며, 상기 제 3 격리층은 상기 제 3 에피텍셜층의 표면으로부터 상기 제 3 매립층 및 제 1 매립층의 내부까지 형성되고, 상기 제 4 격리층은 상기 제 3 에피텍셜층의 표면으로부터 상기 제 3 매립층 및 제 1 매립층의 내부까지 형성될 수 있다.
상기 제 1 도전형 영역은 상기 제 3 격리층과 제 4 격리층 사이에 형성될 수 있다.
상기 제 2 도전형 영역은 상기 제 1 격리층과 제 2 격리층 사이에 형성될 수 있다.
상기 제 2 도전형 영역과 상기 제 3 에피텍셜층의 접합면에는 제 1 다이오드가 형성될 수 있다.
상기 제 3 격리층과 제 4 격리층 사이에서, 상기 제 3 에피텍셜층과 제 3 매립층의 접합면에는 제 2 다이오드가 형성될 수 있다.
상기 제 1 격리층의 내측에서, 상기 제 1 매립층과 제 2 매립층의 접합면에는 제너 다이오드가 형성될 수 있다.
더불어, 본 발명에 의한 과도 전압 억제 소자의 제조 방법은 제 1 도전형의 서브스트레이트의 상부에 제 1 도전형의 제 1 에피텍셜층을 형성하는 제 1 에피텍셜층 형성 단계; 상기 제 1 에피텍셜층의 내부에 제 2 도전형의 제 1 매립층을 형성하는 제1차 매립층 형성 단계; 상기 제 1 에피텍셜층 및 제 1 매립층의 상부에 제 1 도전형의 제 2 에피텍셜층을 형성하는 제 2 에피텍셜층 형성 단계; 상기 제 2 에피텍셜층의 내부이며 상기 제 1 매립층의 상부에 제 1 도전형의 제 2 매립층을 형성하고, 상기 제 2 매립층의 외측에 링 형태의 제 2 도전형의 제 3 매립층을 형성하는 제2차 매립층 형성 단계; 상기 제 2 에피텍셜층 및 제 2,3 매립층의 상부에 제 1 도전형의 제 3 에피텍셜층을 형성하는 제 3 에피텍셜층 형성 단계; 상기 제 3 에피텍셜층의 표면으로부터 상기 서브스트레이트를 향하여 다수의 이격된 격리층을 형성하는 격리층 형성 단계; 상기 제 3 에피텍셜층의 표면으로부터 상기 서브스트레이트를 향하며 서로 이격되도록 제 1 도전형 영역 및 제 2 도전형 영역을 형성하는 제 1,2 도전형 영역 형성 단계; 및 상기 제 1 도전형 영역 및 제 2 도전형 영역의 표면에 전극을 형성하는 전극 형성 단계를 포함한다.
상기 제2차 매립층 형성 단계에서 상기 제 2 매립층 및 제 3 매립층은 상기 제 1 매립층에 접촉하도록 형성될 수 있다.
상기 격리층 형성 단계에서 상기 격리층은 원형의 링 형태로 형성되고, 상기 격리층은 중앙에 형성된 제 1 격리층, 상기 제 1 격리층의 외측에 형성된 제 2 격리층, 상기 제 2 격리층의 외측에 형성된 제 3 격리층 및 상기 제 3 격리층의 외측에 형성된 제 4 격리층을 포함할 수 있다.
상기 제 1 격리층은 상기 제 3 에피텍셜층의 표면으로부터 상기 제 2 매립층의 내부까지 형성되고, 상기 제 2 격리층은 상기 제 3 에피텍셜층의 표면으로부터 상기 제 2 매립층 및 제 1 매립층의 내부까지 형성되며, 상기 제 3 격리층은 상기 제 3 에피텍셜층의 표면으로부터 상기 제 3 매립층 및 제 1 매립층의 내부까지 형성되고, 상기 제 4 격리층은 상기 제 3 에피텍셜층의 표면으로부터 상기 제 3 매립층 및 제 1 매립층의 내부까지 형성될 수 있다.
상기 제 1,2 도전형 영역 형성 단계에서 상기 제 1 도전형 영역은 상기 제 3 격리층과 제 4 격리층 사이에 형성될 수 있다.
상기 제 1,2 도전형 영역 형성 단계에서 상기 제 2 도전형 영역은 상기 제 1 격리층과 제 2 격리층 사이에 형성될 수 있다.
상기 제 2 도전형 영역과 상기 제 3 에피텍셜층의 접합면에는 제 1 다이오드가 형성될 수 있다.
상기 제 3 격리층과 제 4 격리층 사이에서, 상기 제 3 에피텍셜층과 제 3 매립층의 접합면에는 제 2 다이오드가 형성될 수 있다.
상기 제 1 격리층의 내측에서, 상기 제 1 매립층과 제 2 매립층의 접합면에는 제너 다이오드가 형성될 수 있다.
본 발명의 일 실시예에 따른 과도 전압 억제 소자 및 그 제조 방법은 제 2 도전형의 제 1 매립층과 상기 제 1 매립층의 상부에 제 1 도전형의 제 2 매립층을 형성하고, 상기 제 2 매립층의 외측에 제 2 도전형의 제 3 매립층을 형성함과 동시에, 트렌치 공정을 적용하여 다수의 격리층을 형성함으로써, 커패시턴스(Capacitance)를 감소시키고 최대 허용 서지전류(Ipp)를 향상시키며 제한 전압(Clamping Voltage)을 낮출 수 있다.
도 1을 참조하면, 종래의 과도 전압 억제 소자의 동작 원리 및 회로도가 도시되어 있다.
도 2는 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법을 나타낸 순서도이다.
도 3a 내지 도 3i는 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법을 순차적으로 도시한 단면도이다.
도 4는 본 발명의 실시예에 따른 과도 전압 억제 소자 및 이에 대응되는 등가회로를 함께 도시한 것이다.
도 5는 본 발명의 실시예에 따른 과도 전압 억제 소자의 등가회로의 일례를 나타낸 것이다.
도 2는 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법을 나타낸 순서도이다.
도 3a 내지 도 3i는 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법을 순차적으로 도시한 단면도이다.
도 4는 본 발명의 실시예에 따른 과도 전압 억제 소자 및 이에 대응되는 등가회로를 함께 도시한 것이다.
도 5는 본 발명의 실시예에 따른 과도 전압 억제 소자의 등가회로의 일례를 나타낸 것이다.
본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
여기서, 명세서 전체를 통하여 유사한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였다. 또한, 어떤 부분이 다른 부분과 전기적으로 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐만 아니라 그 중간에 다른 소자를 사이에 두고 연결되어 있는 경우도 포함한다.
도 2는 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법을 나타낸 순서도이다. 도 3a 내지 도 3i는 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법을 순차적으로 도시한 단면도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 과도 전압 억제 소자의 제조 방법은 제 1 에피텍셜층 형성 단계(S1), 제1차 매립층 형성 단계(S2), 제 2 에피텍셜층 형성 단계(S3), 제2차 매립층 형성 단계(S4), 제 3 에피텍셜층 형성 단계(S5), 격리층 형성 단계(S6), 제 1,2 도전형 영역 형성 단계(S7) 및 전극 형성 단계(S8)를 포함한다.
도 3a에 도시된 바와 같이, 제 1 에피텍셜층 형성 단계(S1)에서는 제 1 도전형의 서브스트레이트(110)를 준비하고, 상기 서브스트레이트(110)의 상면에 제 1 에피텍셜층(121)을 형성한다. 상기 서브스트레이트(110)는 상면 및 하면을 포함하는 판상의 형태로 이루어진다. 서브스트레이트(110)는, 일례로, 진성 반도체에 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb)등의 불순물이 고농도로 주입되어 형성된 N++형 반도체 기판일 수 있다. 여기서, 고농도라 함은 후술할 에피텍셜층(120)의 불순물 농도에 비해 상대적으로 농도가 크다는 의미이다. 한편, 제 1 도전형의 서브스트레이트(110)는 진성 반도체에 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B)등의 불순물이 고농도로 주입된 P형일 수도 있다. 다만, 본 발명에서는 상기 서브스트레이트(110)가 N형으로 이루어지는 것으로 설명하도록 한다.
상기 제 1 에피텍셜층(121)은 일례로, 600~2000℃의 고온에서 서브스트레이트(110)의 상면에 SiH4등의 가스와 5가 원소인 비소(As), 인(P) 또는 안티몬(Sb) 등이 포함된 가스를 저농도로 함께 흘려줌으로써, 상기 서브스트레이트(110)의 표면에 증착될 수 있다.
도 3b에 도시된 바와 같이, 제1차 매립층 형성 단계(S2)에서, 상기 제 1 에피텍셜층(121)의 내부에 제 2 도전형의 제 1 매립층(131)이 형성된다. 상기 제 1 매립층(131)은 제 1 에피텍셜층(121)의 상면으로부터 내부를 향하여 일정 깊이로 형성된다. 상기 제 1 매립층(131)은 제 1 에피텍셜층(121)의 상면에 1차로 규소 산화막, 질소 산화막 등의 절연막(미도시)을 제 1 매립층(131)이 형성될 이외의 영역에 형성한 후, 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B)등의 불순물을 직접 이온주입 하거나 또는 열확산 공정을 이용하여 P+형인 제 1 매립층(131)을 형성할 수 있다.
한편, 서브스트레이트(110)의 하면에는 하면 절연막이 형성될 수 있다. 상기 하면 절연막은 규소 산화막, 질소 산화막, 언도프트 폴리 실리콘(undoped poly silicon), PSG(Phospho-Silicate-Glass), BPSG(Boro-Phosphor-Silicate-Glass) 또는 이들의 등가물 중 선택된 어느 하나로 형성될 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다. 하면 절연막은 고농도의 제 1 도전형 서브스트레이트(110)의 오토도핑을 방지한다.
도 3c에 도시된 바와 같이, 상기 제 2 에피텍셜층 형성 단계(S3)에서, 상기 제 1 에피텍셜층(121)의 상부에 제 2 에피텍셜층(122)이 형성된다. 일례로, 600~2000℃의 고온에서 제 1 에피텍셜층(121) 및 제 1 매립층(131)의 상부에 SiH4등의 가스와 5가 원소인 비소(As), 인(P) 또는 안티몬(Sb) 등이 포함된 가스를 저농도로 함께 흘려줌으로써, 제 1 에피텍셜층(121) 및 제 1 매립층(131)의 상부에 N형의 제 2 에피텍셜층(122)이 증착되도록 할 수 있다. 이때, 제 2 에피텍셜층(122)이 제 1 매립층(131)의 표면에 증착되면서, 제 1 매립층(131)이 도핑 가스들에 의하여 제 2 에피텍셜층(122)의 내부로 더 확산될 수 있다.
도 3d 및 도 3e에 도시된 바와 같이, 상기 제2차 매립층 형성 단계(S4)에서, 상기 제 2 에피텍셜층(122)의 내부에 제 1 도전형의 제 2 매립층(132)과 상기 제 2 매립층(132)의 외측에 제 2 도전형의 제 3 매립층(133)이 형성된다. 상기 제2차 매립층 형성 단계(S4)에서는 제 1 도전형의 제 2 매립층(132)을 형성하고 난 뒤, 상기 제 2 매립층(132)의 외측에 제 2 도전형의 제 3 매립층(133)을 형성한다. 여기서, 상기 제 2 매립층(132)과 제 3 매립층(133)은 상기 제 1 매립층(131)의 상부에 형성된다. 상기 제 2 매립층(132)은 제 2 에피텍셜층(122)의 상면으로부터 내부를 향하여 일정 깊이로 형성된다. 또한, 상기 제 3 매립층(133)은 제 2 에피텍셜층(122)의 상면으로부터 내부를 향하여 일정 깊이로 형성되며, 상기 제 2 매립층(132)의 외측에 링 형태로 형성된다. 따라서, 제 3 매립층(133)은 실질적으로는 서로 연결된 링 형태이나, 그 단면도는, 도 3e에 도시된 바와 같이, 서로 일정 거리 이격된 것으로 보인다.
상기 제 2 매립층(132)은 제 2 에피텍셜층(122)의 상면에 1차로 규소 산화막, 질소 산화막 등의 절연막(미도시)을 제 2 매립층(132)이 형성될 이외의 영역에 형성한 후, 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb)등의 불순물을 직접 이온주입 하거나 또는 열확산 공정을 이용하여 N+형인 제 2 매립층(132)을 형성할 수 있다. 또한, 제 3 매립층(133)은 제 2 에피텍셜층(122)의 상면에 규소 산화막, 질소 산화막 등의 절연막(미도시)을 제 3 매립층(133)이 형성될 이외의 영역에 형성한 후, 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B)등의 불순물을 직접 이온주입 하거나 또는 열확산 공정을 이용하여 P+형인 제 3 매립층(133)을 형성할 수 있다.
도 3f에 도시된 바와 같이, 제 3 에피텍셜층 형성 단계(S5)에서, 제 2 에피텍셜층(122) 및 제 2,3 매립층(132, 133)의 상부에 제 1 도전형의 제 3 에피텍셜층(123)이 형성된다. 일례로, 600~2000℃의 고온에서 제 2 에피텍셜층(122) 및 제 2,3 매립층(132, 133)의 상부에 SiH4등의 가스와 5가 원소인 비소(As), 인(P) 또는 안티몬(Sb) 등이 포함된 가스를 저농도로 함께 흘려줌으로써, 제 2 에피텍셜층(122) 및 제 2,3 매립층(132, 133)의 상부에 N형의 제 3 에피텍셜층(123)이 증착되도록 할 수 있다. 도면에 도시되지는 않았지만, 제 3 에피텍셜층(123)이 제 2,3 매립층(132, 133)의 표면에 증착되면서, 제 2,3 매립층(132, 133)이 도핑 가스들에 의하여 제 3 에피텍셜층(123)의 내부로 더 확산될 수 있다. 상기와 같이, 제 1,2,3 에피텍셜층(121, 122, 123)을 합하여 에피텍셜층(120)이라고 한다.
도 3g에 도시된 바와 같이, 격리층 형성 단계(S6)에서, 제 3 에피텍셜층(123)의 표면으로부터 상기 서브스트레이트(110)를 향하여 격리층(140)이 형성된다. 상기 격리층(140)은 중앙에서부터 외측을 향하여 각각 제 1 격리층(141), 제 2 격리층(142), 제 3 격리층(143) 및 제 4 격리층(144)을 포함한다. 한편, 도 3g의 단면도에서는 상기 격리층(140)이 서로 이격되어 양측에 각각 한 쌍씩 구비된 것으로 도시되었으나, 실질적으로 상기 격리층(140)은 상기 제 3 매립층(133)과 마찬가지로 원형의 링 형태로 형성된다.
상기 격리층(140)은, 예를 들어, 1차로 격리층(140)의 위치를 확정하는 마스크(미도시) 부분을 남기고 노광하여 패턴(pattern)을 형성한다. 그런 다음, 반응성 이온에칭(Ion etching)에 의하여 마스크 개구부를 이용하여 드라이 에칭(dry etching)을 통해 트렌치를 형성할 수 있다. 이후, 트렌치 내부에는 규소 산화막, 질소 산화막 등의 절연성 재질을 주입함으로써, 격리층(140)이 형성될 수 있다. 그러나, 이러한 방법으로 상기 격리층(140)을 형성하는 방법에 대하여 한정하는 것은 아니다.
상기 제 1 격리층(141)은 가장 내측에 위치하며, 중앙이 빈 원형의 링 형태를 갖는다. 상기 제 1 격리층(141)은 상기 제 3 에피텍셜층(123)의 표면으로부터 제 2 매립층(132)의 내부까지 형성된다.
상기 제 2 격리층(142)은 중앙이 빈 원형의 링 형태를 가지며, 상기 제 1 격리층(141)의 외측에 형성된다. 상기 제 2 격리층(142)은 상기 제 3 에피텍셜층(123)의 표면으로부터 제 2 매립층(132) 및 제 1 매립층(131)의 내부까지 형성된다.
상기 제 3 격리층(143)은 중앙이 빈 원형의 링 형태를 가지며, 상기 제 2 격리층(142)의 외측에 형성된다. 상기 제 3 격리층(143)은 상기 제 3 에피텍셜층(123)의 표면으로부터 상기 제 3 매립층(133) 및 제 1 매립층(131)의 내부까지 형성된다. 또한, 상기 제 3 격리층(143)은 상기 제 3 매립층(133)의 내측과 인접한 위치에 형성될 수 있다.
상기 제 4 격리층(144)은 중앙이 빈 원형의 링 형태를 가지며, 상기 제 3 격리층(143)의 외측에 형성된다. 상기 제 4 격리층(144)은 상기 제 3 에피텍셜층(123)의 표면으로부터 제 3 매립층(133) 및 제 1 매립층(131)의 내부까지 형성된다. 또한, 상기 제 4 격리층(144)은 상기 제 3 매립층(133)의 외측과 인접한 위치에 형성될 수 있다.
도 3h에 도시된 바와 같이, 상기 제 1,2 도전형 영역 형성 단계(S7)에서, 제 3 에피텍셜층(123)의 표면으로부터 내부를 향하여 제 1 도전형 영역(151) 및 제 2 도전형 영역(152)이 형성된다.
보다 구체적으로, 상기 제 1 도전형 영역(151)은 상기 제 3 격리층(143)과 제 4 격리층(144) 사이에 형성되며, 제 1,3 매립층(131, 133) 위의 제 3 에피텍셜층(123) 표면으로부터 내측으로 이온을 주입하여 형성된다. 상기 제 1 도전형 영역(151)의 수평 방향 폭은 제 3 격리층(143)과 제 4 격리층(144) 사이의 폭과 동일하다. 즉, 상기 제 1 도전형 영역(151)의 내측 및 외측 둘레는 각각 제 3 격리층(143) 및 제 4 격리층(144)에 의해 둘러싸인다. 따라서, 상기 제 1 도전형 영역(151)은 상기 제 3,4 격리층(133, 134)에 의해 제 1 도전형 영역(151)의 내측 및 외측에 위치한 제 3 에피텍셜층(123)과 이격된다. 즉, 제 1 도전형 영역(151)은 중앙에 홀이 형성된 원형의 링 형태로 형성될 수 있다. 상기 제 1 도전형 영역(151)은 1차로 규소 산화막, 질소 산화막 등의 절연막(미도시)을 형성한 후, 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb)등의 불순물을 직접 이온주입 하거나 또는 열확산 공정을 이용함으로써 N+형인 제 1 도전형 영역을 형성할 수 있다.
또한, 상기 제 2 도전형 영역(152)은 상기 제 1 격리층(141)과 제 2 격리층(142) 사이에 형성되며, 제 1,2 매립층(131, 132) 위의 제 3 에피텍셜층(123) 표면으로부터 내측으로 이온을 주입하여 형성된다. 상기 제 2 도전형 영역(152)의 수평 방향 폭은 제 1 격리층(141)과 제 2 격리층(142) 사이의 폭과 동일하다. 즉, 상기 제 2 도전형 영역(152)의 내측 및 외측 둘레는 각각 제 1 격리층(141) 및 제 2 격리층(142)에 의해 둘러싸인다. 따라서, 상기 제 2 도전형 영역(152)은 상기 제 1,2 격리층(141, 142)에 의해 제 2 도전형 영역(152)의 내측 및 외측에 위치한 제 3 에피텍셜층(123)과 이격된다. 즉, 제 2 도전형 영역(152)은 중앙에 홀이 형성된 원형의 링 형태로 형성될 수 있다. 또한, 제 2 도전형 영역(152)은 상기 제 1 도전형 영역(151)의 내측에 위치한다. 상기 제 2 도전형 영역(152)은 규소 산화막, 질소 산화막 등의 절연막(미도시)을 형성한 후, 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B) 등을 직접 이온주입 하거나 또는 열확산 공정을 이용함으로써 P+형인 제 2 도전형 영역(152)을 형성할 수 있다.
도 3i에 도시된 바와 같이, 전극 형성 단계(S8)에서는, 제 1,2 도전형 영역(151, 152)의 상부에 전극(170)이 형성된다. 여기서, 전극(170)을 형성하기 전에 절연막(160)을 먼저 형성한다.
상기 절연막(160)은 제 1 절연막(161), 제 2 절연막(162) 및 제 3 절연막(163)을 포함한다. 상기 제 1 절연막(161)은 제 3 에피텍셜층(123)과 제 2 도전형 영역(152)의 상부에 형성되며, 상기 제 1 격리층(141)의 상부를 덮도록 형성된다. 이때, 상기 제 1 절연막(161)은 상기 제 2 도전형 영역(152)의 일부를 외부로 노출시킨다. 또한, 제 2 절연막(162)은 제 1 절연막(161)과 이격되고, 상기 제 3 에피텍셜층(123)과 제 1,2 도전형 영역(151, 152)의 상부에 형성되며, 상기 제 2,3 격리층(142, 143)의 상부를 덮도록 형성된다. 상기 제 2 절연막(162)은 제 1,2 도전형 영역(151, 152)의 일부를 외부로 노출시킨다. 상기 제 3 절연막(163)은 제 2 절연막(162)과 이격되고, 상기 제 3 에피텍셜층(123)과 제 1 도전형 영역(151)의 상부에 형성되며, 상기 제 4 격리층(144)의 상부를 덮도록 형성된다. 상기 제 3 절연막(163)은 제 1 도전형 영역(151)의 일부를 외부로 노출시킨다. 상기 절연막(160)은 규소 산화막, 질소 산화막, 언도프트 폴리 실리콘(undoped poly silicon), PSG(Phospho-Silicate-Glass), BPSG(Boro-Phosphor-Silicate-Glass) 또는 이들의 등가물 중 선택된 어느 하나로 형성될 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다.
상기 절연막(160)을 통해 외부로 노출된 제 1 도전형 영역(151) 및 제 2 도전형 영역(152)의 상면에 전극(170)을 형성한다. 즉, 상기 전극(170)은 상기 제 1 도전형 영역(151) 및 제 2 도전형 영역(152)에 모두 접촉하도록 형성된다. 상기 전극(170)은 몰리브덴(Mo), 알루미늄(Al), 니켈(Ni) 및 금(Au) 또는 그 등가물 중 선택된 어느 하나를 순차 스퍼터링 또는 순차 도금하여 형성할 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다.
도 4는 본 발명의 실시예에 따른 과도 전압 억제 소자 및 이에 대응되는 등가회로를 함께 도시한 것이다. 도 5는 본 발명의 실시예에 따른 과도 전압 억제 소자의 등가회로의 일례를 나타낸 것이다.
한편, 상기 과도 전압 억제 소자의 P형과 N형의 접합부는 다이오드 및 캐패시터의 특성을 갖는다. 즉, 도면에서는 P형과 N형의 접합부를 다이오드로 도시하였으나, 캐패시터로 도시하여도 무방하다.
도 4에 도시된 바와 같이, 본 발명의 일 실시예에 따른 과도 전압 억제 소자는 제 1 격리층(141)과 제 2 격리층(142) 사이에 위치하며 제 2 도전형 영역(152)과 제 3 에피텍셜층(123) 사이의 접합면에 형성된 제 1 다이오드(A,B)와, 제 3 격리층(143)과 제 4 격리층(144) 사이에 위치하며 제 3 에피텍셜층(123)과 제 3 매립층(133) 사이의 접합면에 형성된 제 2 다이오드(C,D) 및 제 1 격리층(141)의 내측에 위치하며 제 1 매립층(131)과 제 2 매립층(132) 사이의 접합면에 형성된 제너 다이오드(E)를 포함한다.
또한, 도 5에 도시된 바와 같이, 본 발명의 일 실시예에 따른 과도 전압 억제 소자는 NPNP형의 쇼클리 다이오드(Shockley diode)와 PNPN형의 쇼클리 다이오드(Shockley diode)가 병렬로 연결된 구조를 갖는다. 이러한 과도 전압 억제 소자는 로우 커패시턴스(low capacitance)를 갖는 양방향성(Bi-dirctional)의 TVS를 구현할 수 있다. 또한, 본 발명에 따른 과도 전압 억제 소자는 최대 허용 서지전류(Ipp) 특성이 향상되고 낮은 제한 전압(Clamping Voltage)을 구현할 수 있다. 예를 들어, 본 발명에 따른 과도 전압 억제 소자는 제한 전압(Clamping Voltage)이 8V이며, 최대 허용 서지전류(Ipp)가 8A 일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 과도 전압 억제 소자는 제 2 도전형의 제 1 매립층(131)과 상기 제 1 매립층(131)의 상부에 제 1 도전형의 제 2 매립층(132)을 형성하고, 상기 제 2 매립층(132)의 외측에 제 2 도전형의 제 3 매립층(133)을 형성함으로써, 로우 커패시턴스와 하이 Ipp 및 낮은 Clamping Voltage를 가지는 TVS를 구현할 수 있다.
이상에서 설명한 것은 본 발명에 의한 과도 전압 억제 소자 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
110: 서브스트레이트 120: 에피텍셜층
121: 제 1 에피텍셜층 122: 제 2 에피텍셜층
123: 제 3 에피텍셜층 131: 제 1 매립층
132: 제 2 매립층 133: 제 3 매립층
140: 격리층 141: 제 1 격리층
142: 제 2 격리층 143: 제 3 격리층
144: 제 4 격리층 151: 제 1 도전형 영역
152: 제 2 도전형 영역 160: 절연막
170: 전극
121: 제 1 에피텍셜층 122: 제 2 에피텍셜층
123: 제 3 에피텍셜층 131: 제 1 매립층
132: 제 2 매립층 133: 제 3 매립층
140: 격리층 141: 제 1 격리층
142: 제 2 격리층 143: 제 3 격리층
144: 제 4 격리층 151: 제 1 도전형 영역
152: 제 2 도전형 영역 160: 절연막
170: 전극
Claims (18)
- 제 1 도전형의 서브스트레이트;
상기 서브스트레이트의 상부에 형성된 제 1 도전형의 제 1 에피텍셜층;
상기 제 1 에피텍셜층의 내부에 형성된 제 2 도전형의 제 1 매립층;
상기 제 1 에피텍셜층 및 상기 제 1 매립층의 상부에 형성된 제 1 도전형의 제 2 에피텍셜층;
상기 제 2 에피텍셜층의 내부에 형성되며 제 1 매립층의 상부에 형성된 제 1 도전형의 제 2 매립층과, 상기 제 2 매립층의 외측에 링 형태로 형성된 제 2 도전형의 제 3 매립층;
상기 제 2 에피텍셜층 및 제 2,3 매립층의 상부에 형성된 제 1 도전형의 제 3 에피텍셜층;
상기 제 3 에피텍셜층의 표면으로부터 상기 서브스트레이트를 향하여 형성된 다수의 격리층;
상기 제 3 에피텍셜층의 표면으로부터 내부를 향하여 서로 이격되도록 형성된 제 1 도전형 영역 및 제 2 도전형 영역; 및
상기 제 1 도전형 영역 및 제 2 도전형 영역의 표면에 형성된 전극을 포함하고,
상기 격리층은 원형의 링 형태로 형성되고,
중앙에 위치하며, 상기 제 3 에피텍셜층의 표면으로부터 상기 제 2 매립층의 내부까지 형성된 제 1 격리층;
상기 제 1 격리층의 외측에 위치하며, 상기 제 3 에피텍셜층의 표면으로부터 상기 제 2 매립층 및 제 1 매립층의 내부까지 형성된 제 2 격리층;
상기 제 2 격리층의 외측에 위치하며, 상기 제 3 에피텍셜층의 표면으로부터 상기 제 3 매립층 및 제 1 매립층의 내부까지 형성된 제 3 격리층; 및
상기 제 3 격리층의 외측에 위치하며, 상기 제 3 에피텍셜층의 표면으로부터 상기 제 3 매립층 및 제 1 매립층의 내부까지 형성된 제 4 격리층을 포함하는 것을 특징으로 하는 과도 전압 억제 소자. - 제 1 항에 있어서,
상기 제 2 매립층과 제 3 매립층은 상기 제 1 매립층에 접촉하는 것을 특징으로 하는 과도 전압 억제 소자. - 삭제
- 삭제
- 제 1 항에 있어서,
상기 제 1 도전형 영역은 상기 제 3 격리층과 제 4 격리층 사이에 형성된 것을 특징으로 하는 과도 전압 억제 소자. - 제 1 항에 있어서,
상기 제 2 도전형 영역은 상기 제 1 격리층과 제 2 격리층 사이에 형성된 것을 특징으로 하는 과도 전압 억제 소자. - 제 1 항에 있어서,
상기 제 2 도전형 영역과 상기 제 3 에피텍셜층의 접합면에는 제 1 다이오드가 형성된 것을 특징으로 하는 과도 전압 억제 소자. - 제 1 항에 있어서,
상기 제 3 격리층과 제 4 격리층 사이에서, 상기 제 3 에피텍셜층과 제 3 매립층의 접합면에는 제 2 다이오드가 형성된 것을 특징으로 하는 과도 전압 억제 소자. - 제 1 항에 있어서,
상기 제 1 격리층의 내측에서, 상기 제 1 매립층과 제 2 매립층의 접합면에는 제너 다이오드가 형성된 것을 특징으로 하는 과도 전압 억제 소자. - 제 1 도전형의 서브스트레이트의 상부에 제 1 도전형의 제 1 에피텍셜층을 형성하는 제 1 에피텍셜층 형성 단계;
상기 제 1 에피텍셜층의 내부에 제 2 도전형의 제 1 매립층을 형성하는 제1차 매립층 형성 단계;
상기 제 1 에피텍셜층 및 제 1 매립층의 상부에 제 1 도전형의 제 2 에피텍셜층을 형성하는 제 2 에피텍셜층 형성 단계;
상기 제 2 에피텍셜층의 내부이며 상기 제 1 매립층의 상부에 제 1 도전형의 제 2 매립층을 형성하고, 상기 제 2 매립층의 외측에 링 형태의 제 2 도전형의 제 3 매립층을 형성하는 제2차 매립층 형성 단계;
상기 제 2 에피텍셜층 및 제 2,3 매립층의 상부에 제 1 도전형의 제 3 에피텍셜층을 형성하는 제 3 에피텍셜층 형성 단계;
상기 제 3 에피텍셜층의 표면으로부터 상기 서브스트레이트를 향하여 다수의 이격된 격리층을 형성하는 격리층 형성 단계;
상기 제 3 에피텍셜층의 표면으로부터 상기 서브스트레이트를 향하며 서로 이격되도록 제 1 도전형 영역 및 제 2 도전형 영역을 형성하는 제 1,2 도전형 영역 형성 단계; 및
상기 제 1 도전형 영역 및 제 2 도전형 영역의 표면에 전극을 형성하는 전극 형성 단계를 포함하고,
상기 격리층 형성 단계에서 상기 격리층은 원형의 링 형태로 형성되고,
상기 격리층은 중앙에 위치하며, 상기 제 3 에피텍셜층의 표면으로부터 상기 제 2 매립층의 내부까지 형성된 제 1 격리층;
상기 제 1 격리층의 외측에 위치하며, 상기 제 3 에피텍셜층의 표면으로부터 상기 제 2 매립층 및 제 1 매립층의 내부까지 형성된 제 2 격리층;
상기 제 2 격리층의 외측에 위치하며 상기 제 3 에피텍셜층의 표면으로부터 상기 제 3 매립층 및 제 1 매립층의 내부까지 형성된 제 3 격리층; 및
상기 제 3 격리층의 외측에 위치하며 상기 제 3 에피텍셜층의 표면으로부터 상기 제 3 매립층 및 제 1 매립층의 내부까지 형성된 제 4 격리층을 포함하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법. - 제 10 항에 있어서,
상기 제2차 매립층 형성 단계에서 상기 제 2 매립층 및 제 3 매립층은 상기 제 1 매립층에 접촉하도록 형성되는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법. - 삭제
- 삭제
- 제 10 항에 있어서,
상기 제 1,2 도전형 영역 형성 단계에서 상기 제 1 도전형 영역은 상기 제 3 격리층과 제 4 격리층 사이에 형성되는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법. - 제 10 항에 있어서,
상기 제 1,2 도전형 영역 형성 단계에서 상기 제 2 도전형 영역은 상기 제 1 격리층과 제 2 격리층 사이에 형성되는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법. - 제 10 항에 있어서,
상기 제 2 도전형 영역과 상기 제 3 에피텍셜층의 접합면에는 제 1 다이오드가 형성되는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법. - 제 10 항에 있어서,
상기 제 3 격리층과 제 4 격리층 사이에서, 상기 제 3 에피텍셜층과 제 3 매립층의 접합면에는 제 2 다이오드가 형성되는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법. - 제 10 항에 있어서,
상기 제 1 격리층의 내측에서, 상기 제 1 매립층과 제 2 매립층의 접합면에는 제너 다이오드가 형성되는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.
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