KR20040057088A - 과도 전압 억제 소자용 다이오드 - Google Patents
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Abstract
이 발명은 과도 전압 억제 소자용 다이오드에 관한 것으로, 수직적 및 수평적 전류 흐름을 개선할 수 있도록, P형 반도체 기판과, 상기 P형 반도체 기판 위에 형성된 N-형 에피층과, 상기 P형 반도체 기판 및 N-형 에피층 사이에 확산 형성된 N+형 매입층과, 상기 N-형 에피층을 감싸는 형태로 상기 P형 반도체 기판에까지 형성된 P+형 분리영역과, 상기 N-형 에피층에 일정 깊이로 이온주입 또는 확산 형성된 P+형 애노드 영역과, 상기 P+형 애노드 영역과 일정 거리 이격된 채 상기 N-형 에피층에 일정 깊이로 이온주입 또는 확산 형성된 P+형 캐소드 영역으로 이루어진 과도 전압 억제 소자용 다이오드에 있어서, 상기 P+형 애노드 영역 및 P+형 캐소드 영역에는, 수직적 전류 흐름 통로가 N-형 에피층 하부로 확장되어 넓어지도록, N형 웰 영역이 더 형성된 것을 특징으로 함.
Description
본 발명은 과도 전압 억제 소자용 다이오드에 관한 것으로, 더욱 상세하게 설명하면 수직적 및 수평적 전류 흐름을 개선할 수 있는 과도 전압 억제 소자용 다이오드에 관한 것이다.
도1을 참조하면, 통상적인 과도 전압 억제 소자용 다이오드의 회로가 도시되어 있다. 도시된 바와 같이 일측에는 역방향 전류를 이용하는 제1제너 다이오드(ZD1')가 연결되고, 타측에도 역방향 전류를 이용하는 제2제너다이오드(ZD2')가 서로 마주하며 연결되어 있다. 이러한 회로는 예를 들면, 상기 제1제너 다이오드(ZD1')의 입력측이 애노드가 되고, 제2제너 다이오드(ZD2')의 출력측이 캐소드가 될 수 있다. 따라서, 상기 회로가 부하와 병렬로 연결되면 갑작스런 과도 전압 및 전류가 상기 부하로 흐르는 대신 상기 제1제너 다이오드(ZD1') 및 제2제너 다이오드(Z2D')로 흘러, 과도 전압 및 전류로부터 상기 부하를 보호하게 된다. 물론, 이러한 회로는 그 역방향으로 흐르는 과도 전압 및 전류로부터도 부하를 보호하게 된다.
도2a를 참조하면, 종래의 과도 전압 억제 소자용 다이오드(10')를 도시한 평면도가 도시되어 있고, 도2b를 참조하면 도2a의 2-2선 단면도가 도시되어 있다.
도시된 바와 같이 종래의 과도 전압 억제 소자용 다이오드는 P형 반도체 기판(12')과, 상기 P형 반도체 기판(12') 위에 형성된 N-형 에피층(14')과, 상기 기판(12') 및 에피층(14') 사이에 확산 형성된 N+형 매입층(16')과, 상기 N-형 에피층(14')을 감싸는 형태로 상기 기판(12')까지 형성된 P+형 분리 영역(18')과, 상기 에피층(14')에 일정 깊이로 이온주입 또는 확산 형성된 P+형 애노드 영역(20')과, 상기 P+형 애노드 영역(20')과 일정 거리 이격된 채 상기 에피층(14')에 일정 깊이로 이온주입 또는 확산 형성된 P+형 캐소드 영역(30')으로 이루어져 있다.
물론, 상기 각각 P+형 애노드 영역(20')과 P+형 캐소드 영역(30')에는 애노드 전극(21') 및 캐소드 전극(31')이 부착되고, 상기 애노드 전극(21') 및 캐소드 전극(31')을 제외한 상부 표면 전체는 절연막(60')이 덮혀 있다.
이러한 과도 전압 억제 소자용 다이오드(10')는 상기 애노드 전극(21')에 + 전원을 인가하고, 캐소드 전극(31')에 -전원을 인가하면, 일정치 이상의 전압에서 갑자기 전류가 상기 P+형 애노드 영역(20')에서 P+형 캐소드 영역(30')으로 흐르게 됨으로써, 부하에 인가될 수 있는 과도 전압을 억제하게 된다.
한편, 종래 다이오드 구조에서 수평적 전류의 흐름을 감안했을 경우, 상술한 애노드 영역과 캐소드 영역의 서로 마주보는 영역에서만 주로 흐른다. 따라서, 수평적 전류의 흐름 통로가 상기 애노드 영역과 캐소드 영역의 서로 마주보는 형상에 의존하여 한정됨으로써, 전류의 흐름 통로를 증가시키는데 한계가 있다. 여기서, 상기 도2a에는 상기 수평적 전류의 흐름 통로가 좌측에서 우측을 향하는 화살표로도시되어 있다.
더불어, 종래 다이오드 구조에서 수직적 전류의 흐름을 감안했을 경우, 상기 애노드 영역과 캐소드 영역 사이의 가장 짧은 거리인 에피층 표면을 따라서 전류가 주로 흐르는 경향이 있다. 즉, 상기 애노드 영역과 캐소드 영역 사이의 에피층 표면 저항이 가장 작기 때문에, 상기 에피층 표면을 따라서 전류가 주로 흐른다. 따라서, 수직적 전류의 흐름이 에피층 표면에 집중되어 다이오드가 열화되고, 또한 다이오드 특성도 악화되는 문제가 있다. 여기서, 도2b에는 상기 수직적 전류의 흐름 통로가 좌측에서 우측을 향하는 화살표로 도시되어 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 수직적 및 수평적 전류 흐름을 개선할 수 있는 과도 전압 억제 소자용 다이오드를 제공하는데 있다.
도1은 통상적인 과도 전압 억제 소자용 다이오드를 도시한 회로도이다.
도2a는 종래의 과도 전압 억제 소자용 다이오드를 도시한 평면도이고, 도2b는 도2a의 2-2선 단면도이다.
도3a는 본 발명의 한 실시예에 의한 과도 전압 억제 소자용 다이오드를 도시한 평면도이고, 도3b는 도3a의 3-3선 단면도이며, 도3c는 도3b의 도면에서 수직적 전류 흐름 특성을 도시한 것이다.
도4a는 본 발명의 다른 실시예에 의한 과도 전압 억제 소자용 다이오드를 도시한 평면도이고, 도4b는 도4a의 4-4선 단면도이며, 도4c는 도4b의 도면에서 수직적 전류 흐름 특성을 도시한 것이다.
-도면중 주요 부호에 대한 설명-
100,200; 본 발명에 의한 과도 전압 억제 소자용 다이오드
112,212; P형 반도체 기판 114,214; N-형 에피층
116,216; N+형 매입층 118,218; P+형 분리 영역
120,220; P+형 애노드 영역 121; 애노드 전극
130,230; P+형 캐소드 영역 131; 캐소드 전극
140,240; N형 웰 영역 150,250; N형 웰 영역
160; 절연막
상기한 목적을 달성하기 위해 본 발명은 P형 반도체 기판과, 상기 P형 반도체 기판 위에 형성된 N-형 에피층과, 상기 P형 반도체 기판 및 N-형 에피층 사이에 확산 형성된 N+형 매입층과, 상기 N-형 에피층을 감싸는 형태로 상기 P형 반도체 기판에까지 형성된 P+형 분리영역과, 상기 N-형 에피층에 일정 깊이로 이온주입 또는 확산 형성된 P+형 애노드 영역과, 상기 P+형 애노드 영역과 일정 거리 이격된 채 상기 N-형 에피층에 일정 깊이로 이온주입 또는 확산 형성된 P+형 캐소드 영역으로 이루어진 과도 전압 억제 소자용 다이오드에 있어서, 상기 P+형 애노드 영역및 P+형 캐소드 영역에는, 수직적 전류 흐름 통로가 N-형 에피층 하부로 확장되어 넓어지도록, N형 웰 영역이 더 형성된 것을 특징으로 한다.
여기서, 상기 각각의 N형 웰 영역은 상기 P+형 애노드 영역 및 P+형 캐소드 영역의 넓이보다 작은 넓이를 갖는 동시에 농도는 더 높게 형성됨이 바람직하다.
또한, 상기 P+형 애노드 영역은 복수개가 일정 거리 이격되어 형성되고, 상기 각각의 P+형 애노드 영역 사이에는 복수의 P+형 캐소드 영역이 각각 형성되어, 수평적 전류 흐름 통로가 측부로 확장될 수 있도록 되어 있다.
이와 같이 하여 본 발명에 의한 과도 전압 억제 소자용 다이오드에 의하면, P+형 애노드 영역 및 P+ 캐소드 영역에 일정 넓이 및 폭을 갖는 N형 웰 영역이 더 형성됨으로써, 수직적 전류 흐름 통로가 N-형 에피층 하부로 확장되어 증가되는 장점이 있다.
또한, 다수의 P+형 애노드 영역과 P+ 캐소드 영역이 교차되어 형성됨으로써, 수평적 전류 흐름 통로도 더 증가되는 장점이 있다.
이러한 수직적 및 수평적 전류 흐름 통로의 증가에 의해 전류 흐름의 집중 현상이 방지되고, 또한 다이오드의 열화나 특성 저하도 억제되는 장점이 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도3a를 참조하면, 본 발명의 한 실시예에 의한 과도 전압 억제 소자용 다이오드(100)의 평면도가 도시되어 있고, 도3b를 참조하면, 도3a의 3-3선 단면도가 도시되어 있다.
도시된 바와 같이 본 발명에 의한 과도 전압 억제 소자용 다이오드는 P형 반도체 기판(112)과, 상기 P형 반도체 기판(112) 위에 형성된 N-형 에피층(114)과, 상기 P형 반도체 기판(112) 및 N-형 에피층(114) 사이에 확산 형성된 N+형 매입층(116)과, 상기 N-형 에피층(114)을 감싸는 형태로 상기 P형 반도체 기판(112)에까지 형성된 P+형 분리 영역(118)과, 상기 N-형 에피층(114)에 일정 깊이로 이온주입 또는 확산 형성된 P+형 애노드 영역(120)과, 상기 P+형 애노드 영역(120)과 일정 거리 이격된 채 상기 N-형 에피층(114)에 일정 깊이로 이온주입 또는 확산 형성된 P+형 캐소드 영역(130)으로 이루어져 있으며, 이러한 구성은 종래와 동일하다.
단, 본 발명은 상기 P+형 애노드 영역(120) 및 P+형 캐소드 영역(130)에, 수직적 전류 흐름 통로가 N-형 에피층(114) 하부로 확장되어 넓어지도록, N형 웰 영역(140,150)이 더 형성된 것이 특징이다.
이러한 각각의 N형 웰 영역(140,150)은 상기 P+형 애노드 영역(120) 및/또는 P+형 캐소드 영역(130)의 넓이보다 작은 넓이를 갖는 동시에 농도는 더 높게, 깊이도 더 깊게 형성됨이 바람직하다.
물론, 다이오드 제조 공정중에는 상기 N-형 에피층(114)보다 농도가 높은 N형 웰 영역(140,150)을 일정 면적 및 깊이로 먼저 형성한 후, 상기 각각의 N형 웰 영역(140,150)보다 작은 면적 및 작은 깊이를 갖도록 P+형 애노드 영역(120) 및 P+형 캐소드 영역(130)을 형성한다.
한편, 도3a중 P+형 애노드 영역(120)에서 P+형 캐소드 영역(130)을 향하는 다수의 화살표는 수평적 전류 흐름 통로를 도시한 것으로, 상기 P+형 애노드 영역(120)과 P+형 캐소드 영역(130)의 서로 마주보는 영역에서 가장 많은 전류 흐름 통로가 형성된다.
도3c를 참조하면, 상술한 본 발명의 다이오드에서 수직적 전류 흐름 특성이 도시되어 있다.
도시된 바와 같이 P+형 애노드 영역(120)에서 P+형 캐소드 영역(130)을 향하는 수직적 전류 흐름 통로는 상기 P+형 애노드 영역(120) 및 P+형 캐소드 영역(130)의 하부로 깊게 고농도의 N형 웰 영역(140,150)이 형성되어 있기 때문에, 상기 수직적 전류 흐름 통로가 그만큼 하부로 확장되어 넓어진다. 즉, N-형 에피층(114)의 표면에 집중되던 전류가 상기 N-형 에피층(114)의 하부까지 깊숙히 확산된다.
도4a를 참조하면, 본 발명의 다른 실시예에 의한 과도 전압 억제 소자용 다이오드(200)의 평면도가 도시되어 있고, 도4b를 참조하면, 도4a의 4-4선 단면도가 도시되어 있다.
도시된 바와 같이 본 발명의 다른 실시예에 의한 다른 과도 전압 억제 소자용 다이오드(200)는 P+형 애노드 영역(220)이 일정 거리 이격된 채 복수개가 형성되고, 상기 각각의 P+형 애노드 영역(220) 사이에는 복수의 P+형 캐소드 영역(230)이 각각 형성되어 있다. 물론, 상기 각각의 P+형 애노드 영역(220) 및 P+형 캐소드 영역(230)에는 상술한 바와 같은 N형 웰 영역(240,250)이 형성되어 있다.
따라서, 상기 다이오드(200)는 서로 마주보는 P+형 애노드 영역(220) 및 P+형 캐소드 영역(230)의 넓이가 대폭적으로 증가됨으로써, 도4a에 도시된 바와 같이 수평적 전류 흐름 통로도 대폭적으로 증가된다.
도4c를 참조하면, 도4b의 도면에서 수직적 전류 흐름 특성이 도시되어 있다.
마찬가지로, 다수의 P+형 애노드 영역(220)에서 다수의 P+형 캐소드 영역(230)을 향하는 수직적 전류 흐름 통로는 상기 각각의 P+형 애노드 영역(220) 및 P+형 캐소드 영역(230)의 하부로 깊게 고농도의 N형 웰 영역(240,250)이 형성되어 있기 때문에, 상기 수직적 전류 흐름 통로가 그만큼 하부로 확장되어 넓어진다. 즉, N-형 에피층(114)의 표면에 집중되던 전류가 상기 N-형 에피층(114)의 하부까지 깊숙히 확장된다. 따라서, 이러한 다이오드는 수평적 및 수직적 전류 흐름 통로가 동시에 모두 증가됨으로써, 다이오드의 열화가 억제되고, 전기적 특성이 매우 향상된다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만, 본 발명은 이것으로만 한정되는 것은 아니며, 본 발명의 사상과 범주를 벗어나지 않는 범위내에서 여러가지로 변경된 실시예도 가능할 것이다.
따라서, 본 발명에 의한 과도 전압 억제 소자용 다이오드에 의하면, P+형 애노드 영역 및 P+ 캐소드 영역에 일정 넓이, 깊이 및 고농도를 갖는 N형 웰 영역이더 형성됨으로써, 수직적 전류 흐름 통로가 N-형 에피층 하부로 확장되어 증가되는 효과가 있다.
또한, 다수의 P+형 애노드 영역과 P+ 캐소드 영역이 상호 교차되어 형성됨으로써, 수평적 전류 흐름 통로도 더 증가되는 효과가 있다.
이러한 수직적 및 수평적 전류 흐름 통로의 증가에 의해 전류 흐름의 집중 현상이 방지되고, 또한 다이오드의 열화가 억제되며, 더불어 다이오드의 특성이 향상되는 효과가 있다.
Claims (3)
- P형 반도체 기판과, 상기 P형 반도체 기판 위에 형성된 N-형 에피층과, 상기 P형 반도체 기판 및 N-형 에피층 사이에 확산 형성된 N+형 매입층과, 상기 N-형 에피층을 감싸는 형태로 상기 P형 반도체 기판에까지 형성된 P+형 분리영역과, 상기 N-형 에피층에 일정 깊이로 이온주입 또는 확산 형성된 P+형 애노드 영역과, 상기 P+형 애노드 영역과 일정 거리 이격된 채 상기 N-형 에피층에 일정 깊이로 이온주입 또는 확산 형성된 P+형 캐소드 영역으로 이루어진 과도 전압 억제 소자용 다이오드에 있어서,상기 P+형 애노드 영역 및 P+형 캐소드 영역에는, 수직적 전류 흐름 통로가 N-형 에피층 하부로 확장되어 넓어지도록, N형 웰 영역이 더 형성된 것을 특징으로 하는 과도 전압 억제 소자용 다이오드.
- 제1항에 있어서, 상기 각각의 N형 웰 영역은 상기 P+형 애노드 영역 및 P+형 캐소드 영역의 넓이보다 작은 넓이를 갖는 동시에 농도는 더 높게 형성된 것을 특징으로 하는 과도 전압 억제 소자용 다이오드.
- 제2항에 있어서, 상기 P+형 애노드 영역은 복수개가 일정 거리 이격되어 형성되고, 상기 각각의 P+형 애노드 영역 사이에는 복수의 P+형 캐소드 영역이 각각 형성되어, 수평적 전류 흐름 통로가 측부로 확장되어 넓어지도록 된 것을 특징으로하는 과도 전압 억제 소자용 다이오드.
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| KR100952267B1 (ko) * | 2007-11-07 | 2010-04-09 | 주식회사 케이이씨 | 과도 전압 억제 소자 및 그 제조 방법 |
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| KR100952267B1 (ko) * | 2007-11-07 | 2010-04-09 | 주식회사 케이이씨 | 과도 전압 억제 소자 및 그 제조 방법 |
| KR100945626B1 (ko) * | 2009-10-14 | 2010-03-04 | 주식회사 케이이씨 | 과도 전압 억제 회로 |
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