JP2008211171A - バイポーラ型半導体装置、その製造方法およびツェナー電圧の制御方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 37
- 238000000034 method Methods 0.000 title claims description 59
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims abstract description 90
- 229910010271 silicon carbide Inorganic materials 0.000 claims abstract description 88
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 239000013078 crystal Substances 0.000 claims abstract description 23
- 238000005468 ion implantation Methods 0.000 claims description 49
- 150000002500 ions Chemical class 0.000 claims description 19
- 229910052782 aluminium Inorganic materials 0.000 claims description 15
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 15
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 12
- 238000010438 heat treatment Methods 0.000 claims description 10
- 229910052757 nitrogen Inorganic materials 0.000 claims description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 3
- 229910052698 phosphorus Inorganic materials 0.000 claims description 3
- 239000011574 phosphorus Substances 0.000 claims description 3
- 230000003213 activating effect Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 166
- 239000010408 film Substances 0.000 description 25
- 238000002513 implantation Methods 0.000 description 22
- 239000002019 doping agent Substances 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- 230000005684 electric field Effects 0.000 description 10
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 238000001994 activation Methods 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- 239000010409 thin film Substances 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 230000004913 activation Effects 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 230000000052 comparative effect Effects 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 239000006104 solid solution Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000005092 sublimation method Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 238000005275 alloying Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000003763 carbonization Methods 0.000 description 1
- 229910010293 ceramic material Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/866—Zener diodes
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
- H01L29/1608—Silicon carbide
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
- H01L29/66098—Breakdown diodes
- H01L29/66106—Zener diodes
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- H01L29/8613—Mesa PN junction diodes
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
Abstract
【課題】幅広いツェナー電圧（たとえば、１０〜５００Ｖ）範囲において、ツェナー電圧の精度の高いバイポーラ型半導体装置が提供すること。
【解決手段】メサ構造を有し、第１導電型炭化珪素単結晶基板と、第１導電型炭化珪素導電層と、第２導電型高ドーピング層と、第２導電型炭化珪素導電層とがこの順序で積層されてなることを特徴とするバイポーラ型半導体装置。
【選択図】図１
【解決手段】メサ構造を有し、第１導電型炭化珪素単結晶基板と、第１導電型炭化珪素導電層と、第２導電型高ドーピング層と、第２導電型炭化珪素導電層とがこの順序で積層されてなることを特徴とするバイポーラ型半導体装置。
【選択図】図１
Description
本発明は、バイポーラ型半導体装置、その製造方法およびツェナー電圧の制御方法に関し、より詳細にはツェナーダイオード、特に、炭化珪素を用いたツェナーダイオードに関するものである。
ツェナーダイオードは高キャリア密度のｐｎ接合界面を持ったバイポーラ型半導体素子であり、逆電圧印加時に生じる降伏現象（なだれ降伏もしくはツェナー降伏）を利用したダイオードである。降伏が生じる範囲では、ダイオードの端子間電圧は通電電流によらず一定（以下、ツェナー電圧）に保たれることを特徴とする。
従来、Ｓｉ等を用いたツェナーダイオードが知られているが、本発明者は、炭化珪素（ＳｉＣ）を用いたツェナーダイオードの作製方法を検討した。ＳｉＣは、シリコン（Ｓｉ）に比べて絶縁破壊強度が約１０倍、熱伝導度が約３倍と各種の優れた特性を有しており、パワー半導体装置に好適な材料として注目されている。
ＳｉＣバイポーラ半導体素子としては、ｐｎダイオードなどが既に知られている（特許文献１、非特許文献１〜７）。例えば、ＳｉＣで構成したｐｎダイオードは、１０ｋＶの高耐圧素子の場合、Ｓｉで構成したｐｎダイオードに比べて順方向電圧が約１／３と低く、オフ時の速度に相当する逆回復時間が約１／２０以下と高速であり、電力損失を約１／５以下に低減でき省エネルギー化に大きく貢献できる。
ＳｉＣ ｐｎダイオード以外のＳｉＣバイポーラ素子、例えばＳｉＣ ｎｐｎトランジスタ、ＳｉＣ ＳＩＡＦＥＴ、ＳｉＣ ＳＩＪＦＥＴなどについても同様に電力損失が低減されることが報告されている。
特開２００２−１８５０１５号公報
Material Science Forum Vols. 389-393 (2002) pp. 1317-1320
Material Science Forum Vols. 457-460 (2004) pp. 1029-1032
ＳｉＣ系セラミック新材料（日本学術振興会第124委員会，内田老鶴圃，342頁）
Journal of Applied Physics Vol. 96 No. 9 (2004) pp. 4916-4922
Journal of Applied Physics Vol. 92 No. 10 (2002) pp. 5863-587
Journal of Applied Physics Vol. 92 No. 1 (2002) pp. 549-554
Journal of Applied Physics Vol. 86 No. 2 (1999) pp. 752-758
現状、ＳｉＣツェナーダイオードの形成においては、第１導電型のＳｉＣ基板上にエピタキシャル成長法により第１導電型のＳｉＣ導電層を形成した後、この第１導電型のＳｉＣ導電層の上もしくは表面に、エピタキシャル成長法もしくはイオン打込みにより第２導電型のＳｉＣ導電層を形成することで、ｐｎ接合を形成している。
このような手法で形成されたＳｉＣツェナーダイオードの、ｐｎ接合が階段接合をしておりアクセプタ密度≧ドナー密度であるという条件下において、キャリア密度とツェナー電圧との関係を図２に示す。図中に示されている電圧値はツェナー電圧値である。この図
から、ドナー密度やアクセプタ密度を適切に選択することで幅広いツェナー電圧をもつダイオードが得られることがわかる。また、低いツェナー電圧を持つダイオードを得るためにはキャリア密度を高くする必要があることがわかる。
から、ドナー密度やアクセプタ密度を適切に選択することで幅広いツェナー電圧をもつダイオードが得られることがわかる。また、低いツェナー電圧を持つダイオードを得るためにはキャリア密度を高くする必要があることがわかる。
ただし、キャリア密度の上限値はドーパント（不純物とも呼ばれる）のＳｉＣに対する固溶限界等により制約を受ける。例えばｐ型導電層のドーパントの一つであるアルミニウムのＳｉＣに対する固溶限界は約２×１０21ｃｍ-3であり、加えて、アルミニウムがＳｉＣ中でアクセプタとして機能し得る上限値は８．９×１０19ｃｍ-3程度と報告されている（非特許文献３，４）。同様にｎ型導電層のドーパントの一つである窒素がＳｉＣ中でドナーとして機能し得る上限値は４×１０19ｃｍ-3である（非特許文献６，７）。しかも窒素をドーパントとしたｎ型導電層では、ドナー密度が２×１０19ｃｍ-3以上になると積層欠陥の発生が顕著になるといわれている（非特許文献５）。
次に、従来の方法で作製したＳｉＣツェナーダイオードにおける問題点を説明する。
まず、エピタキシャル成長法により第２導電型のＳｉＣ導電層を形成する場合の問題点を示す。エピタキシャル成長法によるＳｉＣ導電層の形成過程には、エピタキシャル成長開始直後（ガス導入開始）から定常状態に至るまでの過渡状態が存在し、この間ドーピング密度は安定しない。
まず、エピタキシャル成長法により第２導電型のＳｉＣ導電層を形成する場合の問題点を示す。エピタキシャル成長法によるＳｉＣ導電層の形成過程には、エピタキシャル成長開始直後（ガス導入開始）から定常状態に至るまでの過渡状態が存在し、この間ドーピング密度は安定しない。
たとえばｎ型の基板上にｎ型導電層を形成し、この上に、エピタキシャル成長法によりｐ型導電層を形成したダイオードにおいて、ドナー密度が１×１０18ｃｍ-3のｎ型導電層を用いてツェナー電圧が７０Ｖのダイオードを実現しようとした場合、その上に必要なｐ型エピタキシャル層のアクセプタ密度は１×１０19ｃｍ-3である。しかし、図３に示すようにｐｎ接合近傍におけるアクセプタ密度が設計値から外れると、得られるツェナー電圧は６０Ｖ〜１３０Ｖの間で変化し設計値どおりのツェナー電圧を得ることができず、歩留まりが低下する。特にアクセプタ密度が設計値に比べ低くなった場合、得られるツェナー電圧と設計値との乖離は大きくなることがわかる。
一方、過渡状態の許容時間は、ｐ型導電層へ伸びる空乏層の幅、およびエピタキシャル成長速度によって概ね予測できる。図４はツェナー電圧とｐ型導電層へ伸びる空乏層の幅（すなわち、ｐ型導電層形成される空乏層の厚さ）との関係を示している。
図４から、１０Ｖ〜１００Ｖのツェナー電圧を持つダイオードは、ｐ型導電層へ数ｎｍ〜１００ｎｍ程度の厚さで空乏層が伸長することがわかる。つまりｐ型導電層のアクセプタ密度は、少なくともｐ型導電層がｐｎ界面から数百ｐｍ〜１０ｎｍの厚さ（空乏層の厚さの１／１０程度）に成長する間で安定させる必要がある。エピタキシャル成長速度を２〜２０μｍ／ｈと考えた場合、エピタキシャル成長開始から数秒以内にアクセプタ密度を安定させなければならないことになるが、現状のエピタキシャル成長技術ではこのような制御は不可能である。
非特許文献２によれば約２２Ｖのツェナー電圧をもつメサ型のＳｉＣツェナーダイオードが報告されている。このダイオードのアクセプタ密度は１×１０19ｃｍ-3と記されている。しかし図２からわかるように、当該アクセプタ密度で得られるツェナー電圧は４０〜５０Ｖと考えられる。にもかかわらず約２２Ｖのツェナー電圧が得られたのは、メサ端部に局所的電界集中が生じて通電したのか、もしくはｐｎ接合界面近傍のｐ型導電層のアクセプタ密度が予想より高かったことが要因として考えられる。
このように、エピタキシャル成長法でｐｎ接合界面を形成した場合、設計どおりかつ再現性のあるツェナー電圧を得ることは難しい。
一方、エピタキシャル成長法の代わりにイオン打込み法によりｐ型導電層を形成する手
法がある。イオン打込み法を用いれば、エピタキシャル成長法に比べて比較的精度よくドーピング密度を制御することができる。イオン打込みによりｐ型導電層を形成したダイオードのツェナー電圧は、ｎ型導電層のドナー密度とイオン打込み層の形成条件（イオン種、ドーズ量そして打込みエネルギー）により決定される。
一方、エピタキシャル成長法の代わりにイオン打込み法によりｐ型導電層を形成する手
法がある。イオン打込み法を用いれば、エピタキシャル成長法に比べて比較的精度よくドーピング密度を制御することができる。イオン打込みによりｐ型導電層を形成したダイオードのツェナー電圧は、ｎ型導電層のドナー密度とイオン打込み層の形成条件（イオン種、ドーズ量そして打込みエネルギー）により決定される。
図５はドナー密度（Ｎｄ）が１×１０17ｃｍ-3、１×１０18ｃｍ-3、２×１０18ｃｍ-3、２×１０19ｃｍ-3および４×１０19ｃｍ-3の各ｎ型導電層の表面に、アルミニウムをドーパントとし、イオン打込み表面から打込み深さに至るｐ型導電層のドーピング密度が２×１０21となるようなｐ型導電層を形成した場合の、イオン打込みエネルギーとツェナー電圧および打込み深さの関係を示す。１０〜５００ｋｅＶの打込みエネルギーにおいて、ツェナー電圧は、打込みエネルギーすなわち打込み深さの増加にともない上昇している。また５００ｋｅＶ以上の打込みエネルギーにおいては、ツェナー電圧と両者の関係には飽和傾向がみられる。
また実際のダイオードにおいてはｐ型導電層の表面にアノード電極が形成されている。ｐ型導電層の表面に電極材となる金属薄膜を形成した後、高温下で合金化アニールを行うことにより電極材金属とＳｉＣの合金層が形成されオーミック電極となる。この合金層とｐｎ接合界面の距離、すなわちｐ型導電層の厚さは、パンチスルーを防止するために十分な厚さにしておく必要があり、例えば１μｍ以上の厚さのｐ型導電層が用いられる。このようにイオン打込みによりｐ型導電層を形成した場合、図５からわかるように高キャリア密度の導電層を適用しても３０〜４０Ｖ以下のツェナー電圧を持つダイオードを得ることは難しい。
イオン打込みで１μｍ以上の厚さをもつｐ型導電層を形成するためには、１ＭｅＶ以上の打込みエネルギーが必要である。最大打込みエネルギーを１ＭｅＶとして、Ａｌドーピング密度がＡｌの固溶限界となる２×１０21ｃｍ-3のボックスプロファイルを形成する場合、Ａｌイオンのドーズ量はおおよそ２×１０17ｃｍ-2となる。このような高ドーズエネルギーおよび高ドーズ量のイオン打込み作業はコストの増大につながるため、イオン打込みのみでｐ型導電層を形成することは好ましくない。
本発明は、上記した従来技術における問題点を解決するためになされたものであり、幅広いツェナー電圧（たとえば、１０〜５００Ｖ）範囲において、ツェナー電圧の精度の高いバイポーラ型半導体装置を提供すること、および幅広いツェナー電圧（たとえば、１０Ｖ〜５００Ｖ）をもつダイオードを、歩留まり良く作製することを目的としている。
従来の製造方法で、幅広いツェナー電圧（たとえば、１０Ｖ〜５００Ｖ）を有するツェナーダイオードを歩留りよく得ようとすると、以上をまとめると、下記の問題点がある。
・エピタキシャル成長法で第２導電型層を形成する場合
エピタキシャル成長開始から数秒以内にキャリア密度を安定させなければならないが、現状のエピタキシャル成長技術ではこのような制御は不可能である。
・イオン打込み法のみで第２導電型層を形成する場合
パンチスルーを抑制するために１μｍ以上の深さ、すなわち１ＭｅＶ以上の打込みエネルギーで第２導電型層を形成する必要があるが、この方法では高エネルギーでかつ高ドーズ量のイオン打込みとなり、すなわち高コストとなるため好ましい方法ではない。また４０Ｖ以下のツェナー電圧をもつツェナーダイオードを得ることは不可能である。
従来の製造方法で、幅広いツェナー電圧（たとえば、１０Ｖ〜５００Ｖ）を有するツェナーダイオードを歩留りよく得ようとすると、以上をまとめると、下記の問題点がある。
・エピタキシャル成長法で第２導電型層を形成する場合
エピタキシャル成長開始から数秒以内にキャリア密度を安定させなければならないが、現状のエピタキシャル成長技術ではこのような制御は不可能である。
・イオン打込み法のみで第２導電型層を形成する場合
パンチスルーを抑制するために１μｍ以上の深さ、すなわち１ＭｅＶ以上の打込みエネルギーで第２導電型層を形成する必要があるが、この方法では高エネルギーでかつ高ドーズ量のイオン打込みとなり、すなわち高コストとなるため好ましい方法ではない。また４０Ｖ以下のツェナー電圧をもつツェナーダイオードを得ることは不可能である。
本発明者は、上述の課題を解決するために鋭意検討した結果、第１導電型導電層の表面にイオン打込み法等によりドーピング密度が制御された第２導電型導電層を形成し、さらにこの上にエピタキシャル成長法等により第２導電型導電層を形成することで、ｐｎ接合界面近傍のキャリア密度を制御し、かつ十分な厚みの第２導電型導電層を有したダイオー
ドを得る手法、ならびに該ダイオード（ツェナーダイオード）によれば、幅広いツェナー電圧を高い精度で実現できることを見出し、本発明を完成するに至った。
ドを得る手法、ならびに該ダイオード（ツェナーダイオード）によれば、幅広いツェナー電圧を高い精度で実現できることを見出し、本発明を完成するに至った。
本発明のバイポーラ型半導体装置は、メサ構造を有し、第１導電型炭化珪素単結晶基板と、第１導電型炭化珪素導電層と、第２導電型高ドーピング層と、第２導電型炭化珪素導電層とがこの順序で積層されてなることを特徴としている。
前記第１導電型炭化珪素導電層および前記第２導電型炭化珪素導電層は、エピタキシャル成長法により形成されてなることが好ましい。
前記高ドーピング層は、イオン打込みにより形成されてなることが好ましい。
前記高ドーピング層は、イオン打込みにより形成されてなることが好ましい。
第２導電型がｐ型である場合には、前記高ドーピング層は、アルミニウムをイオン打込みすることにより形成されてなることが好ましい。
第２導電型がｎ型である場合には、前記高ドーピング層は、窒素または燐をイオン打込みすることにより形成されてなることが好ましい。
第２導電型がｎ型である場合には、前記高ドーピング層は、窒素または燐をイオン打込みすることにより形成されてなることが好ましい。
前記高ドーピング層の厚さは１５ｎｍ〜５５０ｎｍであり、前記高ドーピング層のドーピング密度は１×１０17ｃｍ-3〜２×１０21ｃｍ-3であることが好ましい。
本発明の第１のツェナー電圧の制御方法は、前記バイポーラ型半導体装置のツェナー電圧の制御方法であって、前記高ドーピング層のドーピング密度を１×１０17ｃｍ-3〜２×１０21ｃｍ-3とすることにより１０〜５００Ｖのツェナー電圧を連続的に得ることを特徴としている。
本発明の第１のツェナー電圧の制御方法は、前記バイポーラ型半導体装置のツェナー電圧の制御方法であって、前記高ドーピング層のドーピング密度を１×１０17ｃｍ-3〜２×１０21ｃｍ-3とすることにより１０〜５００Ｖのツェナー電圧を連続的に得ることを特徴としている。
本発明の第２のツェナー電圧の制御方法は、前記バイポーラ型半導体装置のツェナー電圧の制御方法であって、前記第１導電型炭化珪素導電層のドーピング密度を５×１０16ｃｍ-3〜４×１０19ｃｍ-3とすることにより１０〜５００Ｖのツェナー電圧を連続的に得ることを特徴としている。
本発明のバイポーラ型半導体装置の製造方法は、前記第１導電型炭化珪素単結晶基板の上にエピタキシャル成長法により前記第１導電型炭化珪素導電層を形成し、次いでこの第１導電型炭化珪素導電層の表面に１０ｋｅＶ〜５００ｋｅＶの打込みエネルギーで、且つ、ドーズ量が１．５×１０13〜１×１０17ｃｍ-2となるようなイオン打込み条件にて前記第２導電型高ドーピング層を形成した後、さらにこの第２導電型高ドーピング層の表面にエピタキシャル成長法により前記第２導電型炭化珪素導電層を形成することを特徴としている。
前記製造方法においては、前記高ドーピング層をイオン打込みにより形成し、次いで１６００℃以上の温度で熱処理を行うことで打込みイオンを活性化した後、該高ドーピング層の表面にエピタキシャル成長法により第２導電型炭化珪素導電層を形成することが好ましい。
本発明によれば、幅広いツェナー電圧（たとえば、１０〜５００Ｖ）範囲において、ツェナー電圧の精度の高いバイポーラ型半導体装置が提供される。
本発明によれば、ｐｎ接合界面近傍のキャリア密度を制御し、かつ十分な厚みの第２導電型導電層を有したダイオードを形成することにより、幅広いツェナー電圧（たとえば、１０〜５００Ｖ）のツェナー電圧を有するダイオードを歩留まり良く作製することができる。
本発明によれば、ｐｎ接合界面近傍のキャリア密度を制御し、かつ十分な厚みの第２導電型導電層を有したダイオードを形成することにより、幅広いツェナー電圧（たとえば、１０〜５００Ｖ）のツェナー電圧を有するダイオードを歩留まり良く作製することができる。
以下、本発明について図面を参照しながらさらに具体的に説明する。
図１に示すように、本発明のバイポーラ型半導体装置（炭化珪素（ＳｉＣ）ツェナーダイオード）１においては、第１導電型炭化珪素単結晶基板２と、第１導電型炭化珪素導電層３と、第２導電型高ドーピング層４と、第２導電型炭化珪素導電層５とがこの順序で積層されている。なお、同図は説明用のものであり、その実際の寸法等は、本明細書の記載および、従来技術に基づいて当業者が理解する所による。また本発明においては、第１導電型炭化珪素単結晶基板２から第１導電型炭化珪素導電層３に向かう方向を「上」と称す場合がある。
図１に示すように、本発明のバイポーラ型半導体装置（炭化珪素（ＳｉＣ）ツェナーダイオード）１においては、第１導電型炭化珪素単結晶基板２と、第１導電型炭化珪素導電層３と、第２導電型高ドーピング層４と、第２導電型炭化珪素導電層５とがこの順序で積層されている。なお、同図は説明用のものであり、その実際の寸法等は、本明細書の記載および、従来技術に基づいて当業者が理解する所による。また本発明においては、第１導電型炭化珪素単結晶基板２から第１導電型炭化珪素導電層３に向かう方向を「上」と称す場合がある。
以下、第１導電型がｎ型、第２導電型がｐ型の場合を中心に説明する。
第１導電型炭化珪素単結晶基板（ｎ+基板）２は、昇華法（改良レーリー法）、ＣＶＤ
法などにより得られたＳｉＣバルク結晶をスライスするなどして得られたｎ型のＳｉＣ単結晶基板である。
第１導電型炭化珪素単結晶基板（ｎ+基板）２は、昇華法（改良レーリー法）、ＣＶＤ
法などにより得られたＳｉＣバルク結晶をスライスするなどして得られたｎ型のＳｉＣ単結晶基板である。
第１導電型炭化珪素導電層（ｎ+型導電層）３は、窒素、燐などをドーパントとして含
有しており、そのドナー密度は５×１０16ｃｍ-3〜４×１０19ｃｍ-3程度であり、積層欠陥の発生を抑制する観点からは、２×１０19ｃｍ-3以下であることが好ましい。ドナー密度を上記範囲から任意に選択することで、１０〜５００Ｖのツェナー電圧を連続的に得ることができる。
有しており、そのドナー密度は５×１０16ｃｍ-3〜４×１０19ｃｍ-3程度であり、積層欠陥の発生を抑制する観点からは、２×１０19ｃｍ-3以下であることが好ましい。ドナー密度を上記範囲から任意に選択することで、１０〜５００Ｖのツェナー電圧を連続的に得ることができる。
ｎ+型導電層３の形成方法としてはエピタキシャル成長法が挙げられ、エピタキシャル
成長法によってｎ+基板２と同一の結晶型であるｎ+型のＳｉＣ単結晶膜を成長させてｎ+
型導電層３が形成される。
成長法によってｎ+基板２と同一の結晶型であるｎ+型のＳｉＣ単結晶膜を成長させてｎ+
型導電層３が形成される。
本発明のバイポーラ型半導体装置は、第１導電型炭化珪素導電層（ｎ+型導電層）３と
第２導電型炭化珪素導電層（ｐ+型導電層）５との間に第２導電型高ドーピング層（ｐ+型高ドーピング層）４を有することを特徴としており、該第２導電型高ドーピング層（ｐ+
型高ドーピング層）４のドーピング密度は、該ｐ+型導電層５のドーピング密度よりもド
ーピング密度よりも高いことが好ましい。
第２導電型炭化珪素導電層（ｐ+型導電層）５との間に第２導電型高ドーピング層（ｐ+型高ドーピング層）４を有することを特徴としており、該第２導電型高ドーピング層（ｐ+
型高ドーピング層）４のドーピング密度は、該ｐ+型導電層５のドーピング密度よりもド
ーピング密度よりも高いことが好ましい。
このｐ+型高ドーピング層４により、前記p+型導電層５のドーピング濃度が不安定であ
っても、ツェナー電圧の精度を高めることができる。
ｐ+型高ドーピング層４の厚さは、好ましくは１５〜５５０ｎｍであり、より好ましく
は３０〜５５０ｎｍであり、さらに好ましくは５０〜５５０ｎｍである。
っても、ツェナー電圧の精度を高めることができる。
ｐ+型高ドーピング層４の厚さは、好ましくは１５〜５５０ｎｍであり、より好ましく
は３０〜５５０ｎｍであり、さらに好ましくは５０〜５５０ｎｍである。
なお、本発明において、「第２導電型高ドーピング層（ｐ+型高ドーピング層）４の厚
さ」とは、この第２導電型高ドーピング層（ｐ+型高ドーピング層）４が第１導電型炭化
珪素導電層（ｎ+型導電層）３の表面からイオンを打ち込んで形成される場合であれば、
深さ方向へのドーピング密度分布（多段イオン打込み（注入）法の場合には、最大のイオン打込みエネルギーにより形成されるドーピング密度分布）において、該表面から最大のアクセプタ密度を与える位置までの距離（深さ）をいう。
さ」とは、この第２導電型高ドーピング層（ｐ+型高ドーピング層）４が第１導電型炭化
珪素導電層（ｎ+型導電層）３の表面からイオンを打ち込んで形成される場合であれば、
深さ方向へのドーピング密度分布（多段イオン打込み（注入）法の場合には、最大のイオン打込みエネルギーにより形成されるドーピング密度分布）において、該表面から最大のアクセプタ密度を与える位置までの距離（深さ）をいう。
１０〜５００Ｖのツェナー電圧を実現するためには、ｐ型高ドーピング層４のアクセプタ密度は１×１０17ｃｍ-3〜８．９×１０19ｃｍ-3とすれば良い。図４からわかるように、特に１０〜１００Ｖ程度の低いツェナー電圧を実現するためには２×１０18ｃｍ-3以上のアクセプタ密度とすることが望ましい。
ここで、イオン打込みによるＡｌのドーピング密度の意味とアクセプタ密度の意味とは異なることを説明する。イオン打込みしたＡｌは、イオン打込み後の活性化処理（高温アニール処理）によって活性化され、アクセプタとして機能する。たとえば８．９×１０19
ｃｍ-3のアクセプタ密度を得たい場合、活性化処理後のＡｌの活性化率が１０％ならば、８．９×１０20ｃｍ-3のドーピング密度をもつＡｌのイオン打込みが必要となる。この活性化率は活性化処理の条件によって変化するため、Ａｌドーピング密度の上限値はアルミニウムのＳｉＣに対する固溶限界値である２×１０21ｃｍ-3とした。またＡｌがアクセプタとして機能しうる上限値は８．９×１０19ｃｍ-3とされている。
ｃｍ-3のアクセプタ密度を得たい場合、活性化処理後のＡｌの活性化率が１０％ならば、８．９×１０20ｃｍ-3のドーピング密度をもつＡｌのイオン打込みが必要となる。この活性化率は活性化処理の条件によって変化するため、Ａｌドーピング密度の上限値はアルミニウムのＳｉＣに対する固溶限界値である２×１０21ｃｍ-3とした。またＡｌがアクセプタとして機能しうる上限値は８．９×１０19ｃｍ-3とされている。
ｐ型高ドーピング層４の形成方法としては、ｎ+型導電層３の表面にイオンを打込む方
法（イオン打込み法）、熱拡散法などが挙げられる。Ｓｉと異なりＳｉＣはドーパントの拡散定数が小さいため、ＳｉＣには熱拡散法の適用が難しいことを考慮すると、イオン打込み法が好ましい。
法（イオン打込み法）、熱拡散法などが挙げられる。Ｓｉと異なりＳｉＣはドーパントの拡散定数が小さいため、ＳｉＣには熱拡散法の適用が難しいことを考慮すると、イオン打込み法が好ましい。
イオン打込み法の場合、硼素やアルミニウムなどをイオン打込みすることが好ましく、硼素に比べ高温下で炭化珪素中に拡散することが少ない、すなわち注入したプロファイルを損なうことが少なく、設計に近いドーピングプロファイルを得ることができる点では、アルミニウムをイオン打込みすることが特に好ましい。
イオン打込み法により形成されたｐ型高ドーピング層（ｐ型イオン打込み層）４の、打込み表面から１５ｎｍ〜５５０ｎｍの深さにおける最大ドーピング密度は、好ましくは１×１０17ｃｍ-3〜２×１０21ｃｍ-3、さらに好ましくは２×１０18ｃｍ-3〜２×１０21ｃｍ-3である。
１０〜５００Ｖのツェナー電圧を実現するためには、ｐ型高ドーピング層４形成の際のイオン打込みは、たとえば１ｅＶ〜１０ＭｅＶの打込みエネルギーにてドーズ量が１．５×１０13〜１×１０17ｃｍ-2となるような条件で実施すればよい。尚、多段エネルギーによりイオン打込みを行うことでボックスプロファイルを形成しても良い。
特に、１０〜１００Ｖ程度の低いツェナー電圧を実現するためには、１０〜５００ｋｅＶの打込みエネルギーにてドーズ量が３×１０14〜１×１０17ｃｍ-2となるような条件でイオン打込みを実施することが好ましい。打込みエネルギーの下限値は、打込み可能な最低レベルの打込みエネルギーである。また、打込みエネルギーの上限値は、図５より導かれる。図５はｐ型イオン打込み層におけるアクセプタ密度を８．９×１０19ｃｍ-3に固定した場合の、打込みエネルギーとツェナー電圧の関係を示している。図５から、打込みエネルギーを５００ｋｅＶ以上にしても、ツェナー電圧の変化は認められない。よって打込みエネルギーの上限値を５００ｋｅＶとした。
さらに、図５から明らかなように、１０〜５００ｋｅＶの範囲で打込みエネルギーを変化させることにより、ツェナー電圧を精度良く容易に調節することができる。
ドーズ量の前記下限値は、１０ｋｅＶの打込みエネルギーにて１×１０17ｃｍ-3のドーピング密度を形成するために必要なドーズ量として求めた値である。また、ドーズ量の前記上限値は、１０〜５００ｋｅＶにて多段打込みを行い、ドーピング密度が２×１０21ｃｍ-3のボックスプロファイルを得るときに必要な全ドーズ量として求めた値である。
ドーズ量の前記下限値は、１０ｋｅＶの打込みエネルギーにて１×１０17ｃｍ-3のドーピング密度を形成するために必要なドーズ量として求めた値である。また、ドーズ量の前記上限値は、１０〜５００ｋｅＶにて多段打込みを行い、ドーピング密度が２×１０21ｃｍ-3のボックスプロファイルを得るときに必要な全ドーズ量として求めた値である。
イオンを打込んだ後、後述するｐ+型導電層５を形成する前には、Ａｒ等の雰囲気中で
温度１６００℃〜１８００℃で熱処理することにより、注入イオンを活性化させることが望ましい。熱処理時間は、たとえば１分間〜３０分間程度である。
温度１６００℃〜１８００℃で熱処理することにより、注入イオンを活性化させることが望ましい。熱処理時間は、たとえば１分間〜３０分間程度である。
第２導電型炭化珪素導電層（ｐ+型導電層）５は、硼素やアルミニウムをドーパントと
して含有しており、そのアクセプタ密度は、好ましくは５×１０17ｃｍ-3〜８．９×１０19ｃｍ-3、さらに好ましくは５×１０18ｃｍ-3〜８．９×１０19ｃｍ-3である。このｐ+
型導電層５により、後述するアノード電極とｐｎ接合界面とを十分に隔離することができ
、パンチスルー等を防ぐことができるので、バイポーラ型半導体装置の製造における歩留りの向上が可能となる。
して含有しており、そのアクセプタ密度は、好ましくは５×１０17ｃｍ-3〜８．９×１０19ｃｍ-3、さらに好ましくは５×１０18ｃｍ-3〜８．９×１０19ｃｍ-3である。このｐ+
型導電層５により、後述するアノード電極とｐｎ接合界面とを十分に隔離することができ
、パンチスルー等を防ぐことができるので、バイポーラ型半導体装置の製造における歩留りの向上が可能となる。
ｐ+型導電層５の形成方法としては、エピタキシャル成長法が挙げられ、ｐ+型イオン打込み層４を形成した後、このｐ+型イオン打込み層４の上にエピタキシャル成長法によっ
てｐ+型のＳｉＣ単結晶膜を成長させて、ｐ+型導電層５が形成される。
てｐ+型のＳｉＣ単結晶膜を成長させて、ｐ+型導電層５が形成される。
本発明のバイポーラ型半導体装置１は、メサ構造を有している。このメサ構造は以下の手順で形成することができる。
まず、第２導電型炭化珪素導電層（ｐ+型導電層）５の上に例えばＣＶＤ法（Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）により厚さ１０μｍ程度の酸化ケイ素膜を形成する。この酸化ケイ素膜上にフォトリソグラフィー技術によりメサ形状に対応したフォトレジスト膜を形成する。続いてフッ化水素酸により、フォトレジスト膜のない部分すなわち露出した酸化ケイ素膜を除去する。この作業によりｐ+型導電層５の表面にはメ
サ形状に対応した酸化ケイ素膜が形成される。
まず、第２導電型炭化珪素導電層（ｐ+型導電層）５の上に例えばＣＶＤ法（Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）により厚さ１０μｍ程度の酸化ケイ素膜を形成する。この酸化ケイ素膜上にフォトリソグラフィー技術によりメサ形状に対応したフォトレジスト膜を形成する。続いてフッ化水素酸により、フォトレジスト膜のない部分すなわち露出した酸化ケイ素膜を除去する。この作業によりｐ+型導電層５の表面にはメ
サ形状に対応した酸化ケイ素膜が形成される。
この酸化ケイ素膜をマスクとして、露出している第２導電型炭化珪素導電層（ｐ+型導
電層）５の領域を例えば反応性イオンエッチング（ＲＩＥ）により第２導電型炭化珪素導電層（ｐ+型導電層）５から、第１導電型炭化珪素導電層（ｎ+型導電層）３の一部に至るまで除去し、メサ構造６を形成する。メサ構造の高さおよび幅は、たとえば、それぞれ４μｍである。なお、ＲＩＥ用のマスクは酸化ケイ素膜に限らず、アルミニウムやニッケル等でも良い。
電層）５の領域を例えば反応性イオンエッチング（ＲＩＥ）により第２導電型炭化珪素導電層（ｐ+型導電層）５から、第１導電型炭化珪素導電層（ｎ+型導電層）３の一部に至るまで除去し、メサ構造６を形成する。メサ構造の高さおよび幅は、たとえば、それぞれ４μｍである。なお、ＲＩＥ用のマスクは酸化ケイ素膜に限らず、アルミニウムやニッケル等でも良い。
本発明のバイポーラ型半導体装置１は、メサ構造の周辺部での電界集中を緩和するために、少なくともｐｎ接合界面からメサ構造の周辺部にかけて、電界緩和構造７を有していることが好ましい。本発明のバイポーラ型半導体装置１が前記電界緩和構造７を有すると、ｐｎ境界面端部やメサ形状に起因して発生することのある局所的な電界集中を回避し、電界の集中をｐｎ境界面全体に分散させることにより、該半導体装置における局所的な絶縁破壊を回避することができる。この電界緩和構造７は、少なくともｐｎ接合界面からメサ周辺部にかけて硼素やアルミニウムをドーパントとしてイオン打込みすることにより形成される。イオン打込み後には、Ａｒ等の雰囲気中で温度１６００℃〜１８００℃で熱処理することにより、注入イオンを活性化させる。
本発明のバイポーラ型半導体装置１は、素子表面を保護するための酸化膜８（厚さ４０ｎｍ程度）を有していることが好ましい。この酸化膜８は、たとえば熱酸化法により形成される。
本発明のバイポーラ型半導体装置１用のカソード電極９およびアノード電極１０は、たとえば以下の方法で形成することができる。まず、前述同様、フォトリソグラフィー技術およびフッ酸を使用して、第１導電型炭化珪素単結晶基板（ｎ+基板）２および第２導電
型炭化珪素導電層（ｐ+型導電層）５から不要な酸化膜８を除去し、炭化珪素導電層を露
出させる。次にスパッタリング法等を用いて、ｎ+基板２の下面にはカソード電極９とし
てニッケル（厚さ：たとえば３５０ｎｍ）を、ｐ+型導電層５の上面にはアノード電極１
０としてチタン（厚さ：たとえば５０ｎｍ）およびアルミニウム（厚さ：たとえば１２５ｎｍ）の金属薄膜を順に形成する。これらの電極は、金属薄膜を形成した後、熱処理を行うことで合金化され、オーミック電極となる。
型炭化珪素導電層（ｐ+型導電層）５から不要な酸化膜８を除去し、炭化珪素導電層を露
出させる。次にスパッタリング法等を用いて、ｎ+基板２の下面にはカソード電極９とし
てニッケル（厚さ：たとえば３５０ｎｍ）を、ｐ+型導電層５の上面にはアノード電極１
０としてチタン（厚さ：たとえば５０ｎｍ）およびアルミニウム（厚さ：たとえば１２５ｎｍ）の金属薄膜を順に形成する。これらの電極は、金属薄膜を形成した後、熱処理を行うことで合金化され、オーミック電極となる。
また本発明において、ＳｉＣ単結晶の結晶型、結晶面などは、特に限定されるものではなく、各種のものについて本発明の効果を得ることができる。
上述したバイポーラ型半導体装置１においては、第１導電型がｎ型、第２導電型がｐ型
（ｎ+基板２と、ｎ+型導電層３と、ｐ+型高ドーピング層４と、ｐ+型導電層５とがこの順序で積層されている）であるが、導電型が反対、すなわち第１導電型がｐ型、第２導電型がｎ型（ｐ+基板２と、ｐ+型導電層３と、ｎ+型高ドーピング層（ｎ+型イオン打込み層）４と、ｎ+型導電層５とがこの順序で積層されている）であってもよい。
上述したバイポーラ型半導体装置１においては、第１導電型がｎ型、第２導電型がｐ型
（ｎ+基板２と、ｎ+型導電層３と、ｐ+型高ドーピング層４と、ｐ+型導電層５とがこの順序で積層されている）であるが、導電型が反対、すなわち第１導電型がｐ型、第２導電型がｎ型（ｐ+基板２と、ｐ+型導電層３と、ｎ+型高ドーピング層（ｎ+型イオン打込み層）４と、ｎ+型導電層５とがこの順序で積層されている）であってもよい。
以下、実施例により本発明をより具体的に説明するが、本発明はこれらの実施例に限定されるものではない。
［実施例］
以下の手順により、図１に示したＳｉＣツェナーダイオード（以下「素子」ともいう。）を複数個作製した。
［実施例］
以下の手順により、図１に示したＳｉＣツェナーダイオード（以下「素子」ともいう。）を複数個作製した。
まず昇華法（改良レーリー法）より製造されたＳｉＣバルク結晶をスライスして得られた、ｎ型の４Ｈ−ＳｉＣ単結晶基板であるｎ+基板２（ドナー密度７×１０18ｃｍ-3、厚
さ４００μｍ）の上に、エピタキシャル成長法によってｎ+基板２と同一の結晶型である
ｎ+型のＳｉＣ単結晶膜を成長させ、ｎ+型導電層３を形成した。ｎ+型導電層３は窒素を
ドーパントとして含有しており、ｎ+型導電層３のドナー密度は２×１０19ｃｍ-3であっ
た。
さ４００μｍ）の上に、エピタキシャル成長法によってｎ+基板２と同一の結晶型である
ｎ+型のＳｉＣ単結晶膜を成長させ、ｎ+型導電層３を形成した。ｎ+型導電層３は窒素を
ドーパントとして含有しており、ｎ+型導電層３のドナー密度は２×１０19ｃｍ-3であっ
た。
続いて、各ｎ+型導電層３の表面にアルミニウムをイオン打込みすることでｐ型イオン
打込み層４を形成した。イオン打込み条件は３０ｋｅＶの打込みエネルギーにてドーズ量が４×１０15ｃｍ-2となるような条件で実施した。この条件におけるドーピング密度の深さ方向のプロファイルは、打込み表面からの深さ３０ｎｍにおいて最大ドーピング密度１×１０21ｃｍ-3を示すものであった。すなわち、厚さ３０ｎｍ、最大ドーピング密度１×１０21ｃｍ-3のｐ+型高ドーピング層４を形成した。
打込み層４を形成した。イオン打込み条件は３０ｋｅＶの打込みエネルギーにてドーズ量が４×１０15ｃｍ-2となるような条件で実施した。この条件におけるドーピング密度の深さ方向のプロファイルは、打込み表面からの深さ３０ｎｍにおいて最大ドーピング密度１×１０21ｃｍ-3を示すものであった。すなわち、厚さ３０ｎｍ、最大ドーピング密度１×１０21ｃｍ-3のｐ+型高ドーピング層４を形成した。
イオンを打込んだ後、後述するｐ+型導電層５を形成する前に、Ａｒ雰囲気中で３分間
、温度１８００℃の熱処理をすることにより、打込まれた前記イオン（注入イオン）を活性化させた。
、温度１８００℃の熱処理をすることにより、打込まれた前記イオン（注入イオン）を活性化させた。
ｐ+型イオン打込み層４を形成した後、このｐ+型イオン打込み層４の上にエピタキシャル成長法によってｐ+型のＳｉＣ単結晶膜を成長させて、ｐ+型導電層５を形成した。ｐ+
型導電層５はアルミニウムをドーパントとして含有しており、ｐ+型導電層５のアクセプ
タ密度は８×１０18ｃｍ-3〜８×１０19ｃｍ-3であった。
型導電層５はアルミニウムをドーパントとして含有しており、ｐ+型導電層５のアクセプ
タ密度は８×１０18ｃｍ-3〜８×１０19ｃｍ-3であった。
次に、ｐ+型導電層５の上にＣＶＤ法により厚さ１０μｍ程度の酸化ケイ素膜を形成し
た。この酸化ケイ素膜上に、フォトリソグラフィー技術により、メサ形状に対応したフォトレジスト膜を形成した。続いてフッ化水素酸により、フォトレジスト膜のない部分、すなわち露出した酸化ケイ素膜を除去した。この酸化ケイ素膜をマスクとして、反応性イオンエッチング（ＲＩＥ）により、露出しているｐ+型導電層５の領域から、ｎ+型導電層３の一部に至るまで除去し、高さおよび幅が各４μｍであるメサ構造６を形成した。
た。この酸化ケイ素膜上に、フォトリソグラフィー技術により、メサ形状に対応したフォトレジスト膜を形成した。続いてフッ化水素酸により、フォトレジスト膜のない部分、すなわち露出した酸化ケイ素膜を除去した。この酸化ケイ素膜をマスクとして、反応性イオンエッチング（ＲＩＥ）により、露出しているｐ+型導電層５の領域から、ｎ+型導電層３の一部に至るまで除去し、高さおよび幅が各４μｍであるメサ構造６を形成した。
次に、メサ周辺部での電界集中を緩和するために、アルミニウムをドーパントとして、イオン打込みにより電界緩和構造７を形成した。イオン打込み後、Ａｒ雰囲気中で１６００℃〜１８００℃の熱処理にて注入イオンを活性化させた。
次に、素子表面を保護するため、電極を除く素子表面に熱酸化法により厚さ４０ｎｍ程度の酸化膜８を形成した。
続いて前述同様、フォトリソグラフィー技術およびフッ酸を使用して、ｎ+基板２およ
びｐ+型導電層５から不要な酸化ケイ素膜および酸化膜８を除去し、炭化珪素導電層を露
出させた。次にスパッタリング法を用いて、ｎ+基板２の下面にはカソード電極９として
ニッケル（厚さ３５０ｎｍ）の金属薄膜形成した後、１１００℃で熱処理することにより合金化し、オーミック電極を得た。同様にｐ+型導電層５の上面にはアノード電極１０と
してチタン（厚さ５０ｎｍ）およびアルミニウム（厚さ１２５ｎｍ）の金属薄膜を順に形成した後、９００℃で熱処理することにより合金化し、オーミック電極を得た。
続いて前述同様、フォトリソグラフィー技術およびフッ酸を使用して、ｎ+基板２およ
びｐ+型導電層５から不要な酸化ケイ素膜および酸化膜８を除去し、炭化珪素導電層を露
出させた。次にスパッタリング法を用いて、ｎ+基板２の下面にはカソード電極９として
ニッケル（厚さ３５０ｎｍ）の金属薄膜形成した後、１１００℃で熱処理することにより合金化し、オーミック電極を得た。同様にｐ+型導電層５の上面にはアノード電極１０と
してチタン（厚さ５０ｎｍ）およびアルミニウム（厚さ１２５ｎｍ）の金属薄膜を順に形成した後、９００℃で熱処理することにより合金化し、オーミック電極を得た。
［比較例］
p+型イオン打込み層４を形成しなかった以外は実施例と同様の方法により複数個の素子を製造した。なお、ｎ+型導電層３のドナー密度は１×１０19ｃｍ-3であり、ｐ+型導電層５のアクセプタ密度は１×１０18ｃｍ-3〜５×１０18ｃｍ-3であった。
p+型イオン打込み層４を形成しなかった以外は実施例と同様の方法により複数個の素子を製造した。なお、ｎ+型導電層３のドナー密度は１×１０19ｃｍ-3であり、ｐ+型導電層５のアクセプタ密度は１×１０18ｃｍ-3〜５×１０18ｃｍ-3であった。
［結果］
図２より、ドナー密度が２×１０19ｃｍ-3の場合、アクセプタ密度を調節することにより得られるツェナー電圧は約１５〜３０Ｖである。
図２より、ドナー密度が２×１０19ｃｍ-3の場合、アクセプタ密度を調節することにより得られるツェナー電圧は約１５〜３０Ｖである。
同様に、比較例の場合ドナー密度が１×１０19ｃｍ-3であるところ、アクセプタ密度を調節することにより得られるツェナー電圧は約２０〜４０Ｖである。
ツェナー電圧の評価結果を図７に示す。実施例の場合は、６５％の素子においてツェナー電圧が２０±２Ｖの範囲で得られた（一例として、電流−逆方向電圧特性を図５に示す）。一方、比較例の場合はp型導電層のアクセプタ密度が低くなったことにより、得られ
たツェナー電圧は４０以上と高く、その範囲も４０〜７５Ｖと広範囲であった。
ツェナー電圧の評価結果を図７に示す。実施例の場合は、６５％の素子においてツェナー電圧が２０±２Ｖの範囲で得られた（一例として、電流−逆方向電圧特性を図５に示す）。一方、比較例の場合はp型導電層のアクセプタ密度が低くなったことにより、得られ
たツェナー電圧は４０以上と高く、その範囲も４０〜７５Ｖと広範囲であった。
このようにｎ+型導電層３とｐ+型導電層５との間にｐ+型イオン打込み層４を設けるこ
とで、ツェナー電圧値のばらつきが少なく（歩留まり良く）かつ、イオン打込みのみでｐ+型導電層を形成した場合には実現不可能な、低いツェナー電圧をもつダイオードを実現
することができた。
とで、ツェナー電圧値のばらつきが少なく（歩留まり良く）かつ、イオン打込みのみでｐ+型導電層を形成した場合には実現不可能な、低いツェナー電圧をもつダイオードを実現
することができた。
１ バイポーラ型半導体装置（ＳｉＣツェナーダイオード）
２ 第１導電型炭化珪素単結晶基板（ｎ+基板）
３ 第１導電型炭化珪素導電層（ｎ+型導電層）
４ 第２導電型高ドーピング層（ｐ+型イオン打込み層）
５ 第２導電型炭化珪素導電層（ｐ+型導電層）
６ メサ構造
７ 電界緩和構造
８ 酸化膜
９ カソード電極
１０ アノード電極
２ 第１導電型炭化珪素単結晶基板（ｎ+基板）
３ 第１導電型炭化珪素導電層（ｎ+型導電層）
４ 第２導電型高ドーピング層（ｐ+型イオン打込み層）
５ 第２導電型炭化珪素導電層（ｐ+型導電層）
６ メサ構造
７ 電界緩和構造
８ 酸化膜
９ カソード電極
１０ アノード電極
Claims (10)
- メサ構造を有し、第１導電型炭化珪素単結晶基板と、第１導電型炭化珪素導電層と、第２導電型高ドーピング層と、第２導電型炭化珪素導電層とがこの順序で積層されてなることを特徴とするバイポーラ型半導体装置。
- 前記第１導電型炭化珪素導電層および前記第２導電型炭化珪素導電層がエピタキシャル成長法により形成されてなることを特徴とする請求項１に記載のバイポーラ型半導体装置。
- 前記高ドーピング層がイオン打込みにより形成されてなることを特徴とする請求項１または２に記載のバイポーラ型半導体装置。
- 第２導電型がｐ型であって、前記高ドーピング層が、アルミニウムをイオン打込みすることにより形成されてなることを特徴とする請求項３に記載のバイポーラ型半導体装置。
- 第２導電型がｎ型であって、前記高ドーピング層が、窒素または燐をイオン打込みすることにより形成されてなることを特徴とする請求項３に記載のバイポーラ型半導体装置。
- 前記高ドーピング層の厚さが１５ｎｍ〜５５０ｎｍであり、前記高ドーピング層のドーピング密度が１×１０17ｃｍ-3〜２×１０21ｃｍ-3であることを特徴とする請求項１〜５のいずれかに記載のバイポーラ型半導体装置。
- 請求項１〜６のいずれかに記載のバイポーラ型半導体装置のツェナー電圧の制御方法であって、前記高ドーピング層のドーピング密度を１×１０17ｃｍ-3〜２×１０21ｃｍ-3とすることにより１０〜５００Ｖのツェナー電圧を連続的に得ることを特徴とするツェナー電圧の制御方法。
- 請求項１〜６のいずれかに記載のバイポーラ型半導体装置のツェナー電圧の制御方法であって、前記第１導電型炭化珪素導電層のドーピング密度を５×１０16ｃｍ-3〜４×１０19ｃｍ-3とすることにより１０〜５００Ｖのツェナー電圧を連続的に得ることを特徴とするツェナー電圧の制御方法。
- 前記第１導電型炭化珪素単結晶基板の上にエピタキシャル成長法により前記第１導電型炭化珪素導電層を形成し、次いでこの第１導電型炭化珪素導電層の表面に１０ｋｅＶ〜５００ｋｅＶの打込みエネルギーで、且つ、ドーズ量が１．５×１０13〜１×１０17ｃｍ-2となるようなイオン打込み条件にて前記第２導電型高ドーピング層を形成した後、さらにこの第２導電型高ドーピング層の表面にエピタキシャル成長法により前記第２導電型炭化珪素導電層を形成することを特徴とする請求項１〜６のいずれかに記載のバイポーラ型半導体装置の製造方法。
- 前記高ドーピング層をイオン打込みにより形成し、次いで１６００℃以上の温度で熱処理を行うことで打込みイオンを活性化した後、該高ドーピング層の表面にエピタキシャル成長法により第２導電型炭化珪素導電層を形成することを特徴とする請求項９に記載のバイポーラ型半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007306297A JP5411422B2 (ja) | 2007-01-31 | 2007-11-27 | バイポーラ型半導体装置、その製造方法およびツェナー電圧の制御方法 |
| PCT/JP2008/051544 WO2008093789A1 (ja) | 2007-01-31 | 2008-01-31 | バイポーラ型半導体装置、その製造方法およびツェナー電圧の制御方法 |
| US12/525,198 US8178949B2 (en) | 2007-01-31 | 2008-01-31 | Bipolar semiconductor device, method for producing the same, and method for controlling Zener voltage |
| EP08704291A EP2110857A4 (en) | 2007-01-31 | 2008-01-31 | BIPOLAR SEMICONDUCTOR ELEMENT, METHOD FOR PRODUCING THE BIPOLAR SEMICONDUCTOR ELEMENT AND METHOD FOR CONTROLLING THE ZENER VOLTAGE |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007021638 | 2007-01-31 | ||
| JP2007021638 | 2007-01-31 | ||
| JP2007306297A JP5411422B2 (ja) | 2007-01-31 | 2007-11-27 | バイポーラ型半導体装置、その製造方法およびツェナー電圧の制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008211171A true JP2008211171A (ja) | 2008-09-11 |
| JP5411422B2 JP5411422B2 (ja) | 2014-02-12 |
Family
ID=39674094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007306297A Active JP5411422B2 (ja) | 2007-01-31 | 2007-11-27 | バイポーラ型半導体装置、その製造方法およびツェナー電圧の制御方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US8178949B2 (ja) |
| EP (1) | EP2110857A4 (ja) |
| JP (1) | JP5411422B2 (ja) |
| WO (1) | WO2008093789A1 (ja) |
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| JP2015056559A (ja) * | 2013-09-12 | 2015-03-23 | 株式会社東芝 | 半導体装置及びその製造方法 |
| EP3327792A1 (en) | 2016-11-29 | 2018-05-30 | Hitachi, Ltd. | Semiconductor device, manufacturing method thereof, and electric power conversion device |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US8445917B2 (en) | 2009-03-20 | 2013-05-21 | Cree, Inc. | Bidirectional silicon carbide transient voltage suppression devices |
| CN103855223B (zh) * | 2009-03-25 | 2016-09-28 | 罗姆股份有限公司 | 半导体装置 |
| JP5717674B2 (ja) * | 2012-03-02 | 2015-05-13 | 株式会社東芝 | 半導体装置の製造方法 |
| US8866148B2 (en) * | 2012-12-20 | 2014-10-21 | Avogy, Inc. | Vertical GaN power device with breakdown voltage control |
| EP2968132B1 (en) | 2013-03-14 | 2017-09-13 | Fresenius Kabi Deutschland GmbH | Injectable morphine formulations |
| BR112015022171B1 (pt) | 2013-03-14 | 2023-01-03 | Fresenius Kabi Deutschland Gmbh | Sistema de embalagem farmacêutica para um fármaco sensível ao oxigênio injetável |
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-
2007
- 2007-11-27 JP JP2007306297A patent/JP5411422B2/ja active Active
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2008
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- 2008-01-31 US US12/525,198 patent/US8178949B2/en not_active Expired - Fee Related
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| US8896084B2 (en) | 2010-02-23 | 2014-11-25 | Yoshitaka Sugawara | Semiconductor device |
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| US10283460B2 (en) | 2016-11-29 | 2019-05-07 | Hitachi, Ltd. | Semiconductor device, manufacturing method thereof, and electric power conversion device |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2008093789A1 (ja) | 2008-08-07 |
| US8178949B2 (en) | 2012-05-15 |
| US20100032686A1 (en) | 2010-02-11 |
| JP5411422B2 (ja) | 2014-02-12 |
| EP2110857A1 (en) | 2009-10-21 |
| EP2110857A4 (en) | 2011-06-15 |
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