CN109473354A - 一种基于碳化硅的漂移阶跃恢复二极管的制备方法及产品 - Google Patents

一种基于碳化硅的漂移阶跃恢复二极管的制备方法及产品 Download PDF

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Abstract

本发明属于半导体功率器件制备技术领域，公开了一种基于碳化硅的漂移阶跃恢复二极管的制备方法及产品，包括以下步骤：以碳化硅作为N+衬底，在其上依次外延生长掺Ⅴ族元素的N基区、掺Ⅲ族元素的P基区以及掺Ⅲ族元素的重掺杂P+区；采用机械切割斜角配合离子注入的方法或者采用等离子体刻蚀多级结终端扩展(JTE)形成终端保护；在终端上淀积钝化层形成保护层；在所形成的器件两端分别加工形成阴极电极和阳极电极；由此制得基于碳化硅的漂移阶跃恢复二极管；本发明还公开了采用该方法制得的两种基于碳化硅的漂移阶跃恢复二极管；实测结果通过本发明提供的制备方法所制得的漂移阶跃恢复二极管，其阻断电压和工作温度范围有明显提升。

Description

一种基于碳化硅的漂移阶跃恢复二极管的制备方法及产品
技术领域
本发明属于半导体功率器件技术领域，更具体地，涉及一种基于碳化硅的漂移阶跃恢复二极管的制备方法及产品。
背景技术
漂移阶跃恢复二极管(DSRD)被认为是工业应用中脉冲功率发生器的理想固态开关，最早是由俄罗斯约飞物理技术研究所的科学家在20世纪80年代中期发明。使具有一定持续时间的正向电流和反向电流通过p+-p-n-n+结构的DSRD，只要电流幅值和持续时间适合，DSRD能够迅速地截断反向电流(速度达到纳秒级)。为了最大化该效应，通过二极管的正向电流应具有低幅度和长持续时间，而反向电流应该是高幅度和短持续时间。理想状态是当反向电流幅值达到最大值时DSRD关断。
器件进一步的提升受到Si材料自身性质的局限，而SiC材料凭借其优良的性能特点成为近年来半导体器件研究中最为热门的材料之一。SiC半导体材料具有宽禁带、高击穿场强、高热导率、高饱和电子迁移率等特点，这使SiC器件能承受更高的温度、更大的电压和功率，并且SiC器件可以更好地工作在高频、高速条件下。
为了防止电场边缘集中效应，功率半导体器件需要制备终端。终端技术分为平面终端和台面终端。常见的平面终端有场板(FP)、场限环(FLR)、结终端扩展(JTE)等，台面终端有斜角(Bevel)、深槽(Deep-Dunch)等。DSRD有着终端难以设计，参数较多工艺复杂难控制的问题。
发明内容
针对现有技术的以上缺陷或改进需求，本发明提供了一种基于碳化硅的漂移阶跃恢复二极管的制备方法及产品，其目的在于采用碳化硅制备高耐压、高稳定度的器件，解决漂移阶跃恢复二极管终端难以设计、制备工艺复杂难控制的问题。
为实现上述目的，按照本发明的一个方面，提供了一种基于碳化硅的漂移阶跃恢复二极管的制备方法，包括：
(1)以碳化硅为N+衬底，在N+衬底上外延生长掺Ⅴ族元素的N基区；并在N基区上外延生长掺Ⅲ族元素的P基区，在P基区上外延生长掺Ⅲ族元素的重掺杂P+区，获得第一中间件；
(2)对上述第一中间件进行终端结构加工，获得第二中间件；
(3)在第二中间件的台面上形成台面保护层，获得第三中间件；
(4)在上述第三中间件的N+衬底与重掺杂P+区分别镀上金属，获得第四中间件；
将第四中间件置于气氛环境下进行退火处理，获得漂移阶跃恢复二极管；其中，N+衬底所在端形成欧姆接触电极阴极端，重掺杂P+区所在端形成欧姆接触电极阳极端。
优选地，上述基于碳化硅的漂移阶跃恢复二极管的制备方法，步骤(1)中，外延生长的环境温度控制在1500℃～1650℃，N基区掺Ⅴ族元素的掺杂浓度为6*1014～1*1016/cm3，厚度为10μm～100μm；P基区掺Ⅲ族元素的掺杂浓度为3*1016～2*1017/cm3，厚度为2μm～30μm；掺Ⅲ族元素的重掺杂P+区的掺杂浓度为1*1019～5*1019/cm3，厚度为1μm～5μm。
进一步优选地，上述基于碳化硅的漂移阶跃恢复二极管的制备方法，步骤(2)包括如下子步骤：
(2.1)在第一中间件的重掺杂P+区上淀积一层二氧化硅；
(2.2)采用机械切割成斜角的方法进行台面加工，使器件倾斜面与重掺杂P+区阳极端面呈40°～60°的斜角；
(2.3)利用反应离子刻蚀工艺执行表面处理，表面处理中采用的感应耦合等离子体刻蚀功率为400W～500W，偏置射频功率为120W～130W，刻蚀气体为CF4、O2混合气体，气压为0.25Pa，温度T为0℃，刻蚀时间300s～900s；
(2.4)进行铝离子的注入，离子注入的深度控制在0.3～0.5μm，剂量为8*1012～2.5*1013/cm2；
(2.5)在氩气的氛围环境、在1400℃～1600℃温度下退火5min～60min，得到结合了斜角和结终端扩展的结构的第二中间件。
进一步优选地，上述基于碳化硅的漂移阶跃恢复二极管的制备方法，步骤(2)包括如下子步骤：
(2.1)在真空环境下，采用磁控溅射法，以300W～450W的功率在第一中间件的重掺杂P+区上溅射一层100nm～200nm的金属镍作为掩膜；
(2.2)利用等离子体刻蚀工艺执行碳化硅刻蚀，碳化硅刻蚀中采用的感应耦合等离子体刻蚀功率为700W～800W，射频偏压为-2～0V，刻蚀气体为CF4、O2混合气体，气压为0.4～0.5Pa，温度T为0℃；
(2.3)采用光刻工艺露出重掺杂P+区上比当前台面略小的区域，采用磁控溅射法，以300W～450W的功率在重掺杂P+区上溅射一层100nm～200nm的金属镍作为掩膜，利用等离子体刻蚀工艺执行碳化硅刻蚀形成一级台阶，刻蚀功率为700W～800W，射频偏压为-2～0V，刻蚀气体为CF4、O2混合气体，气压为0.4～0.5Pa、温度T为0℃；
(2.4)重复步骤(2.3)刻蚀出多级台阶，获得多级刻蚀型结终端扩展结构的第二中间件。
进一步优选地，上述基于碳化硅的漂移阶跃恢复二极管的制备方法，步骤(4)包括如下子步骤：
(4.1)在真空环境下采用磁控溅射法，以300W～450W的功率在第三中间件的N+衬底溅射一层100nm～200nm的金属镍；
(4.2)在真空环境下采用磁控溅射法，以200W～400W的功率，在重掺杂P+区依次溅射一层80-100nm的镍金属、一层25nm～40nm的钛金属、一层60nm～100nm的铝金属和一层15nm～200nm的银金属，得到第四中间件；
采用镍制作阴极端欧姆接触电极，其比接触电阻小于10-6Ω·cm2；采用镍/钛/铝/银作阳极端欧姆接触电极，其比接触电阻小于10-6Ω·cm2；
(4.3)将第四中间件置于氮气的氛围环境，在900℃～1050℃温度下退火2min～5min，形成欧姆接触电极端；
采用镍制作阴极端欧姆接触电极，其比接触电阻小于10-6Ω·cm2；采用镍/钛/铝/银作阳极端欧姆接触电极，其比接触电阻小于10-6Ω·cm2。
进一步优选地，上述基于碳化硅的漂移阶跃恢复二极管的制备方法，在步骤(4.3)形成欧姆接触电极端之后，在两个欧姆接触电极均溅射一层顶层金属，顶层金属的材料优选金属铝。
通过上述方法所制备的基于碳化硅的漂移阶跃恢复二极管，包括阴极端、阳极端，沿着所述阴极端到所述阳极端的纵向方向依次分布有由碳化硅构成的N+衬底、在所述N+衬底上外延生长的掺Ⅴ族元素的N基区、在所述N基区上外延生长的掺Ⅲ族元素的P基区，以及在所述P基区上外延生长的掺Ⅲ族元素的重掺杂P+区，所述半导体断路开关具有400～600负斜角的台面结构或多级结终端扩展结构；
其中，N+衬底的厚度为300μm～350μm；N基区的掺杂浓度为6*1014～1*1016/cm3，厚度为10μm～100μm；所述P基区的掺杂浓度为3*1016～2*1017/cm3，厚度为2μm～30μm；所述重掺杂P+区的掺杂浓度为1*1019～5*1019/cm3，厚度为1μm～5μm。
总体而言，通过本发明所构思的以上技术方案与现有技术相比，能够取得下列有益效果：
(1)本发明提供的基于碳化硅的漂移阶跃恢复二极管的制备方法，具备宽禁带和高热导率，与常规DSRD相比能够在更高的温度下工作，器件可靠性得到提升；所制得的漂移阶跃恢复二极管具有耐高温、高功率和高频率的特性，将其进行应用时，散热系统可以更简便，减小了系统体积和复杂性。
(2)本发明提供的基于碳化硅的漂移阶跃恢复二极管的制备方法，采用碳化硅材料的外延生长技术，N型和P型碳化硅材料均通过晶体生长掺杂实现，能够更好控制各区域的浓度分布和尺寸，有利于完整器件的制备；
(3)本发明提供的基于碳化硅的漂移阶跃恢复二极管的制备方法，其两个优选方案制备了两种具有不同终端结构的方案，一种是结合了斜角和结终端扩展的结构，具有高度的稳定性，且无需光刻对准，既能够提升器件的耐压又能够节省芯片面积；第二种是多级刻蚀型结终端扩展的结构，制备方法简单，避免了退火引起器件表面粗糙度增加的缺陷，台阶利用反应离子刻蚀的工艺来完成，刻蚀深度可以精确控制。
附图说明
图1是本发明提供的基于碳化硅的漂移阶跃恢复二极管的制备方法的工艺流程示意图；
图2是实施例1提供的制备方法所制得的基于碳化硅的应用斜角+结终端扩展结构的漂移阶跃恢复二极管的结构示意图；
图3是实施例2提供的制备方法所制得的基于碳化硅的应用刻蚀型结终端扩展结构的漂移阶跃恢复二极管的结构示意图。
在所有附图中，相同的附图标记用来表示相同的元件或结构，其中：
1-N+衬底、2-N基区、3-P基区、4-P+区、5-P+离子注入区、6-钝化层、7-阳极金属、8-阴极金属；11-N+衬底、12-N基区、13-P基区、14-P+区、15-钝化层、16-阳极金属、17-阴极金属。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
参照图1，本发明实施例提供的基于碳化硅的漂移阶跃恢复二极管的制备方法，包括如下步骤：
(1)抛光并清洗碳化硅N+衬底，在N+衬底上外延生长掺Ⅴ族元素的N基区；并在N基区上外延生长掺Ⅲ族元素的P基区，在P基区上外延生长掺Ⅲ族元素的重掺杂P+区，获得第一中间件；
(2)对上述第一中间件进行终端结构加工，获得第二中间件；
(3)在第二中间件的台面上沉积钝化层形成台面保护层，获得第三中间件；
(4)在上述第三中间件的N+衬底与重掺杂P+区分别镀上金属电极区，获得第四中间件；
将第四中间件置于氮气的氛围环境，在900℃～1050℃温度下退火2min～5min，获得漂移阶跃恢复二极管；其中，N+衬底所在端形成欧姆接触电极阴极端，重掺杂P+区所在端形成欧姆接触电极阳极端。
结合实施例1和2具体阐述如下：
实施例1
(1)将4H-结构的厚度为350μm的SiC材料抛光后，依次在三氯乙烯、丙酮、无水乙醇中沸煮10分钟；用去离子水清洗并沸煮10分钟后再用硫酸、亚磷酸按照3:1体积比配置的溶液中加热10分钟，之后采用去离子水清洗干净，并用氟化氢溶液去除表面氧化层，形成N+衬底；
(2)在1650℃温度下，在N+衬底上外延生长掺Ⅴ族元素的N基区，N基区的浓度控制在9*1014/cm3，厚度控制在60μm；在N基区上外延生长掺Ⅲ族元素的P基区，P基区的浓度控制在3*1016/cm3，厚度控制在7.5μm；在P基区上外延生长掺Ⅲ族元素的重掺杂P+区；重掺杂P+区的掺杂浓度控制在1*1019/cm3，厚度为2μm；
(3)在步骤(2)获取得的器件上制备终端结构，具体如下：
(3.1)在外延片P+层表面采用化学气相沉积法、在300℃温度下沉积一层3μm的二氧化硅层；
(3.2)采用机械切割成斜角的方法进行台面加工，将PN结切割穿透，使PN结倾斜面与P+区阳极端面呈400～600的负斜角，在一个优选实施例中为450的负斜角；
(3.3)采用反应离子刻蚀工艺执行表面处理，通过控制刻蚀速率和刻蚀环境控制表面粗糙度：刻蚀功率为600W、射频源偏压为-10V，刻蚀气体为CF4、O2混合气体，在一个优选实施例中CF4/O2的比率为15/22，气压为0.25Pa，温度T为0℃，碳化硅刻蚀深度控制在300～600nm；
(3.4)进行铝离子注入，离子注入的深度控制在0.5μm，剂量控制在2*1013/cm2；
(3.5)采用氟化氢溶液去除器件表面氧化层，在外延片P+层一面采用化学气相沉积法，在300℃温度下沉积一层1μm的二氧化硅层，置于氩气的氛围环境，在1550℃温度下退火30min；
(4)采用氟化氢溶液去除器件表面氧化层，在外延片P+层一面采用化学气相沉积法，在300℃温度下沉积一层1.5μm的二氧化硅层；光刻露出有源区，采用反应离子刻蚀工艺去除有源区的二氧化硅，刻蚀功率为200W，射频源功率为60W，刻蚀气体为CHF3、Ar混合气体，在一个优选实施例中CHF3/Ar的比率为20/5，气压为0.25Pa；
(5)在步骤(4)获取得的器件两端分别加工形成阴极的电极和阳极的电极；其具体过程如下：
(5.1)在真空环境下，采用磁控溅射法以400W功率，在N+衬底溅射一层200nm的金属镍；
(5.2)在真空环境下，采用磁控溅射法以300W的功率，在重掺杂P+区依次溅射一层80nm的镍金属、一层40nm的钛金属、一层60nm的铝金属和一层200nm的银金属；
(5.3)在氮气氛围环境里，在1000℃温度下，退火2min，形成欧姆接触电极端；
(5.4)在欧姆接触电极的阴极和阳极两端分别溅射一层铝作为顶层金属，由此完成基于碳化硅的应用新型终端技术的漂移阶跃恢复二极管的制备。
参照图2是实施例1提供的制备方法制得的基于碳化硅的漂移阶跃恢复二极管经表面处理后的结构示意图；沿着阴极端到阳极端的纵向方向依次分布有由碳化硅构成的N+衬底1、在该N+衬底上外延生长的掺Ⅴ族元素的N基区2、在该N基区上外延生长的掺Ⅲ族元素的P基区3，以及在该P基区上外延生长的掺Ⅲ族元素的重掺杂P+区4；图中5所示意的是结终端扩展、6所示意的是钝化层、7所示意的是阳极金属、8所示意的是阴极金属。
实施例1所制得的基于碳化硅的漂移阶跃恢复二极管，N+衬底的厚度为350μm；N基区掺杂Ⅴ族元素譬如磷的浓度为9*1014/cm3，厚度为60μm；P基区的掺杂Ⅲ族元素譬如铝的浓度为3*1016/cm3，厚度为7.5μm；重掺杂P+区的掺杂Ⅲ族元素譬如硼的浓度为1*1019/cm3，厚度为2μm。
实施例2
按照图1所示意的流程来制备基于碳化硅的漂移阶跃恢复二极管，与实施例1的步骤相近，区别在于：
步骤(2)中，在1600℃温度下，N基区的浓度控制在7*1015/cm3，厚度控制在12μm；P基区的浓度控制在8*1016/cm3，厚度控制在2μm；P+区的掺杂浓度控制在1*1019/cm3，厚度为1μm；
步骤(3)中，制备终端结构的具体方法如下：
(3.1)在真空环境下，采用磁控溅射法以300W～450W的功率，在步骤(2)获取得的器件的重掺杂P+区上溅射一层100nm～200nm的金属镍作为掩膜；在一个优选实施例中，磁控溅射的功率采用400W；在一个优选的实施例中，金属镍的厚度为200nm；
(3.2)利用等离子体刻蚀工艺执行碳化硅刻蚀，感应耦合等离子体刻蚀功率为700W～800W，射频偏压为-2～0V，刻蚀气体为CF4、O2混合气体，气压为0.4～0.5Pa，温度T为0℃，刻蚀深度控制在4μm；
(3.3)重复步骤(3.1)～(3.2)，刻蚀深度控制在240nm，刻蚀出第一级结终端扩展结构；
(3.4)重复步骤(3.1)～(3.2)，刻蚀深度控制在240nm，刻蚀出第二级结终端扩展结构；
(3.5)重复步骤(3.1)～(3.2)，刻蚀深度控制在1.56μm，刻蚀出第三级结终端扩展结构。
参照图3，是实施例2提供的制备方法所获得的基于碳化硅的漂移阶跃恢复二极管经表面处理后的结构示意图；沿着阴极端到阳极端的纵向方向依次分布有由碳化硅构成的N+衬底11、在该N+衬底上外延生长的掺Ⅴ族元素的N基区12、在该N基区上外延生长的掺Ⅲ族元素的P基区13，以及在该P基区上外延生长的掺Ⅲ族元素的重掺杂P+区14；图中15所示意的是钝化层、16所示意的是阳极金属、17所示意的是阴极金属。
实施例2里，N+衬底的厚度为350μm；N基区掺杂Ⅴ族元素的浓度为7*1015/cm3，厚度为12μm；P基区的掺杂Ⅲ族元素的浓度为8*1016/cm3，厚度为2μm；重掺杂P+区的掺杂Ⅲ族元素的浓度为1*1019/cm3，厚度为1μm。
实施例3～6的步骤与实施例1或2相同，区别在于工艺参数；将实施例3～6区别于实施例1或2的工艺参数列表如下：
表1实施例3～6工艺参数列表之一
表2实施例3～6工艺参数列表之二
实施例 铝离子注入深度/μm 铝离子注入剂量/cm<sup>2</sup>
3 0.5 8*10<sup>12</sup>
4 0.3 2.5*10<sup>13</sup>
5 0.4 2*10<sup>13</sup>
6 0.5 1.5*10<sup>13</sup>
本发明提供的制备方法，采用外延生长的方法，N型和P型碳化硅材料均通过晶体生长掺杂实现，可较好的控制各区域的浓度分布，有利于完整器件的制备；且通过外延生长的方法生长出厚达100μm的N基区，可以获得耐压高达10kV以上的器件。
另一方面，采用机械切割成斜角的方法相比传统磨角的方法，更方便且斜角更精确，降低对器件的损坏风险；采用负斜角配合离子注入的工艺来形成结终端扩展，达到既减小表面电场，提高表面耐压能力，又不致过多损失芯片面积的同时提高器件性能的目的。采用多级刻蚀型结终端扩展的结构，制备步骤简单，改善表面电场效果明显，且避免了离子注入后的退火引起器件表面粗糙度增加的缺陷，反应离子刻蚀的深度可以精确控制，使得器件最大限度得符合设计要求。
本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种基于碳化硅的漂移阶跃恢复二极管的制备方法，其特征在于，包括如下步骤：
(1)以碳化硅为N+衬底，在N+衬底上外延生长掺Ⅴ族元素的N基区；并在N基区上外延生长掺Ⅲ族元素的P基区，在P基区上外延生长掺Ⅲ族元素的重掺杂P+区，获得第一中间件；
(2)对所述第一中间件进行终端结构加工，获得第二中间件；
(3)在所述二中间件的台面上形成台面保护层，获得第三中间件；
(4)在所述第三中间件的N+衬底与重掺杂P+区分别镀上金属，获得第四中间件；
将第四中间件置于气氛环境下进行退火处理，获得漂移阶跃恢复二极管；其中，N+衬底所在端形成欧姆接触电极阴极端，重掺杂P+区所在端形成欧姆接触电极阳极端。
2.如权利要求1所述的制备方法，其特征在于，步骤(1)中，外延生长的环境温度控制在1500℃～1650℃，N基区掺Ⅴ族元素的掺杂浓度为6*1014～1*1016/cm3，厚度为10μm～100μm；P基区掺Ⅲ族元素的掺杂浓度为3*1016～2*1017/cm3，厚度为2μm～30μm。
3.如权利要求1或2所述的制备方法，其特征在于，步骤(1)中，掺Ⅲ族元素的重掺杂P+区的掺杂浓度为1*1019～5*1019/cm3，厚度为1μm～5μm。
4.如权利要求1或2所述的制备方法，其特征在于，步骤(2)包括如下子步骤：
(2.1)在所述第一中间件的重掺杂P+区上淀积一层二氧化硅；
(2.2)采用机械切割成斜角的方法进行台面加工，使器件倾斜面与重掺杂P+区阳极端面呈400～600的斜角；
(2.3)利用反应离子刻蚀工艺执行表面处理，表面处理中采用的感应耦合等离子体刻蚀功率为400W～500W，偏置射频功率为120W～130W，刻蚀气体为CF4、O2混合气体，气压为0.25Pa，温度T为0℃，刻蚀时间300s～900s；
(2.4)进行铝离子的注入，离子注入的深度控制在0.3～0.5μm，剂量为8*1012～2.5*1013/cm2；
(2.5)在氩气的氛围环境、在1400℃～1600℃温度下退火5min～60min，得到结合了斜角和结终端扩展结构的第二中间件。
5.如权利要求1或2所述的制备方法，其特征在于，步骤(2)包括如下子步骤：
(2.1)在真空环境下，采用磁控溅射法，以300W～450W的功率在第一中间件的重掺杂P+区上溅射一层100nm～200nm的金属镍作为掩膜；
(2.2)利用等离子体刻蚀工艺执行碳化硅刻蚀，碳化硅刻蚀中采用的感应耦合等离子体刻蚀功率为700W～800W，射频偏压为-2～0V，刻蚀气体为CF4、O2混合气体，气压为0.4～0.5Pa，温度T为0℃；
(2.3)采用光刻工艺露出重掺杂P+区上比当前台面小的区域，采用磁控溅射法以300W～450W的功率在重掺杂P+区上溅射一层100nm～200nm的金属镍作为掩膜，利用等离子体刻蚀工艺执行碳化硅刻蚀形成一级台阶，刻蚀功率为700W～800W，射频偏压为-2～0V，刻蚀气体为CF4、O2混合气体，气压为0.4～0.5Pa、温度T为0℃；
(2.4)重复步骤(2.3)刻蚀出多级台阶，获得多级刻蚀型结终端扩展结构的第二中间件。
6.如权利要求1或2所述的制备方法，其特征在于，步骤(4)包括如下子步骤：
(4.1)在真空环境下采用磁控溅射法在第三中间件的N+衬底溅射一层金属镍；
(4.2)在真空环境下采用磁控溅射法在重掺杂P+区依次溅射一层镍金属、一层钛金属、一层铝金属和一层银金属，得到第四中间件；
(4.3)将第四中间件置于氮气的氛围环境退火，形成欧姆接触电极端。
7.如权利要求5所述的制备方法，其特征在于，在步骤(4.3)形成欧姆接触电极端之后，在两个欧姆接触电极均溅射一层顶层金属，所述顶层金属的材料优选金属铝。
8.一种如权利要求1～7所述的制备方法所制得的基于碳化硅的漂移阶跃恢复二极管，其特征在于，包括阴极端、阳极端，沿着所述阴极端到所述阳极端的纵向方向依次分布有由碳化硅构成的N+衬底、在所述N+衬底上外延生长的掺Ⅴ族元素的N基区、在所述N基区上外延生长的掺Ⅲ族元素的P基区，以及在所述P基区上外延生长的掺Ⅲ族元素的重掺杂P+区，所述半导体断路开关具有400～600负斜角的台面结构或多级结终端扩展结构；
所述N+衬底的厚度为300μm～350μm；N基区的掺杂浓度为6*1014～1*1016/cm3，厚度为10μm～100μm；所述P基区的掺杂浓度为3*1016～2*1017/cm3，厚度为2μm～30μm；所述重掺杂P+区的掺杂浓度为1*1019～5*1019/cm3，厚度为1μm～5μm。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112563320A (zh) * 2020-11-29 2021-03-26 中国电子科技集团公司第五十五研究所 一种高压漂移阶跃恢复器件性能提升方法
CN116230743A (zh) * 2022-04-09 2023-06-06 重庆理工大学 一种氧化镓pn异质结二极管
WO2023173425A1 (zh) * 2022-03-18 2023-09-21 华为技术有限公司 碳化硅晶体管的结构和制备方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009177028A (ja) * 2008-01-25 2009-08-06 Toshiba Corp 半導体装置
US8178949B2 (en) * 2007-01-31 2012-05-15 The Kansai Electric Power Co., Inc. Bipolar semiconductor device, method for producing the same, and method for controlling Zener voltage
CN103474478A (zh) * 2013-09-17 2013-12-25 西安电子科技大学 一种碳化硅sbd器件
CN103489926A (zh) * 2012-06-08 2014-01-01 丰田合成株式会社 半导体器件
CN104616978A (zh) * 2014-12-31 2015-05-13 国家电网公司 一种碳化硅功率器件终端结构的制作方法
CN104637793A (zh) * 2014-12-31 2015-05-20 国家电网公司 一种碳化硅器件终端结构的制作方法
CN105185820A (zh) * 2015-08-18 2015-12-23 华中科技大学 一种基于碳化硅的半导体断路开关及其制备方法
CN106298967A (zh) * 2015-06-02 2017-01-04 中国科学院苏州纳米技术与纳米仿生研究所 碳化硅二极管及其制备方法
CN107546114A (zh) * 2017-09-07 2018-01-05 中国工程物理研究院电子工程研究所 一种SiC高压功率器件结终端的制备方法
US10079282B2 (en) * 2013-09-03 2018-09-18 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8178949B2 (en) * 2007-01-31 2012-05-15 The Kansai Electric Power Co., Inc. Bipolar semiconductor device, method for producing the same, and method for controlling Zener voltage
JP2009177028A (ja) * 2008-01-25 2009-08-06 Toshiba Corp 半導体装置
CN103489926A (zh) * 2012-06-08 2014-01-01 丰田合成株式会社 半导体器件
US10079282B2 (en) * 2013-09-03 2018-09-18 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
CN103474478A (zh) * 2013-09-17 2013-12-25 西安电子科技大学 一种碳化硅sbd器件
CN104616978A (zh) * 2014-12-31 2015-05-13 国家电网公司 一种碳化硅功率器件终端结构的制作方法
CN104637793A (zh) * 2014-12-31 2015-05-20 国家电网公司 一种碳化硅器件终端结构的制作方法
CN106298967A (zh) * 2015-06-02 2017-01-04 中国科学院苏州纳米技术与纳米仿生研究所 碳化硅二极管及其制备方法
CN105185820A (zh) * 2015-08-18 2015-12-23 华中科技大学 一种基于碳化硅的半导体断路开关及其制备方法
CN107546114A (zh) * 2017-09-07 2018-01-05 中国工程物理研究院电子工程研究所 一种SiC高压功率器件结终端的制备方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112563320A (zh) * 2020-11-29 2021-03-26 中国电子科技集团公司第五十五研究所 一种高压漂移阶跃恢复器件性能提升方法
WO2023173425A1 (zh) * 2022-03-18 2023-09-21 华为技术有限公司 碳化硅晶体管的结构和制备方法
CN116230743A (zh) * 2022-04-09 2023-06-06 重庆理工大学 一种氧化镓pn异质结二极管
CN116230743B (zh) * 2022-04-09 2024-02-23 重庆理工大学 一种氧化镓pn异质结二极管

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