JPS6047436A - 半導体集積回路 - Google Patents

半導体集積回路

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Publication number
JPS6047436A
JPS6047436A JP15522683A JP15522683A JPS6047436A JP S6047436 A JPS6047436 A JP S6047436A JP 15522683 A JP15522683 A JP 15522683A JP 15522683 A JP15522683 A JP 15522683A JP S6047436 A JPS6047436 A JP S6047436A
Authority
JP
Japan
Prior art keywords
region
type
regions
island
diffused
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP15522683A
Other languages
English (en)
Inventor
Tetsuo Asano
哲郎 浅野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Sanyo Electric Co Ltd
Sanyo Electric Co Ltd
Sanyo Denki Co Ltd
Original Assignee
Tokyo Sanyo Electric Co Ltd
Sanyo Electric Co Ltd
Sanyo Denki Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Sanyo Electric Co Ltd, Sanyo Electric Co Ltd, Sanyo Denki Co Ltd filed Critical Tokyo Sanyo Electric Co Ltd
Priority to JP15522683A priority Critical patent/JPS6047436A/ja
Publication of JPS6047436A publication Critical patent/JPS6047436A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/761PN junctions

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Bipolar Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (イ)産業上の利用分野 本発明はサイリスタ寄生効果を抑制する半導体集積回路
に関する。
(ロ)従来技術 従来の半導体集積回路では第1図に示す如く、P型の半
導体基板(11と、その上に積層されるN型のエピタキ
シャル層(2)と、エピタキシャル層(2)を各島領域
131 f4)に分離するP 型の分離領域(5)と、
第1の島領域(3)表面に拡散したP型拡散抵抗領域(
6)と、第2の島領域(4)あるいは第2の島領域(4
)に+ 設けたN 型のトンネル抵抗領域(7)とを備えた半導
体集積回路に於いては、P型の拡散抵抗領域(6)と第
2の島領域(4)あるいはN 型のトンネル抵抗領域(
力との間に寄生サイリスタが発生するおそれがある。
すなわち拡散抵抗領域(6)が高電位にバイアスされ、
第1の島領域(3)がフローティング状態にあり、エビ
クキシャル抵抗として用いる第2の島領域(4)あるい
はトンネル抵抗領域(7)を低電位にバイアスされると
、拡散抵抗領域(6)、第1の島領域(3)、分離領域
(5)、第2の島領域(4)あるいはトンネル抵抗領域
(7)でPNPNの自己バイアス型寄生サイリスタある
いは基板(1)電位の上昇による他励バイアス型寄生サ
イリスタを形成し、寄生サイリスタがターンオンすると
矢印の如く寄生電流が流れる。
第4図は寄生サイリスタの等価回路図であり、Tr、は
拡散抵抗領域(6)第1の島領域(3)および分離領域
(5)で形成されるPNP )う/リスタであり、Tr
、は第1の島領域(3)分離領域(5)および第2の島
領域(4)あるいはトンネル抵抗領域(力で形成される
NPNトランジスタである。
斯る寄生サイリスタ効果は半導体基板(1)とコンタク
トしている接地端子より先に電源端子をソケットに挿入
したときに発生して基板電位が上り、接地端子をソケッ
トに挿入しても数100mAの電流が流れ続ける。
(→ 発明の目的 本発明は断点に鑑みてなされ、従来の寄生サイリスタ効
果を防止する半導体集積回路を提供することにある。
に)発明の構成 本発明に依る半導体集積回路は第2図に示す如く、P型
の半導体基板(1υと、その上に積層されたN型のエピ
タキシャル層α2と、エピタキシャル層aりを各島領域
u31(14)にPN分離するP 型の分離領域α9と
、第1の島領域α3表面に設けたP型拡散抵抗領域(l
l19と、第2の島領域Q4)あるいは第2の島領域Q
4)に設けたN 型の拡散領域αDと、本発明の特徴と
する第1の島領域α□□□に設けた拡散抵抗領域Q61
と第2の島領域([4)とを区切るN 型の深い阻止領
域α樽より構成されている。
(ホ)実施例 本実施例では第2図の如く、P型のシリコン半導体基板
αυと、その上に成長されるN型のシリコンエピタキシ
ャル層a2と、エピタキシャル層←のを各島領域(IH
41にPN分離するP 型分離領域α9と、第1の島領
域(lり表面に設けたP型の拡散抵抗領域(lf19と
、第2の島領域α4あるいは第2の島領域−表面に設け
たN 型のトンネル抵抗領域αDと、本発明の特徴とす
るN 型の深い阻止領域Hとを具備している。
深い阻止領域Ql&−!、N P N トランジスタの
コレクタコンタクト拡散時に同時に形成され、第1の島
領域Q3の底部に設けたN 型の埋め込み層(Ilに達
するまで深く拡散される。更に深い阻止領域α岨よ第3
図に示す上面図から明らかな様に第1の島領域α騰の拡
散抵抗領域(16)からの寄生電流を完全処遮断するた
めに拡散抵抗領域(16)より長目に延在させ、拡散抵
抗領域αeと第2の島領域a4との間を区切っている。
斯る構造の等価回路図は第4図に示すTr、、Tr2で
構成され、Trlのh□を深い阻止領域α樽で低下させ
て寄生サイリスタのターンオンを防止している。更に詳
述すれば深い阻止領域α枠で拡散抵抗領域Oeより注入
されたオールが大部分再給合してしまい、分離領域(1
!Sまで到達しないのである。
第5図に本発明の他の実施例を説明する。なお第2図と
同じ構成要素は同一図番を付した。本実施例ではN 型
の拡散領域(I7)をMO8容量の一方を電極として利
用した場合であり、N 型の拡散領域面の酸化膜上圧は
他方の電極(20を設けてMO8容量を構成する。斯る
場合も深い阻止領域(181により寄生サイリスタのT
rlのh2つを低下させて寄生効果を抑制できる。
(へ)発明の効果 本発明に依れば寄生サイリスタを深い阻止領域a8によ
り容易に防止でき、半導体集積回路の集積度をほとんど
低下させない。また深い阻止領域Uはコレクタコンタク
ト拡散時に形成するので何ら新しい工程を必要とせず、
現行の集積回路に直ちに組み込める。
【図面の簡単な説明】
第1図は従来例を説明する断面図、第2図および第3図
は本発明を説明する断面図および上面図、第4図は寄生
サイリスタの等価回路図、第5図は本発明の他の実施例
を説明する断面図である。 主な図番の説明 aυは半導体基板、 αつはエピタキシキル層、餞は第
1の島領域、 側は第2の島領域、 a限ま分離領域、
 al19は拡散抵抗領域、 αDはトンネル抵抗領域
、 α引ま深い阻止領域である。

Claims (1)

    【特許請求の範囲】
  1. (1) −導電型の半導体基板と該基板上に設けられた
    逆導電型のエピタキシャル層と該エピタキシャル層を複
    数の島領域に分離する一導電型の分離領域とを備え、第
    1の島領域表面の一導電型の拡散抵抗領域と隣接する第
    2の島領域あるいは第2の島領域に設けた逆導電型の高
    濃度拡散領域との間でサイリスク寄生効果を生ずる半導
    体集積回路に於いて、前記第1の島領域に前記拡散抵抗
    領域と前記第2の島領域を区切る様に逆導電型の深い阻
    止領域を形成することを特徴とする半導体集積回路。
JP15522683A 1983-08-24 1983-08-24 半導体集積回路 Pending JPS6047436A (ja)

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JP15522683A JPS6047436A (ja) 1983-08-24 1983-08-24 半導体集積回路

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JP15522683A JPS6047436A (ja) 1983-08-24 1983-08-24 半導体集積回路

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JPS6047436A true JPS6047436A (ja) 1985-03-14

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ID=15601278

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JP15522683A Pending JPS6047436A (ja) 1983-08-24 1983-08-24 半導体集積回路

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JP (1) JPS6047436A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS634187A (ja) * 1986-06-25 1988-01-09 松下電工株式会社 折り畳み扉を有する収納家具
JPS644790U (ja) * 1987-06-29 1989-01-12

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS634187A (ja) * 1986-06-25 1988-01-09 松下電工株式会社 折り畳み扉を有する収納家具
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