JPS59205754A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS59205754A JPS59205754A JP8127083A JP8127083A JPS59205754A JP S59205754 A JPS59205754 A JP S59205754A JP 8127083 A JP8127083 A JP 8127083A JP 8127083 A JP8127083 A JP 8127083A JP S59205754 A JPS59205754 A JP S59205754A
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- Japan
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- Granted
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- 230000003071 parasitic effect Effects 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 9
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- 238000002955 isolation Methods 0.000 abstract description 9
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- 238000010586 diagram Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はサイリスタ寄生効果を除去する半導体集積回路
に関する。
に関する。
（ロ）従来技術
従来では第１図に示す如く、Ｐ型の半導体基板（１）と
、その上に積層されるＮ型のエピタキシャル層（２）と
、エピタキシャル層（２）を各島領域（３Ｘ３）に分離
するＰ 型の分離領域（４）と、第１の島領域（３）表
面に拡散されたＰ＋型拡散領域（５）と、第２の島領域
（３）表面に拡散されたＰ型ベース拡散領域（６）とエ
ミッタ領域又は、クロス配線のためのＰ型のトンネル領
域（７）とを備えた半導体集積回路に於いては、Ｐ＋型
拡散領域（５）とトンネル領域（力量にサイリスタ寄生
効果を発生するおそれがある。
、その上に積層されるＮ型のエピタキシャル層（２）と
、エピタキシャル層（２）を各島領域（３Ｘ３）に分離
するＰ 型の分離領域（４）と、第１の島領域（３）表
面に拡散されたＰ＋型拡散領域（５）と、第２の島領域
（３）表面に拡散されたＰ型ベース拡散領域（６）とエ
ミッタ領域又は、クロス配線のためのＰ型のトンネル領
域（７）とを備えた半導体集積回路に於いては、Ｐ＋型
拡散領域（５）とトンネル領域（力量にサイリスタ寄生
効果を発生するおそれがある。
即ちＰ＋型拡散領域（５）として高電位にバイアスされ
るＰｉ拡散抵抗の場合にはＰ＋型拡散領域（５）、Ｎ型
の第１の島領域（３）、Ｐ＋型の分離領域（４）、Ｎ型
の第２の島領域（３）、Ｐ型のペース拡散領域（６）、
Ｎ＋型のエミッタ領域又はトンネル領域（７）でＰＮＰ
ＮＰＮの自己バイアス型の寄生サイリスタを形成し、寄
生サイリスタがターンオンして矢印の如く寄生電流が流
れる。特にペース拡散領域（６）を浮して用いる場合等
に寄生サイリスタが発生し易い。
るＰｉ拡散抵抗の場合にはＰ＋型拡散領域（５）、Ｎ型
の第１の島領域（３）、Ｐ＋型の分離領域（４）、Ｎ型
の第２の島領域（３）、Ｐ型のペース拡散領域（６）、
Ｎ＋型のエミッタ領域又はトンネル領域（７）でＰＮＰ
ＮＰＮの自己バイアス型の寄生サイリスタを形成し、寄
生サイリスタがターンオンして矢印の如く寄生電流が流
れる。特にペース拡散領域（６）を浮して用いる場合等
に寄生サイリスタが発生し易い。
第２図は寄生サイリスタの等価回路図であり、ＴｒＩは
Ｐ＋型拡散領域（５）、Ｎ型の第１の島領域（３）およ
び戸の分離領域（４）で形成されるＰＮＰ）ランリスタ
であり、Ｔｒ２はＮ型の第１の島領域（３）、Ｐ＋型の
分離領域（４）およびＮ型の第２の島領域（３）で形成
されるＮＰＮ）ランリスタであり、Ｔｒ３はＰ＋型の分
離領域（４）、Ｎ型の第２の島領域（３）およびＰ型の
ベース拡散領域（６）で形成されるＰＮＰトランジスタ
であり、Ｔｒ４はＮ型の第２の島領域（３）、Ｐ型のペ
ース拡散領域（６）およびＮ 型のエミッタ領域又はト
ンネル領域（７）で形成されるＮＰＮ）う／リスタであ
る。
Ｐ＋型拡散領域（５）、Ｎ型の第１の島領域（３）およ
び戸の分離領域（４）で形成されるＰＮＰ）ランリスタ
であり、Ｔｒ２はＮ型の第１の島領域（３）、Ｐ＋型の
分離領域（４）およびＮ型の第２の島領域（３）で形成
されるＮＰＮ）ランリスタであり、Ｔｒ３はＰ＋型の分
離領域（４）、Ｎ型の第２の島領域（３）およびＰ型の
ベース拡散領域（６）で形成されるＰＮＰトランジスタ
であり、Ｔｒ４はＮ型の第２の島領域（３）、Ｐ型のペ
ース拡散領域（６）およびＮ 型のエミッタ領域又はト
ンネル領域（７）で形成されるＮＰＮ）う／リスタであ
る。
斯る寄生サイリスタ効果は半導体基板（１）とコンタク
トしている接地端子より先に電源端子をソケットに挿入
したときに発生して基板電位が上がり、接地端子をソケ
ットに挿入しても数１００ ｍＡの電流が流れ続ける。
トしている接地端子より先に電源端子をソケットに挿入
したときに発生して基板電位が上がり、接地端子をソケ
ットに挿入しても数１００ ｍＡの電流が流れ続ける。
（ハ）発明の目的
本発明は断点に鑑みてなされ、従来のサイリスタ効果を
防止する半導体集積回路を提供することにある。
防止する半導体集積回路を提供することにある。
（ロ）発明の構成
本発明に依る半導体集積回路は第３図の如く、Ｐ型の半
導体基板（１１）と、その上に積層されたＮ型エピタキ
シャル層（１Ｂと、エピタキシャル層αりを各島領域ｆ
ｆ３１（１４）Ｑ５１忙ＰＮ分離するＰ＋型分離領域住
０と、第１の島領域（２）表面に設けたＰ＋Ｗ拡散領域
（Ｌでと、第２の島領域Ｉ表面に設けたＰ型ベース拡散
領域０およびＮ＋型のエミッタ領域又はトンネル領域−
と、本発明の特徴とする第３の島領域＜１１に設けた抵
抗領域（２Ｉ）より構成され、この抵抗領域ｃ！１）を
第１の島領域（１３表面のＰ＋型拡散領域（ｌηと第１
の島領域（１３＋間に接続し、且つ第１の島領域０をフ
ローティングとして構成される。
導体基板（１１）と、その上に積層されたＮ型エピタキ
シャル層（１Ｂと、エピタキシャル層αりを各島領域ｆ
ｆ３１（１４）Ｑ５１忙ＰＮ分離するＰ＋型分離領域住
０と、第１の島領域（２）表面に設けたＰ＋Ｗ拡散領域
（Ｌでと、第２の島領域Ｉ表面に設けたＰ型ベース拡散
領域０およびＮ＋型のエミッタ領域又はトンネル領域−
と、本発明の特徴とする第３の島領域＜１１に設けた抵
抗領域（２Ｉ）より構成され、この抵抗領域ｃ！１）を
第１の島領域（１３表面のＰ＋型拡散領域（ｌηと第１
の島領域（１３＋間に接続し、且つ第１の島領域０をフ
ローティングとして構成される。
（ホ）実施例
本実施例では第３図の如く、Ｐ型シリコン半導体基板（
１１）と、その上に成長されるＮ型のシリコンエピタキ
シャル層ｔｔａと、エピタキシャル層（１２１を各゛島
領域…佃句に分離拡散によりＰＮ分離するＰ＋゛壇分離
領域（Ｌｅと、第１の島領域α四表面に設けた拡散抵抗
のＰ＋型拡散領域（１７）とエミッタ領域によるＮ＋型
拡散領域ａ８と、第２の島領域α４表面に設けたＰ型の
ベース拡散領板部およびＮ＋型のエミッタ領域又はトン
ネル領域（イ）とを備え、本発明の特徴とする抵抗領域
■１）は第３の島領域ａつ表面に形成されている。なお
上記した各領域は所望の不純物の選択拡散によって順次
形成されている。
１１）と、その上に成長されるＮ型のシリコンエピタキ
シャル層ｔｔａと、エピタキシャル層（１２１を各゛島
領域…佃句に分離拡散によりＰＮ分離するＰ＋゛壇分離
領域（Ｌｅと、第１の島領域α四表面に設けた拡散抵抗
のＰ＋型拡散領域（１７）とエミッタ領域によるＮ＋型
拡散領域ａ８と、第２の島領域α４表面に設けたＰ型の
ベース拡散領板部およびＮ＋型のエミッタ領域又はトン
ネル領域（イ）とを備え、本発明の特徴とする抵抗領域
■１）は第３の島領域ａつ表面に形成されている。なお
上記した各領域は所望の不純物の選択拡散によって順次
形成されている。
抵抗領域Ｑ１）は独立した第３の島領域α■に形成され
、具体的にはエピタキシャル層輪なそのまま用いるもの
、ベース拡散により第３の島領域α５Ｖｃ拡散するもの
、あるいはイオン注入により第３の島領域α四表面に形
成するものとがあり、本発明はいずれでも目的を達成で
きる。抵抗値はＴｒ、のベース電流の大きさにも依るが
略１０ ｋ、Ｑ〜１００にΩ程度の間で選ばれ、約０．
３ Ｖ程度の電圧降下を生じる様に設計する。斯る抵抗
領域ＣＩ！Ｉ）のＡ、Ｂ端子は第１の島領域α四のＰ＋
型拡散領域αηとＮ＋型拡散領域Ｑ８）間のＡｔ Ｂ＋
端子に接続される。このとき第１の島領域Ｑ３１は
電源電圧Ｖｃ ｃにバイアスされず、無バイアスのフロ
ーティング状態とする。これは電源電圧Ｖｃｃにバイア
スすると、電源と第１の島領域（１３１間に回路上抵抗
領域Ｑ・１）が接続されることになるからである。
、具体的にはエピタキシャル層輪なそのまま用いるもの
、ベース拡散により第３の島領域α５Ｖｃ拡散するもの
、あるいはイオン注入により第３の島領域α四表面に形
成するものとがあり、本発明はいずれでも目的を達成で
きる。抵抗値はＴｒ、のベース電流の大きさにも依るが
略１０ ｋ、Ｑ〜１００にΩ程度の間で選ばれ、約０．
３ Ｖ程度の電圧降下を生じる様に設計する。斯る抵抗
領域ＣＩ！Ｉ）のＡ、Ｂ端子は第１の島領域α四のＰ＋
型拡散領域αηとＮ＋型拡散領域Ｑ８）間のＡｔ Ｂ＋
端子に接続される。このとき第１の島領域Ｑ３１は
電源電圧Ｖｃ ｃにバイアスされず、無バイアスのフロ
ーティング状態とする。これは電源電圧Ｖｃｃにバイア
スすると、電源と第１の島領域（１３１間に回路上抵抗
領域Ｑ・１）が接続されることになるからである。
斯る構造の等価回路図は第４図の如く、Ｔｒｌ・Ｔｒ２
・Ｔｒ３・Ｔｒ４と第２図と同一の構成となり、Ｔｒｌ
のベース・エミッタ間に抵抗Ｒが接続される。
・Ｔｒ３・Ｔｒ４と第２図と同一の構成となり、Ｔｒｌ
のベース・エミッタ間に抵抗Ｒが接続される。
この結果Ｔｒｌのベース・エミッタ間が約０．３Ｖに保
持されるので、寄生サイリスタのターンオンを阻止する
。
持されるので、寄生サイリスタのターンオンを阻止する
。
（へ）効果
本発明に依れば寄生サイリスタ効果を抵抗領域０１）の
みで容易に防止でき、半導体集積回路の集積度の向上に
寄与できる。また抵抗領域ｒ２１）により目的を達成で
きるので、半導体集積回路内で処理でき且つその配置も
行い易い。更に新しい製造工程を付加することな〈従来
の製造工程により実現できる。
みで容易に防止でき、半導体集積回路の集積度の向上に
寄与できる。また抵抗領域ｒ２１）により目的を達成で
きるので、半導体集積回路内で処理でき且つその配置も
行い易い。更に新しい製造工程を付加することな〈従来
の製造工程により実現できる。
第１図は従来例を説明する断面図、第２図は従来例の等
価回路図、第３図は本発明を説明する断面図、第４図は
本発明の等価回路図である。 ０１）はＰ型半導体基板、 （１２１はＮ型エピタキシ
ャル層、 Ｑ３）Ｑ伺ωは島領域、 θ唱ま分離領域、
αηはＰ＋型拡散領域、 αυはＮ＋型拡散領域、
ＨはＰ型ベース拡散領域、 翰はＮ＋型エミッタ又はト
ンネル領域、 （２１）は抵抗領域である。 第１図 第３図 ２３９−
価回路図、第３図は本発明を説明する断面図、第４図は
本発明の等価回路図である。 ０１）はＰ型半導体基板、 （１２１はＮ型エピタキシ
ャル層、 Ｑ３）Ｑ伺ωは島領域、 θ唱ま分離領域、
αηはＰ＋型拡散領域、 αυはＮ＋型拡散領域、
ＨはＰ型ベース拡散領域、 翰はＮ＋型エミッタ又はト
ンネル領域、 （２１）は抵抗領域である。 第１図 第３図 ２３９−
Claims (1)
- （１）−導電型の半導体基板と該基板上に設けられた逆
導電型のエピタキシャル層と該エピタキシャル層を複数
の島領域に分離する一導電型の分離領域とを備え、第１
の島領域表面に一導電型の拡散領域と隣接する第２の島
領域表面の一導電型のペース拡散領域内に設けた逆導電
型のエミッタ領域又はトンネル領域との間でサイリスタ
寄生効果を生ずる半導体集積回路に於いて、第３の島領
域に抵抗領域を設け、該抵抗領域を前記第１の島領域表
面の一導電型の拡散領域と第１の島領域間に接続し、前
記第１の島領域をフローティングとすることを特徴とす
る半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8127083A JPS59205754A (ja) | 1983-05-09 | 1983-05-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8127083A JPS59205754A (ja) | 1983-05-09 | 1983-05-09 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59205754A true JPS59205754A (ja) | 1984-11-21 |
| JPH0475662B2 JPH0475662B2 (ja) | 1992-12-01 |
Family
ID=13741666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8127083A Granted JPS59205754A (ja) | 1983-05-09 | 1983-05-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59205754A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02189964A (ja) * | 1989-01-18 | 1990-07-25 | Pioneer Electron Corp | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0337738A (ja) * | 1989-07-05 | 1991-02-19 | Nec Corp | Ｃｐｕ回路の暴走検出方式 |
-
1983
- 1983-05-09 JP JP8127083A patent/JPS59205754A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0337738A (ja) * | 1989-07-05 | 1991-02-19 | Nec Corp | Ｃｐｕ回路の暴走検出方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02189964A (ja) * | 1989-01-18 | 1990-07-25 | Pioneer Electron Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0475662B2 (ja) | 1992-12-01 |
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