JPH0622272B2 - 半導体装置の製造方法と半導体装置 - Google Patents
半導体装置の製造方法と半導体装置Info
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- JPH0622272B2 JPH0622272B2 JP63136191A JP13619188A JPH0622272B2 JP H0622272 B2 JPH0622272 B2 JP H0622272B2 JP 63136191 A JP63136191 A JP 63136191A JP 13619188 A JP13619188 A JP 13619188A JP H0622272 B2 JPH0622272 B2 JP H0622272B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、同一半導体基板上ＭＯＳ形電界効果トランジ
スタ（以下ＭＯＳＦＥＴと呼ぶ）とバイポーラトランジ
スタを形成した半導体装置、例えばテレビジョン受像機
のチューナに使用される高周波増幅回路素子等を含む半
導体装置の製造方法と半導体装置に関するもので、特に
ＭＯＳＦＥＴのゲートとバイポーラトランジスタのエミ
ッタの形成工程及び該半導体装置のバイパスコンデンサ
の構造に係るものである。
スタ（以下ＭＯＳＦＥＴと呼ぶ）とバイポーラトランジ
スタを形成した半導体装置、例えばテレビジョン受像機
のチューナに使用される高周波増幅回路素子等を含む半
導体装置の製造方法と半導体装置に関するもので、特に
ＭＯＳＦＥＴのゲートとバイポーラトランジスタのエミ
ッタの形成工程及び該半導体装置のバイパスコンデンサ
の構造に係るものである。
（従来の技術） 同一半導体基板上にＭＯＳＦＥＴとダーリントン接続さ
れた２つのバイポーラトランジスタとを有し、ＴＶチュ
ーナ等の高周波増幅回路に使用されるカスコード増幅器
を例として、従来技術について図面を参照して以下説明
する。
れた２つのバイポーラトランジスタとを有し、ＴＶチュ
ーナ等の高周波増幅回路に使用されるカスコード増幅器
を例として、従来技術について図面を参照して以下説明
する。
第１１図は通常の上記カスコード増幅器の電気等価回路
図である。ＭＯＳＦＥＴ３０のソース、ドレイン、ゲー
ト各電極をそれぞれＳ、Ｄ、Ｇで表わし、符号３１及び
３２はそれぞれ該ＦＥＴの入力ゲート端子及び入出力共
通ソース端子（ソース接地形と呼ばれることもあるが必
ずしも接地されているとは限らない）である。符号３３
及び３４はそれぞれダーリントン接続されたバイポーラ
トラジスタＴｒ１及びＴｒ２で、それぞれのエミッタ、
コレクタ、ベースの各電極をＥ１、Ｃ１、Ｂ１及び
Ｅ２、Ｃ２、Ｂ２で表わし、符号３６及び３５は上記ダ
ーリントン接続トランジスタの出力コレクタ端子及び該
トランジスタの入出力共通ベース端子（ベース接地形と
も呼ばれる）である。符号３７はバイパスコンデンサＣ
である。
図である。ＭＯＳＦＥＴ３０のソース、ドレイン、ゲー
ト各電極をそれぞれＳ、Ｄ、Ｇで表わし、符号３１及び
３２はそれぞれ該ＦＥＴの入力ゲート端子及び入出力共
通ソース端子（ソース接地形と呼ばれることもあるが必
ずしも接地されているとは限らない）である。符号３３
及び３４はそれぞれダーリントン接続されたバイポーラ
トラジスタＴｒ１及びＴｒ２で、それぞれのエミッタ、
コレクタ、ベースの各電極をＥ１、Ｃ１、Ｂ１及び
Ｅ２、Ｃ２、Ｂ２で表わし、符号３６及び３５は上記ダ
ーリントン接続トランジスタの出力コレクタ端子及び該
トランジスタの入出力共通ベース端子（ベース接地形と
も呼ばれる）である。符号３７はバイパスコンデンサＣ
である。
同図の回路は、前段のソース接地形のＭＯＳＦＥＴ３０
と後段のベース接地形のダーリントン接続のトランジス
タ３３、３４とを縦続に接続した（カスコード接続とも
いう）カスコード増幅回路であり、出力コレクタ端子３
６から見た上記増幅回路の出力インピーダンスが極めて
大きくなると共にＭＯＳＦＥＴのドレイン電位は交流的
に後段トランジスタのベース電位にクランプされている
ので入力ゲート端子３１へのミラー効果が抑えられ高周
波特性が改善されている。
と後段のベース接地形のダーリントン接続のトランジス
タ３３、３４とを縦続に接続した（カスコード接続とも
いう）カスコード増幅回路であり、出力コレクタ端子３
６から見た上記増幅回路の出力インピーダンスが極めて
大きくなると共にＭＯＳＦＥＴのドレイン電位は交流的
に後段トランジスタのベース電位にクランプされている
ので入力ゲート端子３１へのミラー効果が抑えられ高周
波特性が改善されている。
なお符号３８、３９は、ＭＯＳＦＥＴ３０のゲート・ソ
ース間のゲート入力保護用として逆極性に直列接続され
た入力保護ダイオードである。又符号２３及び２５ない
し２９は後述の第１２図に示すそれぞれの配線電極に対
応する。
ース間のゲート入力保護用として逆極性に直列接続され
た入力保護ダイオードである。又符号２３及び２５ない
し２９は後述の第１２図に示すそれぞれの配線電極に対
応する。
第１２図は、第１１図の等価回路を有する従来の半導体
装置の模式的な断面図である。符号１は、埋込みＮ＋領
域１０を形成したＰ形ウェーハ上にＰ形エピタキシャル
層を積層したＰ形シリコン基板である。ＭＯＳＦＥＴ３
０は、ソースＮ＋領域７、ドレインＮ＋領域８及び両領
域に挟まれるＮチャネル形成領域にゲート酸化膜９を介
して対向するＮ形の高濃度不純物をドープした多結晶シ
リコンゲート導電層２４ａ、並びにソース電極（Ｓ）を
含むソース配線電極２３、ドレイン電極（Ｄ）を含むド
レイン・エミッタ配線電極２６及びゲート電極（Ｇ）を
含むゲート配線電極２５から形成される。バイポーラト
ランジスタＴｒ１及びＴｒ２は、いずれもＮＰＮ形で、
一体化されたコレクタＮ領域１１を有し、埋込みＮ＋領
域１０に接続するコレクタＮ＋１２を介し、Ｔｒ１、Ｔ
ｒ２共通のコレクタ電極を含むコレクタ配線電極２９に
接続される。Ｔｒ１の活性ベースＰ領域１３は、不活性
ベースＰ＋領域１４を介してエミッタ・ベース配線電極
２７に接続され、又エミッタＮ＋領域１５は、Ｎ形の高
濃度不純物をドープした多結晶シリコンエミッタ導電層
２４ｂを介してドレイン・エミッタ配線電極２６に接続
される。Ｔｒ２の活性ベースＰ領域１６は、不活性ベー
スＰ＋領域１７を介してベース電極を含むベース配線電
極２８に接続され、又エミッタＮ＋領域１８は、Ｎ形の
高濃度不純物をドープした多結晶シリコンエミッタ導電
層２４c を介して前記エミッタ・ベース配線電極２７に
接続される。バイパスコンデンサ３７は、キャパシタの
下部電極となるＰ＋領域５、誘電体層となるキャパシタ
酸化膜６及びキャパシタの上部電極２２から成り、上部
電極２２はエミッタ・ベース配線電極２７に接続され
（図示せず）、又下部電極Ｐ＋領域５は前記ソース配線
電極２３に接続される。保護ダイオード３８及び３９は
一体化されたカソード（Ｎ形）領域２とそれぞれＰＮ接
合を形成するアノードＰ＋領域３及び４により形成さ
れ、それぞれのアノード電極２０及び２１は図示してな
いが前記ゲート配線電極２５及びソース配線電極２３に
接続され、カソードＮ領域２を介して逆極性に直列接続
される。符号１９は保護酸化膜である。
装置の模式的な断面図である。符号１は、埋込みＮ＋領
域１０を形成したＰ形ウェーハ上にＰ形エピタキシャル
層を積層したＰ形シリコン基板である。ＭＯＳＦＥＴ３
０は、ソースＮ＋領域７、ドレインＮ＋領域８及び両領
域に挟まれるＮチャネル形成領域にゲート酸化膜９を介
して対向するＮ形の高濃度不純物をドープした多結晶シ
リコンゲート導電層２４ａ、並びにソース電極（Ｓ）を
含むソース配線電極２３、ドレイン電極（Ｄ）を含むド
レイン・エミッタ配線電極２６及びゲート電極（Ｇ）を
含むゲート配線電極２５から形成される。バイポーラト
ランジスタＴｒ１及びＴｒ２は、いずれもＮＰＮ形で、
一体化されたコレクタＮ領域１１を有し、埋込みＮ＋領
域１０に接続するコレクタＮ＋１２を介し、Ｔｒ１、Ｔ
ｒ２共通のコレクタ電極を含むコレクタ配線電極２９に
接続される。Ｔｒ１の活性ベースＰ領域１３は、不活性
ベースＰ＋領域１４を介してエミッタ・ベース配線電極
２７に接続され、又エミッタＮ＋領域１５は、Ｎ形の高
濃度不純物をドープした多結晶シリコンエミッタ導電層
２４ｂを介してドレイン・エミッタ配線電極２６に接続
される。Ｔｒ２の活性ベースＰ領域１６は、不活性ベー
スＰ＋領域１７を介してベース電極を含むベース配線電
極２８に接続され、又エミッタＮ＋領域１８は、Ｎ形の
高濃度不純物をドープした多結晶シリコンエミッタ導電
層２４c を介して前記エミッタ・ベース配線電極２７に
接続される。バイパスコンデンサ３７は、キャパシタの
下部電極となるＰ＋領域５、誘電体層となるキャパシタ
酸化膜６及びキャパシタの上部電極２２から成り、上部
電極２２はエミッタ・ベース配線電極２７に接続され
（図示せず）、又下部電極Ｐ＋領域５は前記ソース配線
電極２３に接続される。保護ダイオード３８及び３９は
一体化されたカソード（Ｎ形）領域２とそれぞれＰＮ接
合を形成するアノードＰ＋領域３及び４により形成さ
れ、それぞれのアノード電極２０及び２１は図示してな
いが前記ゲート配線電極２５及びソース配線電極２３に
接続され、カソードＮ領域２を介して逆極性に直列接続
される。符号１９は保護酸化膜である。
上記半導体装置の従来の製造方法においては、ＭＯＳＦ
ＥＴのゲート導電層２４ａとバイポーラトランジスタの
エミッタ導電層２４ｂ、２４ｃとの形成は、ゲート酸化
膜９を形成後、光蝕刻法（以下ＰＥＰと略記する）によ
りバイポーラトランジスタのエミッタ部の酸化膜を開孔
し、Ｎ形の高濃度不純物をドープした多結晶シリコン層
をエミッタ開孔部とゲート酸化膜９上に形成し、エミッ
タＮ＋領域１５及び１８の不純物拡散源２４ｂ、２４ｃ
とすると共にＭＯＳＦＥＴのゲート導電層２４ａとして
いる。
ＥＴのゲート導電層２４ａとバイポーラトランジスタの
エミッタ導電層２４ｂ、２４ｃとの形成は、ゲート酸化
膜９を形成後、光蝕刻法（以下ＰＥＰと略記する）によ
りバイポーラトランジスタのエミッタ部の酸化膜を開孔
し、Ｎ形の高濃度不純物をドープした多結晶シリコン層
をエミッタ開孔部とゲート酸化膜９上に形成し、エミッ
タＮ＋領域１５及び１８の不純物拡散源２４ｂ、２４ｃ
とすると共にＭＯＳＦＥＴのゲート導電層２４ａとして
いる。
上記のようなＭＯＳＦＥＴのゲート導電層２４ａとバイ
ポーラトランジスタのエミッタ不純物拡散源２４ｂ、２
４ｃとの同時形成工程では、ゲート酸化膜９形成後、Ｐ
ＥＰ工程を行なうことによるゲート酸化膜９の汚染や、
Ｎ形の高濃度不純物をドープした多結晶シリコンゲート
導電層２４a 形成前の酸処理及びゲート酸化膜９上に直
接Ｎ形の高濃度不純物をドープした多結晶シリコン層を
形成するためのゲート酸化膜９への損傷により、ゲート
酸化膜９の耐圧の低下やＭＯＳＦＥＴ素子のしきい値で
Vth （threshold Voltage）に変動が生じる欠点があ
る。
ポーラトランジスタのエミッタ不純物拡散源２４ｂ、２
４ｃとの同時形成工程では、ゲート酸化膜９形成後、Ｐ
ＥＰ工程を行なうことによるゲート酸化膜９の汚染や、
Ｎ形の高濃度不純物をドープした多結晶シリコンゲート
導電層２４a 形成前の酸処理及びゲート酸化膜９上に直
接Ｎ形の高濃度不純物をドープした多結晶シリコン層を
形成するためのゲート酸化膜９への損傷により、ゲート
酸化膜９の耐圧の低下やＭＯＳＦＥＴ素子のしきい値で
Vth （threshold Voltage）に変動が生じる欠点があ
る。
第１１図及び第１２図に示す構造の半導体装置において
はバイパスコンデンサ３７の値は50 pF 程度必要であ
り、その場合キャパシタ酸化膜６の厚さを薄くしても半
導体基板中に占めるキャパシタ部の面積が非常に大きく
なり、カスコード増幅回路素子形成領域の半分近くを占
め、半導体基板の面積が大きくなってしまう欠点があ
る。
はバイパスコンデンサ３７の値は50 pF 程度必要であ
り、その場合キャパシタ酸化膜６の厚さを薄くしても半
導体基板中に占めるキャパシタ部の面積が非常に大きく
なり、カスコード増幅回路素子形成領域の半分近くを占
め、半導体基板の面積が大きくなってしまう欠点があ
る。
（発明が解決しようとする課題） 前述のようにＭＯＳＦＥＴとバイポーラトランジスタを
同一の半導体基板上に有する半導体装置の従来の製造方
法ではゲート酸化膜が汚染又は損傷を受け、装置の特性
が劣化するという課題がある。又カスコード増幅回路素
子を具備する従来の半導体装置では上記課題に併せて、
バイパスコンデンサの占める面積が大き過ぎるという課
題がある。
同一の半導体基板上に有する半導体装置の従来の製造方
法ではゲート酸化膜が汚染又は損傷を受け、装置の特性
が劣化するという課題がある。又カスコード増幅回路素
子を具備する従来の半導体装置では上記課題に併せて、
バイパスコンデンサの占める面積が大き過ぎるという課
題がある。
本発明は、ＭＯＳＦＥＴとバイポーラトランジスタを同
一の半導体基板の一主面側に有する半導体装置、例えば
カスコード増幅回路素子を具備する半導体装置等の製造
方法において、ゲート酸化膜の汚染及び損傷を少なく
し、しきい値電圧 Vthの変動を防ぎゲート酸化膜の耐圧
を向上させる半導体装置の製造方法と、この半導体装置
に属するカスコード増幅回路素子に占めるバイパスコン
デンサ形成領域の面積を小さくできる構造の半導体装置
と、前者の製造方法を適用した後者の構造を有する半導
体装置とを提供することを目的とする。
一の半導体基板の一主面側に有する半導体装置、例えば
カスコード増幅回路素子を具備する半導体装置等の製造
方法において、ゲート酸化膜の汚染及び損傷を少なく
し、しきい値電圧 Vthの変動を防ぎゲート酸化膜の耐圧
を向上させる半導体装置の製造方法と、この半導体装置
に属するカスコード増幅回路素子に占めるバイパスコン
デンサ形成領域の面積を小さくできる構造の半導体装置
と、前者の製造方法を適用した後者の構造を有する半導
体装置とを提供することを目的とする。
［発明の構成］ （課題を解決するための手段とその作用） 本発明の特許請求の範囲第１請求項は、半導体基板の一
主面側にＭＯＳ形電界効果トランジスタとバイポーラト
ランジスタを有する半導体装置の製造方法において、前
記ＭＯＳ形電界効果トランジスタのゲート酸化膜を形成
した後、引続いて該ゲート酸化膜上に不純物を含まない
多結晶シリコン層を積層した後、前記バイポーラトラン
ジスタのエミッタ部を開孔し、次に高濃度の不純物を含
む多結晶シリコン層を前記バイポーラトランジスタのエ
ミッタ開孔基板面及び前記ＭＯＳ形電界効果トランジス
タのゲート酸化膜上の不純物を含まない前記多結晶シリ
コン面に堆積し、堆積した高濃度の不純物を含む多結晶
シリコン層だけを、それぞれエミッタの不純物拡散源及
びゲート導電層形成源とするとともに、不純物を含まな
い多結晶シリコン層と高濃度の不純物を含む多結晶シリ
コン層とを積層したものをゲート導電層とすることによ
り、ゲート酸化膜の汚染及び損傷を防止する半導体装置
の製造方法である。
主面側にＭＯＳ形電界効果トランジスタとバイポーラト
ランジスタを有する半導体装置の製造方法において、前
記ＭＯＳ形電界効果トランジスタのゲート酸化膜を形成
した後、引続いて該ゲート酸化膜上に不純物を含まない
多結晶シリコン層を積層した後、前記バイポーラトラン
ジスタのエミッタ部を開孔し、次に高濃度の不純物を含
む多結晶シリコン層を前記バイポーラトランジスタのエ
ミッタ開孔基板面及び前記ＭＯＳ形電界効果トランジス
タのゲート酸化膜上の不純物を含まない前記多結晶シリ
コン面に堆積し、堆積した高濃度の不純物を含む多結晶
シリコン層だけを、それぞれエミッタの不純物拡散源及
びゲート導電層形成源とするとともに、不純物を含まな
い多結晶シリコン層と高濃度の不純物を含む多結晶シリ
コン層とを積層したものをゲート導電層とすることによ
り、ゲート酸化膜の汚染及び損傷を防止する半導体装置
の製造方法である。
本発明の第２請求項は、半導体基板の一主面側に形成さ
れた前段のソース接地形ＭＯＳＦＥＴと後段のベース接
地形バイポーラトランジスタとをカスコード接続し、か
つ逆バイアスされたダイオードをバイパスコンデンサと
して用いたカスコード増幅回路素子を具備する半導体装
置に関連する。
れた前段のソース接地形ＭＯＳＦＥＴと後段のベース接
地形バイポーラトランジスタとをカスコード接続し、か
つ逆バイアスされたダイオードをバイパスコンデンサと
して用いたカスコード増幅回路素子を具備する半導体装
置に関連する。
なおカスコード増幅回路素子を構成する上記バイポーラ
トランジスタは1 つのトランジスタ又はダーリントン接
続された2 つのトランジスタのいずれでも差支えない。
又前記ダイオードは、逆バイアスされたとき生ずる空乏
層容量をバイパスコンデンサとして使用できるダイオー
ドであれば良く、これにより絶縁膜を挟む対向2 電極か
ら成る通常のコンデンサに対しキャパシタ形成面積を大
幅に削減できる。カスコード増幅回路素子においてバイ
パスコンデンサの一方の端子は、後段トランジスタが１
つの場合にはそのベース配線電極に、又はダーリントン
接続の２つのトランジスタの場合にはベース・エミッタ
配線電極にそれぞれ接続され、バイパスコンデンサの他
方の端子は、前段ＭＯＳＦＥＴのソース端子に直接又は
他の導電部材等を介して接続され、その作用は前段ＭＯ
ＳＥＴの高周波に対するドレイン電位変動を抑え、入力
ゲート端子へのミラー効果を削減し、安定した動作と波
形歪の少ない高周波増幅を可能とする。
トランジスタは1 つのトランジスタ又はダーリントン接
続された2 つのトランジスタのいずれでも差支えない。
又前記ダイオードは、逆バイアスされたとき生ずる空乏
層容量をバイパスコンデンサとして使用できるダイオー
ドであれば良く、これにより絶縁膜を挟む対向2 電極か
ら成る通常のコンデンサに対しキャパシタ形成面積を大
幅に削減できる。カスコード増幅回路素子においてバイ
パスコンデンサの一方の端子は、後段トランジスタが１
つの場合にはそのベース配線電極に、又はダーリントン
接続の２つのトランジスタの場合にはベース・エミッタ
配線電極にそれぞれ接続され、バイパスコンデンサの他
方の端子は、前段ＭＯＳＦＥＴのソース端子に直接又は
他の導電部材等を介して接続され、その作用は前段ＭＯ
ＳＥＴの高周波に対するドレイン電位変動を抑え、入力
ゲート端子へのミラー効果を削減し、安定した動作と波
形歪の少ない高周波増幅を可能とする。
本発明の第２請求項は、第１請求項記載の半導体装置の
製造方法により形成されたゲート酸化膜及び導電性ゲー
ト電極を有するＭＯＳＦＥＴと、前記製造方法により形
成されたエミッタ部の開孔面に被着した高濃度不純物を
含む多結晶シリコン層を有する前段に記載したカスコー
ド増幅回路素子を具備する半導体装置である。本半導体
装置は、前記第１請求項及び前段で述べた手段、作用を
有し、その効果も例えばＭＯＳＦＥＴのしきい値電圧の
変動や、ゲート入力に対するミラー効果の低減等により
極めて安定した動作特性が得られると共にバイパスコン
デンサ形成領域の面積を大幅に小さくできる。
製造方法により形成されたゲート酸化膜及び導電性ゲー
ト電極を有するＭＯＳＦＥＴと、前記製造方法により形
成されたエミッタ部の開孔面に被着した高濃度不純物を
含む多結晶シリコン層を有する前段に記載したカスコー
ド増幅回路素子を具備する半導体装置である。本半導体
装置は、前記第１請求項及び前段で述べた手段、作用を
有し、その効果も例えばＭＯＳＦＥＴのしきい値電圧の
変動や、ゲート入力に対するミラー効果の低減等により
極めて安定した動作特性が得られると共にバイパスコン
デンサ形成領域の面積を大幅に小さくできる。
（実施例） 以下図面を参照し第１請求項及び第２請求項のそれぞれ
の実施例について説明する。
の実施例について説明する。
第１図は本発明の第１請求項に係る半導体装置の製造方
法の実施例の製造方法を示す断面図である。半導体装置
としては、同一半導体基板上にＭＯＳＦＥＴとダーリン
トン接続のバイポーラトランジスタを有するカスコード
増幅回路素子とする。第１１図及び第１２図と同じ符号
は同一部分又は対応部分を表わす。
法の実施例の製造方法を示す断面図である。半導体装置
としては、同一半導体基板上にＭＯＳＦＥＴとダーリン
トン接続のバイポーラトランジスタを有するカスコード
増幅回路素子とする。第１１図及び第１２図と同じ符号
は同一部分又は対応部分を表わす。
第１図（a ）において、濃度 4×1014atoms/cm3のボロ
ンをドープしたＰ形ウエーハ１a に、濃度 5×1019atom
s/cm3のアンチモンを埋め込んだＮ＋領域１０を形成
し、ウエーハ１a 上に濃度 1.8×1015atoms/cm3のボロ
ンを含んだシリコンエピタキシャル層１b を成長させＰ
形シリコン基板１を得る。
ンをドープしたＰ形ウエーハ１a に、濃度 5×1019atom
s/cm3のアンチモンを埋め込んだＮ＋領域１０を形成
し、ウエーハ１a 上に濃度 1.8×1015atoms/cm3のボロ
ンを含んだシリコンエピタキシャル層１b を成長させＰ
形シリコン基板１を得る。
同図（b ）において、基板１上に酸化膜を形成し、レジ
スタをマスクとしてこの酸化膜を通し、それぞれリンを
150 keV 、 5×1012atoms/cm3、50 keV、２×1015atoms
/cm3、60 keV、５×1013atoms/cm3の加速電圧及びドー
ズ量にてイオン注入した後、1200℃のＮ２ガス中で9 時
間の熱拡散を行ない、それぞれコレクタＮ領域１１、コ
レクタＮ＋領域１２及びダイオードのカソードＮ領域２
を形成する。
スタをマスクとしてこの酸化膜を通し、それぞれリンを
150 keV 、 5×1012atoms/cm3、50 keV、２×1015atoms
/cm3、60 keV、５×1013atoms/cm3の加速電圧及びドー
ズ量にてイオン注入した後、1200℃のＮ２ガス中で9 時
間の熱拡散を行ない、それぞれコレクタＮ領域１１、コ
レクタＮ＋領域１２及びダイオードのカソードＮ領域２
を形成する。
同図（c ）において、再び酸化膜を形成すると共にパタ
ーニングを行ない、ボロンを50 keV、２×1015atoms/cm
3、40 keV、５×1013atoms/cm3の加速電圧及びドーズ量
でイオン注入した後、1000℃のＮ２ガス中で30分間の熱
拡散を行ない、前者のイオン注入条件で不活性ベースＰ
＋領域１４、１７と、保護ダイオードのアノードＰ＋領
域３、４とキャパシタの下部電極（図面上で）となるＰ
＋領域５とを形成し、又後者のイオン注入条件で活性ベ
ースＰ領域１３、１６を形成する。
ーニングを行ない、ボロンを50 keV、２×1015atoms/cm
3、40 keV、５×1013atoms/cm3の加速電圧及びドーズ量
でイオン注入した後、1000℃のＮ２ガス中で30分間の熱
拡散を行ない、前者のイオン注入条件で不活性ベースＰ
＋領域１４、１７と、保護ダイオードのアノードＰ＋領
域３、４とキャパシタの下部電極（図面上で）となるＰ
＋領域５とを形成し、又後者のイオン注入条件で活性ベ
ースＰ領域１３、１６を形成する。
同図（d ）において、次にＭＯＳＦＥＴのゲート酸化膜
９（キャパシタ酸化膜６を含む）を形成した後、酸処理
等の工程を行なわないで引続いて不純物を含まない多結
晶シリコン層５０を被着する。
９（キャパシタ酸化膜６を含む）を形成した後、酸処理
等の工程を行なわないで引続いて不純物を含まない多結
晶シリコン層５０を被着する。
同図（e ）において、その後エミッタ部をＰＥＰにて開
孔した後、Ｎ形の高濃度不純物をドープした多結晶シリ
コン層５４を堆積する。同図（f ）において、パターニ
ングしてエミッタ開孔基板上に高濃度多結晶シリコン層
５４b 、５４c を残すと共に、ＭＯＳＦＥＴのゲート酸
化膜９及びキャパシタ酸化膜６上にも高濃度多結晶シリ
コン層５４a 及び５４d を残す。次にゲート酸化膜上の
高濃度多結晶シリコン層５４a をマスクとしてＡs を40
keV、５×1015atoms/cm3の加速電圧及びドーズ量にて
イオン注入し熱処理を行ないソースＮ＋領域７、ドレイ
ンＮ＋領域８を形成する。この熱処理工程において、バ
イポーラトランジスタＴｒ１及びＴｒ２のエミッタ領域
１５及び１８は、高濃度多結晶シリコン層５４b 及び５
４c を不純物拡散源として形成される。又ＭＯＳＦＥＴ
のゲート酸化膜９及びシャパシタ酸化膜６上の不純物を
含まない多結晶シリコン層５０ａ及び５０ｄは、この熱
処理工程で導電性ゲート電極層及びキャパシタ上部電極
層となる。次に保護酸化膜１９を開孔し、アルミナを蒸
着し、ＰＥＰにより入力保護ダイオードのアノード電極
２０、２１、キャパシタの上部電極２２、キャパシタの
下部電極Ｐ＋領域と接触するソース配線電極２３、ゲー
ト配線電極２５、ドレイン・エミッタ配線電極２６、ベ
ース・エミッタ配線電極２７、ベース配線電極２８及び
コレクタ配線電極２９を形成する。ここで図示されてい
ないが、保護ダイオードのアノード電極２０はゲート配
線電極２５に、アノード電極２１はソース配線電極２３
に、又キャパシタの上部電極２２はベース・エミッタ配
線電極２７に接続されている。
孔した後、Ｎ形の高濃度不純物をドープした多結晶シリ
コン層５４を堆積する。同図（f ）において、パターニ
ングしてエミッタ開孔基板上に高濃度多結晶シリコン層
５４b 、５４c を残すと共に、ＭＯＳＦＥＴのゲート酸
化膜９及びキャパシタ酸化膜６上にも高濃度多結晶シリ
コン層５４a 及び５４d を残す。次にゲート酸化膜上の
高濃度多結晶シリコン層５４a をマスクとしてＡs を40
keV、５×1015atoms/cm3の加速電圧及びドーズ量にて
イオン注入し熱処理を行ないソースＮ＋領域７、ドレイ
ンＮ＋領域８を形成する。この熱処理工程において、バ
イポーラトランジスタＴｒ１及びＴｒ２のエミッタ領域
１５及び１８は、高濃度多結晶シリコン層５４b 及び５
４c を不純物拡散源として形成される。又ＭＯＳＦＥＴ
のゲート酸化膜９及びシャパシタ酸化膜６上の不純物を
含まない多結晶シリコン層５０ａ及び５０ｄは、この熱
処理工程で導電性ゲート電極層及びキャパシタ上部電極
層となる。次に保護酸化膜１９を開孔し、アルミナを蒸
着し、ＰＥＰにより入力保護ダイオードのアノード電極
２０、２１、キャパシタの上部電極２２、キャパシタの
下部電極Ｐ＋領域と接触するソース配線電極２３、ゲー
ト配線電極２５、ドレイン・エミッタ配線電極２６、ベ
ース・エミッタ配線電極２７、ベース配線電極２８及び
コレクタ配線電極２９を形成する。ここで図示されてい
ないが、保護ダイオードのアノード電極２０はゲート配
線電極２５に、アノード電極２１はソース配線電極２３
に、又キャパシタの上部電極２２はベース・エミッタ配
線電極２７に接続されている。
なお第１図（f ）に示す半導体装置は、前段のソース接
地形ＮチャネルＭＯＳＦＥＴと、後段のダーリントン接
続されたベース接地形ＮＰＮバイポーラトランジスタを
縦軸接続したカスコード増幅回路素子で、その電気等価
回路は第１１図に示す従来の等価回路に等しいが、構造
上ではＭＯＳＦＥＴの多結晶シリコンゲート導電層は導
電性となった多結晶シリコン層５０a の厚さだけエミッ
タ部の開孔面に被着する多結晶シリコンエミッタ導電層
より厚い。又バイパスコンデンサは多結晶シリコン導電
層５４d と導電性となった多結晶シリコン層５０d とを
介してキャパシタ上部電極２２に連結している。
地形ＮチャネルＭＯＳＦＥＴと、後段のダーリントン接
続されたベース接地形ＮＰＮバイポーラトランジスタを
縦軸接続したカスコード増幅回路素子で、その電気等価
回路は第１１図に示す従来の等価回路に等しいが、構造
上ではＭＯＳＦＥＴの多結晶シリコンゲート導電層は導
電性となった多結晶シリコン層５０a の厚さだけエミッ
タ部の開孔面に被着する多結晶シリコンエミッタ導電層
より厚い。又バイパスコンデンサは多結晶シリコン導電
層５４d と導電性となった多結晶シリコン層５０d とを
介してキャパシタ上部電極２２に連結している。
上記製造方法により形成されたＭＯＳＦＥＴのゲート酸
化膜の耐圧と膜厚との関係を第２図に示す。同図におい
て横軸はゲート酸化膜厚（Å）、縦軸はゲート酸化膜の
耐圧（V ）を示し、実線の曲線a が本発明の製造方法を
適用した場合であり、破線の曲線b が従来の工程の場合
である。同図に見られるように本発明の製造方法の場
合、従来と比べてゲート酸化膜の耐圧は約25% 向上す
る。
化膜の耐圧と膜厚との関係を第２図に示す。同図におい
て横軸はゲート酸化膜厚（Å）、縦軸はゲート酸化膜の
耐圧（V ）を示し、実線の曲線a が本発明の製造方法を
適用した場合であり、破線の曲線b が従来の工程の場合
である。同図に見られるように本発明の製造方法の場
合、従来と比べてゲート酸化膜の耐圧は約25% 向上す
る。
又第３図に、ＭＯＳＦＥＴのしきい値電圧 Vth（V ）の
分布を示す。横軸は試料の個数、縦軸は Vth（V ）で、
×印は本発明の工程による場合、●印は従来の工程によ
る場合である。本発明の製造方法によるＭＯＳＦＥＴの
場合、従来と比べて Vth（V ）のバラツキが大幅に低減
されていることがわかる。
分布を示す。横軸は試料の個数、縦軸は Vth（V ）で、
×印は本発明の工程による場合、●印は従来の工程によ
る場合である。本発明の製造方法によるＭＯＳＦＥＴの
場合、従来と比べて Vth（V ）のバラツキが大幅に低減
されていることがわかる。
本実施例では、カスコード増幅器を例として説明した
が、同一半導体基板内にＭＯＳＦＥＴとバイポーラトラ
ンジスタを形成する工程を有するその他の半導体装置に
対しても適用できることは勿論である。
が、同一半導体基板内にＭＯＳＦＥＴとバイポーラトラ
ンジスタを形成する工程を有するその他の半導体装置に
対しても適用できることは勿論である。
次に本発明の第２請求項記載の半導体装置を説明する
が、まず、第２請求項が適用されるカスコード増幅回路
素子を具備する半導体装置について第４図を参照して説
明する。同図は、前段のソース接地形ＮチャネルＭＯＳ
ＦＥＴと後段のダーリントン接続されたベース接地形Ｎ
ＰＮバイポーラトランジスタとを継続接続して成るカス
コード増幅回路素子で、バイパスコンデンサとして逆バ
イアスされたダイオードを使用したことが異なるほかは
第１２図に示す従来のカスコード増幅回路素子とほぼ等
しい。即ち第１２図において、バイパスコンデンサを構
成するキャパシタ下部電極Ｐ＋領域５、キャパシタ酸化
膜６及びキャパシタの上部電極２２に代えて、アノード
Ｐ＋領域５５及ばカソードＮ＋領域５６から成るＰＮ接
合ダイオードと、それぞれの領域にオーム接触をするソ
ース配線電極２３及びＮ形高濃度不純物ドープ多結晶シ
リコンのキャパシタ導電層５４d とを設ける。
が、まず、第２請求項が適用されるカスコード増幅回路
素子を具備する半導体装置について第４図を参照して説
明する。同図は、前段のソース接地形ＮチャネルＭＯＳ
ＦＥＴと後段のダーリントン接続されたベース接地形Ｎ
ＰＮバイポーラトランジスタとを継続接続して成るカス
コード増幅回路素子で、バイパスコンデンサとして逆バ
イアスされたダイオードを使用したことが異なるほかは
第１２図に示す従来のカスコード増幅回路素子とほぼ等
しい。即ち第１２図において、バイパスコンデンサを構
成するキャパシタ下部電極Ｐ＋領域５、キャパシタ酸化
膜６及びキャパシタの上部電極２２に代えて、アノード
Ｐ＋領域５５及ばカソードＮ＋領域５６から成るＰＮ接
合ダイオードと、それぞれの領域にオーム接触をするソ
ース配線電極２３及びＮ形高濃度不純物ドープ多結晶シ
リコンのキャパシタ導電層５４d とを設ける。
本半導体装置の製造方法は次の通りである。即ち第１図
（a ）ないし（c ）に示す工程は従来の製造方法とほぼ
等しく、相異するのは、ＭＯＳＦＥＴのゲート酸化膜９
を形成した後、ＰＥＰにてバイポーラトランジスタのエ
ミッタ部の酸化膜開孔時にダイオードキャパシタのカソ
ード領域部の酸化膜をも開孔し、Ｎ形の高濃度不純物を
ドープした多結晶シリコン層２４b 、２４c 、５４d 及
び２４a をそれぞれの開孔基板面及びＭＯＳＦＥＴのゲ
ート酸化膜９上に形成することである。
（a ）ないし（c ）に示す工程は従来の製造方法とほぼ
等しく、相異するのは、ＭＯＳＦＥＴのゲート酸化膜９
を形成した後、ＰＥＰにてバイポーラトランジスタのエ
ミッタ部の酸化膜開孔時にダイオードキャパシタのカソ
ード領域部の酸化膜をも開孔し、Ｎ形の高濃度不純物を
ドープした多結晶シリコン層２４b 、２４c 、５４d 及
び２４a をそれぞれの開孔基板面及びＭＯＳＦＥＴのゲ
ート酸化膜９上に形成することである。
次に、ＭＯＳＦＥＴのソース・ドレイン領域形成のた
め、ゲート酸化膜９、多結晶シリコン層２４a をマスク
としてＡs を40 keV、２×1015atoms/cm3の条件にてイ
オン注入した後、アニールを行ない、ソースＮ＋領域
７、ドレインＮ＋領域８、バイポーラトランジスタのエ
ミッタＮ＋領域１５、１８と共にダイオードキャパシタ
のカソードＮ＋領域５６を形成する。以下の工程は従来
技術と同様である。
め、ゲート酸化膜９、多結晶シリコン層２４a をマスク
としてＡs を40 keV、２×1015atoms/cm3の条件にてイ
オン注入した後、アニールを行ない、ソースＮ＋領域
７、ドレインＮ＋領域８、バイポーラトランジスタのエ
ミッタＮ＋領域１５、１８と共にダイオードキャパシタ
のカソードＮ＋領域５６を形成する。以下の工程は従来
技術と同様である。
第５図は第４図に示すカスコード増幅回路素子の等価回
路図である。第１１図と同符号は同一部分又は対応部分
を示し、同図と相異する点はバイパスコンデンサ３７に
代えて、ダイオードキャパシタ５７を設けたことであ
る。このＰＮ接合ダイオードは、入出力共通端子３２と
後段のダーリントン接続されたバイポーラトランジスタ
のエミッタ・ベース配線電極間に挿入されるので動作時
逆バイアスされ、これにより接合部に空乏層容量が形成
され、バイパスコンデンサとして作用する。
路図である。第１１図と同符号は同一部分又は対応部分
を示し、同図と相異する点はバイパスコンデンサ３７に
代えて、ダイオードキャパシタ５７を設けたことであ
る。このＰＮ接合ダイオードは、入出力共通端子３２と
後段のダーリントン接続されたバイポーラトランジスタ
のエミッタ・ベース配線電極間に挿入されるので動作時
逆バイアスされ、これにより接合部に空乏層容量が形成
され、バイパスコンデンサとして作用する。
上記構成においてＭＯＳＦＥＴの特性は従来のデュアル
ゲート (Dual Gate)ＭＯＳＦＥＴと同程度の高周波特性
を持ち、又バイポーラトランジスタはトランジション周
波数 fT ＝1 GHz 位で、トランジスタ（Ｔｒ１）３３の
電流の伸びは約60mA程度、ダイオードキャパシタの容量
は約150 pF、耐圧は約 5V である。
ゲート (Dual Gate)ＭＯＳＦＥＴと同程度の高周波特性
を持ち、又バイポーラトランジスタはトランジション周
波数 fT ＝1 GHz 位で、トランジスタ（Ｔｒ１）３３の
電流の伸びは約60mA程度、ダイオードキャパシタの容量
は約150 pF、耐圧は約 5V である。
第９図に本発明によるダイオードキャパシタの容量の面
積依存性を示す。横軸がダイオード形成に必要な面積
（mm2）、縦軸は容量（pF）を表わし、実線c は本発明
のものであり、破線は従来の厚さ500 Åの酸化膜を挟む
導電電極から成る容量の場合である。従来に比し、本発
明のダイオードーキャパシタではその面積を約 5分の2
にすることができ、半導体素子の集積度が向上する。
積依存性を示す。横軸がダイオード形成に必要な面積
（mm2）、縦軸は容量（pF）を表わし、実線c は本発明
のものであり、破線は従来の厚さ500 Åの酸化膜を挟む
導電電極から成る容量の場合である。従来に比し、本発
明のダイオードーキャパシタではその面積を約 5分の2
にすることができ、半導体素子の集積度が向上する。
第４図に示す本発明の第２請求項に係る半導体装置は、
後段にダーリントン接続されたバイポーラトランジスタ
を使用しているが、１つのベース接地形バイポーラトラ
ンジスタであっても勿論差支えない。又バイパスコンデ
ンサとして作用するダイオードキャパシタは、第５図に
示すほか、例えば特開昭62−122307号に開示されている
第６図ないし第８図のようにバイポーラトランジスタの
ベース端子Ｂ１と利得制御端子５８との間に接続され、
端子５８から利得制御回路等の導電部材を介してソース
端子３２に接続されてもよい。
後段にダーリントン接続されたバイポーラトランジスタ
を使用しているが、１つのベース接地形バイポーラトラ
ンジスタであっても勿論差支えない。又バイパスコンデ
ンサとして作用するダイオードキャパシタは、第５図に
示すほか、例えば特開昭62−122307号に開示されている
第６図ないし第８図のようにバイポーラトランジスタの
ベース端子Ｂ１と利得制御端子５８との間に接続され、
端子５８から利得制御回路等の導電部材を介してソース
端子３２に接続されてもよい。
又本実施例におけるダイオードキャパシタは、単結晶シ
リコン基板中のＰ形領域内に高濃度不純物を含む多結晶
シリコン層を不純物拡散源としてＮ形領域を形成して成
るＰＮ接合ダイオードいであるが、これに限るものでな
い。即ちバイパスコンデンサとしの機能を有するダイオ
ードキャパシタは、Ｐ形の不純物を含む単結晶シリコン
Ｐ形領域と、Ｎ形の高濃度不純物を含む多結晶シリコン
層とから成るダイオードでも良く、又Ｐ形領域と金属薄
膜によるショットキー接合から成るダイオードであって
も差支えない。
リコン基板中のＰ形領域内に高濃度不純物を含む多結晶
シリコン層を不純物拡散源としてＮ形領域を形成して成
るＰＮ接合ダイオードいであるが、これに限るものでな
い。即ちバイパスコンデンサとしの機能を有するダイオ
ードキャパシタは、Ｐ形の不純物を含む単結晶シリコン
Ｐ形領域と、Ｎ形の高濃度不純物を含む多結晶シリコン
層とから成るダイオードでも良く、又Ｐ形領域と金属薄
膜によるショットキー接合から成るダイオードであって
も差支えない。
次に本発明の第２請求項に係る半導体装置の実施例につ
いて図面を参照して以下説明する。第１０図はその１例
である。Ｐ形半導体基板１の一主面側（同図では上面
側）にソース接地形ＮチャネルＭＯＳＦＥＴ３０とダー
リントン接続されたベース接地形ＮＰＮバイポーラトラ
ンジスタＴｒ１、Ｔｒ２を縦続接続したカスコード増幅
回路素子の断面図で、第１図（f ）及び第４図に示すも
のと同種類に属するカスコード増幅回路素子である。こ
の半導体装置は本発明の第１請求項記載の半導体装置の
製造方法により形成された第２請求項記載の半導体装置
である。即ち前記ＭＯＳＦＥＴ３０は、ゲート酸化膜９
形成に引続いて該膜上に被着された不純物を含まない多
結晶シリコン層５０a と、その後該シリコン層５０a 上
に堆積された高濃度の不純物を含む多結晶シリコン層５
４a とから成る積層膜を、後工程の熱処理によって導電
性としたゲート導電層を有する。又前記バイポーラトラ
ンジスタのエミッタ開孔基板面に高濃度の不純物を含む
多結晶シリコンエミッタ導電層５４b 、５４c を有する
と共にバイパスコンデンサとしてアノードＰ＋領域５５
及びカソードＮ＋領域５６とからなる逆バイアスされた
ＰＮ接合ダイオードを具備することを特徴とする。
いて図面を参照して以下説明する。第１０図はその１例
である。Ｐ形半導体基板１の一主面側（同図では上面
側）にソース接地形ＮチャネルＭＯＳＦＥＴ３０とダー
リントン接続されたベース接地形ＮＰＮバイポーラトラ
ンジスタＴｒ１、Ｔｒ２を縦続接続したカスコード増幅
回路素子の断面図で、第１図（f ）及び第４図に示すも
のと同種類に属するカスコード増幅回路素子である。こ
の半導体装置は本発明の第１請求項記載の半導体装置の
製造方法により形成された第２請求項記載の半導体装置
である。即ち前記ＭＯＳＦＥＴ３０は、ゲート酸化膜９
形成に引続いて該膜上に被着された不純物を含まない多
結晶シリコン層５０a と、その後該シリコン層５０a 上
に堆積された高濃度の不純物を含む多結晶シリコン層５
４a とから成る積層膜を、後工程の熱処理によって導電
性としたゲート導電層を有する。又前記バイポーラトラ
ンジスタのエミッタ開孔基板面に高濃度の不純物を含む
多結晶シリコンエミッタ導電層５４b 、５４c を有する
と共にバイパスコンデンサとしてアノードＰ＋領域５５
及びカソードＮ＋領域５６とからなる逆バイアスされた
ＰＮ接合ダイオードを具備することを特徴とする。
このカスコード増幅回路素子は、第１図に示す本発明の
製造方法の実施例と同じ方法でゲート酸化膜が形成され
るので、ＭＯＳＦＥＴ３０のゲート構造は第１図（f ）
に示すゲート構造と等しく、又ゲート酸化膜９は製造工
程において汚染や損傷を受けることなく、しきい値電圧
の変動も小さく、ゲート酸化膜の耐圧も向上する。又本
素子のバイパスコンデンサは、第４図に示す半導体装置
と同様のＰＮ接合を有するダイオードキャパシタを使用
するので基板上に占めるバイパスコンデンサ形成領域の
面積を大幅に小さくできる。
製造方法の実施例と同じ方法でゲート酸化膜が形成され
るので、ＭＯＳＦＥＴ３０のゲート構造は第１図（f ）
に示すゲート構造と等しく、又ゲート酸化膜９は製造工
程において汚染や損傷を受けることなく、しきい値電圧
の変動も小さく、ゲート酸化膜の耐圧も向上する。又本
素子のバイパスコンデンサは、第４図に示す半導体装置
と同様のＰＮ接合を有するダイオードキャパシタを使用
するので基板上に占めるバイパスコンデンサ形成領域の
面積を大幅に小さくできる。
［発明の効果］ 上述したように本発明のＭＯＳＦＥＴとバイポーラトラ
ンジスタを同一の半導体基板の一主面側に有する半導体
装置の製造方法では、ＭＯＳＦＥＴのゲート酸化膜形成
に引続いて不純物を含まない多結晶シリコン層で該酸化
膜を覆うので、ゲート酸化膜の汚染及び損傷も少なく、
しきい値電圧 Vthの変動を防ぎゲート酸化膜の耐圧も向
上し、安定した動作特性が得られる。
ンジスタを同一の半導体基板の一主面側に有する半導体
装置の製造方法では、ＭＯＳＦＥＴのゲート酸化膜形成
に引続いて不純物を含まない多結晶シリコン層で該酸化
膜を覆うので、ゲート酸化膜の汚染及び損傷も少なく、
しきい値電圧 Vthの変動を防ぎゲート酸化膜の耐圧も向
上し、安定した動作特性が得られる。
又ＭＯＳＦＥＴとバイポーラトランジスタを同一半導体
基板の一主面側に有するカスコード増幅回路素子におい
て、そのバイパスコンデンサを逆バイアスされたダイオ
ードキャパシタとすることにより、従来に比しバイパス
コンデンサ形成領域の面積を大幅に小さくすることが可
能で、半導体素子の集積度を向上することができる。又
従来に比し小面積で容量の大きいバイパスコンデンサの
形成が可能で、ミラー効果の低減等により安定した動作
特性が得られる。
基板の一主面側に有するカスコード増幅回路素子におい
て、そのバイパスコンデンサを逆バイアスされたダイオ
ードキャパシタとすることにより、従来に比しバイパス
コンデンサ形成領域の面積を大幅に小さくすることが可
能で、半導体素子の集積度を向上することができる。又
従来に比し小面積で容量の大きいバイパスコンデンサの
形成が可能で、ミラー効果の低減等により安定した動作
特性が得られる。
又本発明の半導体装置の製造方法を適用して形成された
本発明のカスコード増幅回路素子を含む半導体装置は、
上述の緒効果を有すると共に極めて安定した動作特性が
得られる。
本発明のカスコード増幅回路素子を含む半導体装置は、
上述の緒効果を有すると共に極めて安定した動作特性が
得られる。
第１図は本発明の半導体装置の製造方法の実施例を示す
断面図、第２図はＭＯＳＦＥＴのゲート酸化膜の膜厚と
その耐圧との関係の比較特性図、第３図はしきい値電圧
のバラツキを示す比較図、第４図は本発明の第２請求項
が適用されるカスコード増幅回路素子を具備する半導体
装置を説明する断面図、第５図は第４図の半導体装置の
等価回路図、第６図ないし第８図は本発明の第２請求項
が適用される別の半導体装置の等価回路図、第９図はバ
イパスコンデンサ容量とその形成面積との依存性の比較
図、第１０図は本発明の第２請求項に係る半導体装置の
断面図、第１１図は本発明（第１請求項）又は従来の半
導体装置の等価回路図、第１２図は従来の半導体装置の
断面図である。 １……半導体基板、７……ソースＮ＋領域、８……ドレ
インＮ＋領域、９……ゲート酸化膜、１１……コレクタ
Ｎ領域、１３，１６……活性ベースＰ領域、１５，１８
……エミッタＮ＋領域、２３……ソース配線電極、２４
a ，２４b ，２４c ，５４，５４a ，５４b ，５４c ，
５４d ……高濃度不純物を含む多結晶シリコン層、２５
……ゲート配線電極、２６……ドレイン・エミッタ配線
電極、２７……ベース・エミッタ配線電極、２８……ベ
ース配線電極、２９……コレクタ配線電極、３０……Ｍ
ＯＳＦＥＴ、３２……入出力共通ソース端子、３５……
入出力共通ベース端子、３７……バイパスコンデサ、５
０，５０a ，５０d ……不純物を含まない多結晶シリコ
ン層、５５……ダイオードキャパシタのアノードＰ＋領
域、５６……ダイオードキャパシタのカソードＮ＋領
域、５７……ダイオードキャパシタ、Ｔｒ１，Ｔｒ２…
…バイポーラトランジスタ、Ｃ……バイパスコンデン
サ、Ｄ……ドレイン電極。
断面図、第２図はＭＯＳＦＥＴのゲート酸化膜の膜厚と
その耐圧との関係の比較特性図、第３図はしきい値電圧
のバラツキを示す比較図、第４図は本発明の第２請求項
が適用されるカスコード増幅回路素子を具備する半導体
装置を説明する断面図、第５図は第４図の半導体装置の
等価回路図、第６図ないし第８図は本発明の第２請求項
が適用される別の半導体装置の等価回路図、第９図はバ
イパスコンデンサ容量とその形成面積との依存性の比較
図、第１０図は本発明の第２請求項に係る半導体装置の
断面図、第１１図は本発明（第１請求項）又は従来の半
導体装置の等価回路図、第１２図は従来の半導体装置の
断面図である。 １……半導体基板、７……ソースＮ＋領域、８……ドレ
インＮ＋領域、９……ゲート酸化膜、１１……コレクタ
Ｎ領域、１３，１６……活性ベースＰ領域、１５，１８
……エミッタＮ＋領域、２３……ソース配線電極、２４
a ，２４b ，２４c ，５４，５４a ，５４b ，５４c ，
５４d ……高濃度不純物を含む多結晶シリコン層、２５
……ゲート配線電極、２６……ドレイン・エミッタ配線
電極、２７……ベース・エミッタ配線電極、２８……ベ
ース配線電極、２９……コレクタ配線電極、３０……Ｍ
ＯＳＦＥＴ、３２……入出力共通ソース端子、３５……
入出力共通ベース端子、３７……バイパスコンデサ、５
０，５０a ，５０d ……不純物を含まない多結晶シリコ
ン層、５５……ダイオードキャパシタのアノードＰ＋領
域、５６……ダイオードキャパシタのカソードＮ＋領
域、５７……ダイオードキャパシタ、Ｔｒ１，Ｔｒ２…
…バイポーラトランジスタ、Ｃ……バイパスコンデン
サ、Ｄ……ドレイン電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｆ 1/22 7350−5Ｊ 7377−4Ｍ Ｈ０１Ｌ 29/72
Claims (2)
- 【請求項１】半導体基板の一主面側にＭＯＳ形電界効果
トランジスタとバイポーラトランジスタを有する半導体
装置の製造方法において、前記ＭＯＳ形電界効果トラン
ジスタのゲート酸化膜を形成した後、引続いて該ゲート
酸化膜上に不純物を含まない多結晶シリコン層を積層し
た後、前記バイポーラトランジスタのエミッタ部を開孔
し、次に高濃度の不純物を含む多結晶シリコン層を前記
バイポーラトランジスタのエミッタ開孔基板面及び前記
ＭＯＳ形電界効果トランジスタのゲート酸化膜上の不純
物を含まない前記多結晶シリコン面に堆積し、堆積した
高濃度の不純物を含む多結晶シリコン層だけを、それぞ
れエミッタの不純物拡散源及びゲート導電層形成源とす
るとともに、不純物を含まない多結晶シリコン層と高濃
度の不純物を含む多結晶シリコン層とを積層したものを
ゲート導電層とすることを特徴とする半導体装置の製造
方法。 - 【請求項２】半導体基板の一主面側にＭＯＳ形電界効果
トランジスタとバイポーラトランジスタを有し、前段の
ＭＯＳ形電界効果トランジスタのソース電極を該トラン
ジスタの入出力共通電極とし、該トランジスタのドレイ
ン電極に後段の前記バイポーラトランジスタをカスコー
ド接続し、かつバイパスコンデンサとして逆バイアスさ
れたダイオードを有する、カスコード増幅回路素子を具
備する半導体装置であって、前記ＭＯＳ形電界効果トラ
ンジスタは、該トランジスタのゲート酸化膜上に不純物
を含まない多結晶シリコン層と、高濃度の不純物を含む
多結晶シリコン層とを堆積して積層されたゲート導電層
を有し、かつ前記バイポーラトランジスタはエミッタ開
孔基板面に導電性多結晶シリコン層を有することを特徴
とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63136191A JPH0622272B2 (ja) | 1988-06-02 | 1988-06-02 | 半導体装置の製造方法と半導体装置 |
| KR1019890007411A KR900001001A (ko) | 1988-06-02 | 1989-05-31 | 반도체장치의 제조방법과 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63136191A JPH0622272B2 (ja) | 1988-06-02 | 1988-06-02 | 半導体装置の製造方法と半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01304766A JPH01304766A (ja) | 1989-12-08 |
| JPH0622272B2 true JPH0622272B2 (ja) | 1994-03-23 |
Family
ID=15169473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63136191A Expired - Fee Related JPH0622272B2 (ja) | 1988-06-02 | 1988-06-02 | 半導体装置の製造方法と半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0622272B2 (ja) |
| KR (1) | KR900001001A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6292359A (ja) * | 1985-10-17 | 1987-04-27 | Nec Corp | 半導体装置の製造方法 |
| JPS6298663A (ja) * | 1985-10-24 | 1987-05-08 | Nec Corp | 半導体集積回路装置 |
-
1988
- 1988-06-02 JP JP63136191A patent/JPH0622272B2/ja not_active Expired - Fee Related
-
1989
- 1989-05-31 KR KR1019890007411A patent/KR900001001A/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR900001001A (ko) | 1990-01-31 |
| JPH01304766A (ja) | 1989-12-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |