JPH025481A - 絶縁ゲート電界効果トランジスタ - Google Patents
絶縁ゲート電界効果トランジスタInfo
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- JPH025481A JPH025481A JP15549088A JP15549088A JPH025481A JP H025481 A JPH025481 A JP H025481A JP 15549088 A JP15549088 A JP 15549088A JP 15549088 A JP15549088 A JP 15549088A JP H025481 A JPH025481 A JP H025481A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
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-
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- H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＴＶ、ＶＴＲチューナの高周波増幅回路等に
使用される高周波用絶縁ゲート電界効果トランジスタに
関する。
使用される高周波用絶縁ゲート電界効果トランジスタに
関する。
従来、ＴＶ、ＶＴＲチューナに使用される絶縁ゲート電
界効果トランジスタとしては、第２図に示すｎチャネル
ＭＯＳデュアルゲート電界効果トランジスタ（以下ｎチ
ャネルＭＯＳデュアルデー）ＦＥＴと称す。）をソース
接地で使用するのが通例である。第１ゲートに入力信号
が加えらｈ、第２ゲートは高周波的に接地されると共に
第２ゲートに加えられるバイアス電圧を調整することに
より、ドレイン電流即ち第１ゲートの相互コンダクタン
スを可変し電力利得を調整する形で利用される。
界効果トランジスタとしては、第２図に示すｎチャネル
ＭＯＳデュアルゲート電界効果トランジスタ（以下ｎチ
ャネルＭＯＳデュアルデー）ＦＥＴと称す。）をソース
接地で使用するのが通例である。第１ゲートに入力信号
が加えらｈ、第２ゲートは高周波的に接地されると共に
第２ゲートに加えられるバイアス電圧を調整することに
より、ドレイン電流即ち第１ゲートの相互コンダクタン
スを可変し電力利得を調整する形で利用される。
ＴＶ、ＶＴＲチューナの高周波増幅用素子としてデュア
ルゲート型ＭＯ８ＦＥＴが使用される理由としては前述
した通り比較的簡単な回路でＡＧＣ増幅器が形成できる
ことが挙げられる。又、ＭＯＳＦＥＴ等の絶縁ゲート型
電界効果トランジスタの入出力伝達特性が原理的に二次
関数型であり、三次の奇数項を含まずその結果、混変調
特性に本質的に優れていることが挙げられる。
ルゲート型ＭＯ８ＦＥＴが使用される理由としては前述
した通り比較的簡単な回路でＡＧＣ増幅器が形成できる
ことが挙げられる。又、ＭＯＳＦＥＴ等の絶縁ゲート型
電界効果トランジスタの入出力伝達特性が原理的に二次
関数型であり、三次の奇数項を含まずその結果、混変調
特性に本質的に優れていることが挙げられる。
前述した従来のＭＯＳＦＥＴは性能向上を図るために第
１ゲートのチャネル長を短かくしていくと、ショートチ
ャネル効果が起こり易い。ショートチャネル効果を回避
するためには、ゲート絶縁膜を薄くすること、およびチ
ャネル領域の不純物濃度を高くすること等が考えられる
が、前者ではドレイン電流一定で使用される一般的方法
の場合、相互コンダークタンスとゲート容量の比で表わ
される性能指数ｇ ｍ ／ ｃ ｏｓを劣化させること
となる。
１ゲートのチャネル長を短かくしていくと、ショートチ
ャネル効果が起こり易い。ショートチャネル効果を回避
するためには、ゲート絶縁膜を薄くすること、およびチ
ャネル領域の不純物濃度を高くすること等が考えられる
が、前者ではドレイン電流一定で使用される一般的方法
の場合、相互コンダークタンスとゲート容量の比で表わ
される性能指数ｇ ｍ ／ ｃ ｏｓを劣化させること
となる。
又、チャネル領域の不純物濃度を高くすると、キャリア
の移動度の低下を招きやはりｇ ｍ ／ Ｃａｓを劣化
させることとなる。
の移動度の低下を招きやはりｇ ｍ ／ Ｃａｓを劣化
させることとなる。
従って、これら通常の方法では、ｇｍ／Ｃｏｓ向上を図
って短チヤネル化しようとしても結果的にｇ ｍ ／
Ｃａｓをそれ程、大きくすることは不可能である。
って短チヤネル化しようとしても結果的にｇ ｍ ／
Ｃａｓをそれ程、大きくすることは不可能である。
又、混変調特性に優れているといっても、現実には、ド
レイン電圧によるチャネル長変調で代表される寄生的な
非線型効果のために必ずしも満足のいく混変調特性が得
られているとは言えない。
レイン電圧によるチャネル長変調で代表される寄生的な
非線型効果のために必ずしも満足のいく混変調特性が得
られているとは言えない。
本発明による絶縁ゲート電界効果トランジスタは、ゲー
ト絶縁膜のドレイン領域に隣接した部分を含む一部は他
のゲート絶縁膜の部分より薄く形成され、かつ、チャン
ネル領域のドレイン領域に隣接した部分を含む一部は他
のチャンネル領域の部分よりもその不純物濃度が高くな
されたものである。
ト絶縁膜のドレイン領域に隣接した部分を含む一部は他
のゲート絶縁膜の部分より薄く形成され、かつ、チャン
ネル領域のドレイン領域に隣接した部分を含む一部は他
のチャンネル領域の部分よりもその不純物濃度が高くな
されたものである。
次に本発明について図面を参照し７て説明する。
第１図は本発明をｎチャネルＭＯ８ＦＥＴに適用した一
実施例の縦断面図である。
実施例の縦断面図である。
１は特性安定化を目的としたリン・ガラス層、２はリン
を高濃度に打ち込んだゲート電極、３はアルミニウムか
ら成るドレイン電極、４はゲート酸化膜のドレイン側端
部を含む一部の厚さが薄くなっている（２００人程変色
５００人程鹿の厚さを持つゲート酸化膜、５，６はＩ
Ｘ １０” １／ｃｄ程度のｎ＋型領領域あり、各々ド
レイン領域、ソース領域として働く。７はバックゲート
領域となる低不純物濃度（ＩＸ１０１５１／ａｎ？程度
）のＰ型半導体領域である。８はボロンを打ち込んでｌ
Ｘｌ０１６１／ｃｍｌ程度にしたＰ型半導体領域、９は
ポロンを打ち込んでｌＸ１０”ｌ／ｃ＋ｄ程度の高不純
物濃度のＰ型頭域である。
を高濃度に打ち込んだゲート電極、３はアルミニウムか
ら成るドレイン電極、４はゲート酸化膜のドレイン側端
部を含む一部の厚さが薄くなっている（２００人程変色
５００人程鹿の厚さを持つゲート酸化膜、５，６はＩ
Ｘ １０” １／ｃｄ程度のｎ＋型領領域あり、各々ド
レイン領域、ソース領域として働く。７はバックゲート
領域となる低不純物濃度（ＩＸ１０１５１／ａｎ？程度
）のＰ型半導体領域である。８はボロンを打ち込んでｌ
Ｘｌ０１６１／ｃｍｌ程度にしたＰ型半導体領域、９は
ポロンを打ち込んでｌＸ１０”ｌ／ｃ＋ｄ程度の高不純
物濃度のＰ型頭域である。
第１図において、ドレイン領域５とＰ型半導体基板７の
ｐ−ｎ接合には６ｖ程度のドレイン電圧が、又、ソース
領域６とＰ型半導体基板７は電気的にショートされてい
る。ゲート絶縁膜４は５００人程鹿のあるが、ドレイン
側端部を含む一部の厚さは２００人程変色、他の部分よ
り薄く形成されている。又、チャネル領域のドレイン側
端部の不純物濃度が他のチャネル領域に比して１ケタ高
く設定されている。従って、前述のゲート絶縁膜厚を薄
く設定していることと、合わせて、ショートチャネル効
果を大幅に低減することが可能となる。更にチャネル領
域のドレイン側端部の不純物濃度が高いため、ドレイン
電圧によるチャネル長の変調が大幅に低減可能となって
いる。
ｐ−ｎ接合には６ｖ程度のドレイン電圧が、又、ソース
領域６とＰ型半導体基板７は電気的にショートされてい
る。ゲート絶縁膜４は５００人程鹿のあるが、ドレイン
側端部を含む一部の厚さは２００人程変色、他の部分よ
り薄く形成されている。又、チャネル領域のドレイン側
端部の不純物濃度が他のチャネル領域に比して１ケタ高
く設定されている。従って、前述のゲート絶縁膜厚を薄
く設定していることと、合わせて、ショートチャネル効
果を大幅に低減することが可能となる。更にチャネル領
域のドレイン側端部の不純物濃度が高いため、ドレイン
電圧によるチャネル長の変調が大幅に低減可能となって
いる。
なお、この際注意すべきことは、ドレイン側端部を含む
一部のゲート絶縁膜の厚さを薄くし過ぎると、ゲート絶
縁膜耐圧の劣化を招くこととなる。
一部のゲート絶縁膜の厚さを薄くし過ぎると、ゲート絶
縁膜耐圧の劣化を招くこととなる。
又、ドレイン領域の高不純物濃度を高くし過ぎるとドレ
イン耐圧劣化を招くこととなる。
イン耐圧劣化を招くこととなる。
即ち、ドレイン側端部を含む一部のゲート絶縁膜の厚さ
、該一部の直下のチャネル不純物濃度を適切に選ぶ必要
がある。（本実施例の場合は、ゲート電極のチャネル長
１μｍ、絶縁膜厚５００人に比し、０．３μｍ、２００
人、濃度ｌＸｌ０”１／ｃｒＩ程度の組み合わせが適切
である。） そして、本発明は、ＭＯＳデュアルゲー）ＦＥＴのみに
有効であるのではなく、高周波用の短チャンネルＭＯ８
ＦＥＴに適用して同様の効果を得ることができる。
、該一部の直下のチャネル不純物濃度を適切に選ぶ必要
がある。（本実施例の場合は、ゲート電極のチャネル長
１μｍ、絶縁膜厚５００人に比し、０．３μｍ、２００
人、濃度ｌＸｌ０”１／ｃｒＩ程度の組み合わせが適切
である。） そして、本発明は、ＭＯＳデュアルゲー）ＦＥＴのみに
有効であるのではなく、高周波用の短チャンネルＭＯ８
ＦＥＴに適用して同様の効果を得ることができる。
ゲート絶縁膜厚が厚いと、ドレイン接合部付近のポテン
シャルをゲート電位により制御しきれなくなるため、シ
ョートチャネル効果が起きやすくなるのであるが１本発
明にしたがって、ゲート絶縁膜のドレイン端部を含む一
部のみを薄くすることにより、ｇ ｍ ／ Ｃａｓをそ
れ程低下させることもなくショートチャネル効果を防止
することが可能となる。
シャルをゲート電位により制御しきれなくなるため、シ
ョートチャネル効果が起きやすくなるのであるが１本発
明にしたがって、ゲート絶縁膜のドレイン端部を含む一
部のみを薄くすることにより、ｇ ｍ ／ Ｃａｓをそ
れ程低下させることもなくショートチャネル効果を防止
することが可能となる。
又、ドレイン接合に生ずる空乏層はドレイン領域の不純
物濃度がチャネル領域の不純物濃度よりも通常高いため
、殆んどチャネル側に広がるが、本発明により、ドＬ・
イン領域に隣接するチャネル部分のみの不純物濃度が高
いため、キャリアの平均的移動度をそれ程低下させるこ
となく、ドレイン電圧が変動してもほぼ一定の値となり
、ドレイン電圧によるチャネル長の変調に起因する非線
型性も防止できる。したがって、本発明によれば、周波
数特性に優れ、かつ低歪の高周波帯用の短チャンネルＭ
Ｏ３ＦＥＴを提供することができる。
物濃度がチャネル領域の不純物濃度よりも通常高いため
、殆んどチャネル側に広がるが、本発明により、ドＬ・
イン領域に隣接するチャネル部分のみの不純物濃度が高
いため、キャリアの平均的移動度をそれ程低下させるこ
となく、ドレイン電圧が変動してもほぼ一定の値となり
、ドレイン電圧によるチャネル長の変調に起因する非線
型性も防止できる。したがって、本発明によれば、周波
数特性に優れ、かつ低歪の高周波帯用の短チャンネルＭ
Ｏ３ＦＥＴを提供することができる。
第１図は本発明の実施例の縦断面図、第２図は従来の一
般的なｎチャネルデュアルゲー）ＭＯ８電界効果トラン
ジスタの第１ゲート付近の縦断面図である。 １・・・・リン・ガラス層、２・・・・・・ゲート電極
（モリフデン）、３・・・・・・ドレ・ｒン金属電極（
アルミニウム）、４・・・・・・ゲート酸化膜、５・・
・・・・ｎ＋型ドレイン領域、６・・・・・・ｎ＋型ン
ソー領域、７，７′・・・・・・Ｐ−型シリコン単結晶
領域、８・・・・・・低不純物濃度領域（Ｐ型）、９・
・・・高不純物濃度領域（Ｐ”型）。 代理人 弁理士 内 原 晋
般的なｎチャネルデュアルゲー）ＭＯ８電界効果トラン
ジスタの第１ゲート付近の縦断面図である。 １・・・・リン・ガラス層、２・・・・・・ゲート電極
（モリフデン）、３・・・・・・ドレ・ｒン金属電極（
アルミニウム）、４・・・・・・ゲート酸化膜、５・・
・・・・ｎ＋型ドレイン領域、６・・・・・・ｎ＋型ン
ソー領域、７，７′・・・・・・Ｐ−型シリコン単結晶
領域、８・・・・・・低不純物濃度領域（Ｐ型）、９・
・・・高不純物濃度領域（Ｐ”型）。 代理人 弁理士 内 原 晋
Claims (1)
- 第１導電型のソース領域およびドレイン領域と、前記ソ
ース領域とドレイン領域間に存在するチャンネル領域と
、少なくとも前記チャンネル領域上を覆うゲート絶縁膜
と、前記ゲート絶縁膜上にあってほぼ前記チャンネル領
域上に存在するゲート電極とを具備した絶縁ゲート電界
効果トランジスタにおいて、前記ゲート電極膜の前記ド
レイン領域に隣接した部分を含む一部はゲート絶縁膜の
他の部分より薄く形成され、かつ、前記チャンネル領域
の前記ドレイン領域に隣接した部分を含む一部はチャン
ネル領域の他の部分よりもその不純物濃度が高くなされ
ていることを特徴とする絶縁ゲート電界効果トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15549088A JPH025481A (ja) | 1988-06-22 | 1988-06-22 | 絶縁ゲート電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15549088A JPH025481A (ja) | 1988-06-22 | 1988-06-22 | 絶縁ゲート電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH025481A true JPH025481A (ja) | 1990-01-10 |
Family
ID=15607187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15549088A Pending JPH025481A (ja) | 1988-06-22 | 1988-06-22 | 絶縁ゲート電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH025481A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0763855A2 (en) * | 1995-09-18 | 1997-03-19 | Texas Instruments Incorporated | Asymmetrical FET and method of fabrication |
| US10513021B2 (en) | 2008-09-25 | 2019-12-24 | Black & Decker Inc. | Hybrid impact tool |
-
1988
- 1988-06-22 JP JP15549088A patent/JPH025481A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0763855A2 (en) * | 1995-09-18 | 1997-03-19 | Texas Instruments Incorporated | Asymmetrical FET and method of fabrication |
| EP0763855A3 (en) * | 1995-09-18 | 1998-10-21 | Texas Instruments Incorporated | Asymmetrical FET and method of fabrication |
| US10513021B2 (en) | 2008-09-25 | 2019-12-24 | Black & Decker Inc. | Hybrid impact tool |
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