JPH02295168A - 絶縁ゲート電界効果トランジスタ - Google Patents
絶縁ゲート電界効果トランジスタInfo
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- JPH02295168A JPH02295168A JP11632689A JP11632689A JPH02295168A JP H02295168 A JPH02295168 A JP H02295168A JP 11632689 A JP11632689 A JP 11632689A JP 11632689 A JP11632689 A JP 11632689A JP H02295168 A JPH02295168 A JP H02295168A
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- 230000005669 field effect Effects 0.000 title claims abstract description 14
- 239000004065 semiconductor Substances 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 239000012535 impurity Substances 0.000 abstract description 13
- -1 Boron ions Chemical class 0.000 abstract description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052710 silicon Inorganic materials 0.000 abstract description 4
- 239000010703 silicon Substances 0.000 abstract description 4
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 3
- 239000011574 phosphorus Substances 0.000 abstract description 3
- 229910052785 arsenic Inorganic materials 0.000 abstract description 2
- 229910052796 boron Inorganic materials 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は絶縁ゲート電界効果トランジスタに関し、特に
デュアルゲ−１〜型の絶縁ゲート電界効果トランジスタ
に関する。
デュアルゲ−１〜型の絶縁ゲート電界効果トランジスタ
に関する。
テレビジョン用チューナの高周波増幅用素子として絶縁
ゲート′屯界効果トランジスタが用いられているが、そ
の理由の一つとして入出力伝達特性が原理的に２乗特性
に極めて近く、３次以−トの項が殆んど無視できるので
、その結果、混変調特性に優れているということが挙げ
られる。
ゲート′屯界効果トランジスタが用いられているが、そ
の理由の一つとして入出力伝達特性が原理的に２乗特性
に極めて近く、３次以−トの項が殆んど無視できるので
、その結果、混変調特性に優れているということが挙げ
られる。
近年、テレビジョン放送の隣接チャネル間での混変調特
性を重視する傾向にあって絶縁ゲート電界効果トランジ
スタの利点が強まりつつある。
性を重視する傾向にあって絶縁ゲート電界効果トランジ
スタの利点が強まりつつある。
第３図は従来の絶縁ゲート電界効果１〜ランジスタの一
例を示す半導体チップの断面図である。
例を示す半導体チップの断面図である。
図に示すように、■〕型シリコン基板１の上にｐ一型エ
ピタキシャル層３を設け、エピタキシャル層３の表面に
ｒｌ型の高濃度不純物を選択的に導入して第１のトレイ
ン領域４及び第１のソース領域５を形成する。次に、全
面に酸化膜６を設け、ドレイン領域４とソース領域５の
中間の領域上の酸化膜６の上に選択的に第１及び第２の
ゲート電＆７，８を設ける。次に、ゲート電極７．８を
マスクとしてｎ型不純物をイオン注入し、ドレイン領域
４に接続した第２のトレイン領域９及びソース領域５に
接続した第２のソース領域１０並びにゲート電極７．８
の中間のアイランド領域１１を形成する。次に、ゲート
電極７．８を含む表面にＰ Ｓ Ｇ （ Ｐｈｏｓｐｈ
ｏ−Ｓｉｌｉｃａｔｅ ｇｌａｓｓ） Ｆ’ａ １ ２
を堆積し、選択的にコンタクト六を設けてドレイン領域
４と接続するトレイン電極１３及びソース領域５と接続
するソース電極１４を形成して、ｎチャネルＭＯＳ電界
効果トランジスタ（以下ｎチャネルＭＯＳＦＥＴと記す
）を構成する。
ピタキシャル層３を設け、エピタキシャル層３の表面に
ｒｌ型の高濃度不純物を選択的に導入して第１のトレイ
ン領域４及び第１のソース領域５を形成する。次に、全
面に酸化膜６を設け、ドレイン領域４とソース領域５の
中間の領域上の酸化膜６の上に選択的に第１及び第２の
ゲート電＆７，８を設ける。次に、ゲート電極７．８を
マスクとしてｎ型不純物をイオン注入し、ドレイン領域
４に接続した第２のトレイン領域９及びソース領域５に
接続した第２のソース領域１０並びにゲート電極７．８
の中間のアイランド領域１１を形成する。次に、ゲート
電極７．８を含む表面にＰ Ｓ Ｇ （ Ｐｈｏｓｐｈ
ｏ−Ｓｉｌｉｃａｔｅ ｇｌａｓｓ） Ｆ’ａ １ ２
を堆積し、選択的にコンタクト六を設けてドレイン領域
４と接続するトレイン電極１３及びソース領域５と接続
するソース電極１４を形成して、ｎチャネルＭＯＳ電界
効果トランジスタ（以下ｎチャネルＭＯＳＦＥＴと記す
）を構成する。
ｎチャネルＭＯＳＦＥＴはソース接地で使用されるのが
一般的であり、第１ゲート電極７に入力信号が加えられ
、第２ゲート電極８は高周波的に接地される。同時に第
２ゲート電極７に加えられるバイアスを調整することに
よってドレイン電流即ち第１ゲート電極７の相互コンダ
クタンスを可変し、電力利得を調整する形で使用される
。
一般的であり、第１ゲート電極７に入力信号が加えられ
、第２ゲート電極８は高周波的に接地される。同時に第
２ゲート電極７に加えられるバイアスを調整することに
よってドレイン電流即ち第１ゲート電極７の相互コンダ
クタンスを可変し、電力利得を調整する形で使用される
。
前述した従来の絶縁ゲート電界効果トランジスタは本質
的に混変調特性に優れた利点を有しているが、そのこと
は真性素子領域について言えることであり、ドレインと
基板の間の接合部より下方に形成される空乏層の広がり
を抑えることができず、トレイン容量がバイアスによっ
て大幅に変動してしまい、それによって接合容量で代表
される非線型の部分が寄生素子として付加されるために
、混変調特性が悪くなるという問題点がある。
的に混変調特性に優れた利点を有しているが、そのこと
は真性素子領域について言えることであり、ドレインと
基板の間の接合部より下方に形成される空乏層の広がり
を抑えることができず、トレイン容量がバイアスによっ
て大幅に変動してしまい、それによって接合容量で代表
される非線型の部分が寄生素子として付加されるために
、混変調特性が悪くなるという問題点がある。
本発明の目的は、ドレイン接合容量を一定に保ち、混変
調特性の優れた絶縁ゲート電界効果トランジスタを提供
することにある。
調特性の優れた絶縁ゲート電界効果トランジスタを提供
することにある。
本発明の絶縁ゲートトランジスタは、一導電型半導体基
板に設けた高濃度一導電型の埋込層と、前記埋込層を含
む表面に設けた低濃度一導電型のエピタキシャル層と、
前記エピタキシャル層の表面に設けた高濃度逆導電型の
第１のドレイン領域及び第１のソース領域と、前記第１
のドレイン領域と前記第１のソース領域の間の前記エピ
タキシャル層の表面に設けた酸化膜を介して設けた第１
及び第２のゲート電極と、前記第１及び第２のゲート電
極に整合して前記エピタキシャル層の表面に設け且つ前
記第１のドレイン領域と接続した第２のトレイン領域及
び前記第１のソース領域に接続した第２のソース領域並
びに前記第１及び第２のゲート電極の間のアイランド領
域とを有し、埋込層によりドレイン領域の接合面下の空
乏層を抑えてトレイン接合容量を一定に保ち、混変調特
性を向上させる。
板に設けた高濃度一導電型の埋込層と、前記埋込層を含
む表面に設けた低濃度一導電型のエピタキシャル層と、
前記エピタキシャル層の表面に設けた高濃度逆導電型の
第１のドレイン領域及び第１のソース領域と、前記第１
のドレイン領域と前記第１のソース領域の間の前記エピ
タキシャル層の表面に設けた酸化膜を介して設けた第１
及び第２のゲート電極と、前記第１及び第２のゲート電
極に整合して前記エピタキシャル層の表面に設け且つ前
記第１のドレイン領域と接続した第２のトレイン領域及
び前記第１のソース領域に接続した第２のソース領域並
びに前記第１及び第２のゲート電極の間のアイランド領
域とを有し、埋込層によりドレイン領域の接合面下の空
乏層を抑えてトレイン接合容量を一定に保ち、混変調特
性を向上させる。
次に、本発明について図面を参照して説明する。
第１図（ａ），（ｂ）は本発明の第１の実施例を示す半
導体チップの平面図及びＡ−Ａ’線断面図である。
導体チップの平面図及びＡ−Ａ’線断面図である。
第１図（ａ），（ｂ）に示すように、不純物濃度がＩ
Ｘ １ ０ １９ｃｍ−’程度のｐ型シリコン基板１の
表面にホウ素イオンを選択的にイオン注入して１×１０
２°ｃ＋ｔ−３程度のｐ＋型埋込領域２を形成し、埋込
領域２を含む表面に不純物濃度がＩ Ｘ １ ０ １５
ｃ＋ｆ’程度のｐ一型エピタキシャル層３を成長させる
。次に、エピタキシャル層３の表面にリンイオン又はヒ
素イオンを選択的にイオン注入して不純物濃度がＩ Ｘ
１ ０ １８ｃｒｎ−’程度のｎ＋型の第１のドレイ
ン領域４及び第１のソース領域５を形成する。次に、ト
レイン領域４及びソース領域５を含む表面に熱酸，化法
により酸化膜６を設け、ドレイン領域４とソース領域５
の中間の領域の酸化膜６の表面に選択的に第１ゲート電
極７、第２ゲート電極８を形成する。次に、ゲート電極
７．８をマスクとしてリンイオンをイオン注入し、ドレ
イン領域４と接続する第２のトレイン領域及びソース領
域５と接続する第２のソース領域１０並びにアイランド
領域１１を形成し、全面に特性安定化を目的としたＰＳ
Ｇ膜１２を堆積する．次に、ドレイン領域４及びソース
領域５の上のＰＳＧ膜１２及び酸化膜６を選択的に順次
エッチングしてコンタクト六を設け、前記コンタクト穴
を含む表面にアルミニウム層を堆積してこれを選択的に
エッチングし、コンタクト六のドレイン領域４と接続す
るトレイン電極１３及びソース領域５と接続するソース
電極１４をそれぞれ形成する。
Ｘ １ ０ １９ｃｍ−’程度のｐ型シリコン基板１の
表面にホウ素イオンを選択的にイオン注入して１×１０
２°ｃ＋ｔ−３程度のｐ＋型埋込領域２を形成し、埋込
領域２を含む表面に不純物濃度がＩ Ｘ １ ０ １５
ｃ＋ｆ’程度のｐ一型エピタキシャル層３を成長させる
。次に、エピタキシャル層３の表面にリンイオン又はヒ
素イオンを選択的にイオン注入して不純物濃度がＩ Ｘ
１ ０ １８ｃｒｎ−’程度のｎ＋型の第１のドレイ
ン領域４及び第１のソース領域５を形成する。次に、ト
レイン領域４及びソース領域５を含む表面に熱酸，化法
により酸化膜６を設け、ドレイン領域４とソース領域５
の中間の領域の酸化膜６の表面に選択的に第１ゲート電
極７、第２ゲート電極８を形成する。次に、ゲート電極
７．８をマスクとしてリンイオンをイオン注入し、ドレ
イン領域４と接続する第２のトレイン領域及びソース領
域５と接続する第２のソース領域１０並びにアイランド
領域１１を形成し、全面に特性安定化を目的としたＰＳ
Ｇ膜１２を堆積する．次に、ドレイン領域４及びソース
領域５の上のＰＳＧ膜１２及び酸化膜６を選択的に順次
エッチングしてコンタクト六を設け、前記コンタクト穴
を含む表面にアルミニウム層を堆積してこれを選択的に
エッチングし、コンタクト六のドレイン領域４と接続す
るトレイン電極１３及びソース領域５と接続するソース
電極１４をそれぞれ形成する。
ここでドレイン領域４の不純物濃度はエピタキシャル層
３の不純物濃度に対して３桁程度高いため、空乏層は殆
んどエピタキシャル層３の側に広がるが、ｐ＋型埋め込
み層２にぶつかり、その厚さは一定の値を保ちトレイン
電圧の高周波的な変動に対して安定する。即ち、ドレイ
ン容量は接合に印加されるバイアスに対して一定値をと
ることになり線型容量となり、混変調特性が改善される
。
３の不純物濃度に対して３桁程度高いため、空乏層は殆
んどエピタキシャル層３の側に広がるが、ｐ＋型埋め込
み層２にぶつかり、その厚さは一定の値を保ちトレイン
電圧の高周波的な変動に対して安定する。即ち、ドレイ
ン容量は接合に印加されるバイアスに対して一定値をと
ることになり線型容量となり、混変調特性が改善される
。
なお、この際留意すべきこととして、ドレイン領域４．
９の接合面と２１型埋め込み屑２との距離を大きくし過
ぎるとトレイン領域４，９の接合面にバイアスが印加さ
れても空乏層がｐ＋型埋め込み層２にぶつからず効果を
挙げることができなくなってしまう。従って、ρ〜型エ
ピタキシャル層３の厚さを適切に選ぶ必要があり、本実
施例の場合は５ Ｂ ｍ前後が最適である。
９の接合面と２１型埋め込み屑２との距離を大きくし過
ぎるとトレイン領域４，９の接合面にバイアスが印加さ
れても空乏層がｐ＋型埋め込み層２にぶつからず効果を
挙げることができなくなってしまう。従って、ρ〜型エ
ピタキシャル層３の厚さを適切に選ぶ必要があり、本実
施例の場合は５ Ｂ ｍ前後が最適である。
第２図は本発明の第２の実施例を示す半導体チップの断
面図である。
面図である。
図に示すように、ｐ ＋型埋め込み層２がゲート保護用
ダイオード素子部（図示せず》を除く全素子領域の下方
に設けた以外は第１の実施例と同じ構成を有しており、
ドレイン領域４，９の空乏層はｐ＋型埋め込み層２にぶ
つかり、その厚さは一定となりトレイン電圧の変動も安
定化する。即ち、第１の実施例と同様にドレイン容量は
印加されるバイアスに対して一定値をとり、線型容量と
なる．従って混変調特性が改善される。
ダイオード素子部（図示せず》を除く全素子領域の下方
に設けた以外は第１の実施例と同じ構成を有しており、
ドレイン領域４，９の空乏層はｐ＋型埋め込み層２にぶ
つかり、その厚さは一定となりトレイン電圧の変動も安
定化する。即ち、第１の実施例と同様にドレイン容量は
印加されるバイアスに対して一定値をとり、線型容量と
なる．従って混変調特性が改善される。
以」二説明した様に本発明は、ドレイン領域底部下方の
高不純物濃度領域に半導体基板と同一導電型（即ちトレ
イン領域とは反対導電型》の高不純物濃度の埋め込み層
を有していることにより、絶縁ゲート電界効果トランジ
スタのダイオード耐圧を低下させることなく、ドレイン
電圧によるチャネル長変調を大幅に低減でき、従って、
低歪の高周波帯用の絶縁ゲート電界効果トランジスタを
実現することができるという効果を有する。
高不純物濃度領域に半導体基板と同一導電型（即ちトレ
イン領域とは反対導電型》の高不純物濃度の埋め込み層
を有していることにより、絶縁ゲート電界効果トランジ
スタのダイオード耐圧を低下させることなく、ドレイン
電圧によるチャネル長変調を大幅に低減でき、従って、
低歪の高周波帯用の絶縁ゲート電界効果トランジスタを
実現することができるという効果を有する。
領域、５・・・第１のソース領域、６・・・酸化膜、７
・・・第１ゲート電極、８・・・第２ゲート電極、９・
・・第２のドレイン領域、１０・・・第２のソース領域
、１１・・・アイランド領域、１２・・・ＰＳＧ膜、１
３・・・ドレイン電極、１４・・・ソース電極。
・・・第１ゲート電極、８・・・第２ゲート電極、９・
・・第２のドレイン領域、１０・・・第２のソース領域
、１１・・・アイランド領域、１２・・・ＰＳＧ膜、１
３・・・ドレイン電極、１４・・・ソース電極。
代理人 弁理士 内 原 晋
第１図（ａ），（ｂ）は本発明の第１の実施例を示す半
導体チップの平面図及びＡ−Ａ’線断而図、第２図は本
発明の第２の実施例を示す半導体チップの断面図、第３
図は従来の絶縁ゲート電界効果トランジスタの一例を示
す半導体チップの断面図である。 １・・・ｐ型シリコン基板、２・・・ｐ＋型埋込層、３
・・・ｐ一型エピタキシャル層、４・・・第１のドレイ
ン葡 図 ｙ 図 万 Ｊ 図
導体チップの平面図及びＡ−Ａ’線断而図、第２図は本
発明の第２の実施例を示す半導体チップの断面図、第３
図は従来の絶縁ゲート電界効果トランジスタの一例を示
す半導体チップの断面図である。 １・・・ｐ型シリコン基板、２・・・ｐ＋型埋込層、３
・・・ｐ一型エピタキシャル層、４・・・第１のドレイ
ン葡 図 ｙ 図 万 Ｊ 図
Claims (1)
- 一導電型半導体基板に設けた高濃度一導電型の埋込層と
、前記埋込層を含む表面に設けた低濃度一導電型のエピ
タキシャル層と、前記エピタキシャル層の表面に設けた
高濃度逆導電型の第１のドレイン領域及び第１のソース
領域と、前記第１のドレイン領域と前記第１のソース領
域の間の前記エピタキシャル層の表面に設けた酸化膜を
介して設けた第１及び第２のゲート電極と、前記第１及
び第２のゲート電極に整合して前記エピタキシャル層の
表面に設け且つ前記第１のドレイン領域と接続した第２
のドレイン領域及び前記第１のソース領域に接続した第
２のソース領域並びに前記第１及び第２のゲート電極の
間のアイランド領域とを有することを特徴とする絶縁ゲ
ート電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11632689A JPH02295168A (ja) | 1989-05-09 | 1989-05-09 | 絶縁ゲート電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11632689A JPH02295168A (ja) | 1989-05-09 | 1989-05-09 | 絶縁ゲート電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02295168A true JPH02295168A (ja) | 1990-12-06 |
Family
ID=14684206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11632689A Pending JPH02295168A (ja) | 1989-05-09 | 1989-05-09 | 絶縁ゲート電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02295168A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0320082A (ja) * | 1989-06-16 | 1991-01-29 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタおよびこれを用いた集積回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54986A (en) * | 1977-06-06 | 1979-01-06 | Hitachi Ltd | Reducing method of voltage dependancy for fet output capacity |
| JPS6473674A (en) * | 1987-09-14 | 1989-03-17 | Nec Corp | Mos-type field-effect transistor |
-
1989
- 1989-05-09 JP JP11632689A patent/JPH02295168A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54986A (en) * | 1977-06-06 | 1979-01-06 | Hitachi Ltd | Reducing method of voltage dependancy for fet output capacity |
| JPS6473674A (en) * | 1987-09-14 | 1989-03-17 | Nec Corp | Mos-type field-effect transistor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0320082A (ja) * | 1989-06-16 | 1991-01-29 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタおよびこれを用いた集積回路 |
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