JPS5846874B2 - 接合型電界効果トランジスタ - Google Patents

接合型電界効果トランジスタ

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JPS5846874B2
JPS5846874B2 JP52049273A JP4927377A JPS5846874B2 JP S5846874 B2 JPS5846874 B2 JP S5846874B2 JP 52049273 A JP52049273 A JP 52049273A JP 4927377 A JP4927377 A JP 4927377A JP S5846874 B2 JPS5846874 B2 JP S5846874B2
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Description

【発明の詳細な説明】 この発明は、接合型電界効果トランジスタの構造に関す
るものである。
従来の縦形の接合型電界効果トランジスタ（以下Ｊ−Ｆ
ＥＴと称する）の構造は、第１図に示す様に、ドレイン
領域となる低比抵抗を有するＮ＋十形板１の上に高比抵
抗を有するＮ−形半導体層２をエピタキシャル成長させ
、とのＮ−形半導体層２０表面領域に、選択的にＰ十形
ゲート領域３及び低比抵抗を有するＮ十形ソース領域４
を拡散形成し、Ｎ−形半導体層２上の絶縁膜５にコンタ
クトホールを設け、ゲート電極６及びソース電極７を形
成した構成からなっている。
また、図中、８はチャンネル領域であり、選択的に設け
られたＰ十形ゲート領域３に狭１れたＮ−形半導体層２
部分を示す。
なか、この第１図じ示した従来装置はＮチャンネル形の
Ｊ−ＦＥＴを示している。
この様に構成されたＪ−ＦＥＴの相互コンダクタンスｇ
ｍ（△ＩＤ／△Ｖｏ）は、ゲート・バイアスが零ボルト
の時、ピンチオフ領域にかいて一般に下記〔１〕式の如
くあられされる。
但し、μｎはキャリア移動度、ｑは電子の単位電荷量、
ＮＤはＮ−形半導体層２の不純物濃度、Ｗｇはゲート間
隔、ｌｓはＮ十形ソース領域４のソース長、Ｌはチャン
ネル領域８０チヤンネル長を示す。
従って、不純物濃度ＮＤが高いほど、即ち、比抵抗が低
いほど相互コンダクタンスｇｍは大きくなる。
また、Ｐ十形ゲート領域３とドレイン領域１との間のゲ
ート、ドレイン間容量Ｃｇｄは、一般に下記ＣＩＤ式の
如くあられされ、Ｐ十形ゲート領域３からＮ−形半導体
層２中へのびる空乏層中りは下記〔■〕式の如くあられ
される。
但し、εは比誘電率、ε０は真空の誘電率、ＡｇはＰ十
形ゲート領域３のゲート長、ＷはＰ＋十形ゲート領域３
ゲート巾、ＡはＰ十形ゲート領域３のゲート拡散面積で
あり、ゲート長１ｇとゲート巾Ｗとの積を示し、πは円
周率、φ１は拡散電位、Ｖｇｄはゲート、ドレイン間電
圧を示す。
従って、ゲート、ドレイン間容量Ｃｇｄの大きさは、Ｐ
十形ゲート領域３からＮ−形半導体層２中へほとんど空
乏層がのびていない時に最大となり空乏層がのびてＮ十
形基板１に到達した時に最小となる。
このため、Ｎ−形半導体層２の不純物濃度ＮＤを低くす
るほど、即ち、比抵抗が高いほど小さなゲート、ドレイ
ン間電圧Ｖｇｄによりゲート、ドレイン間容量Ｃｇｄを
小さくすることができる。
ところで、一般に、Ｊ−ＦＥＴＯ高周波特性は相互コン
ダクタンスｇｍが大きく、しかもゲートドレイン間容量
Ｃｇｄ及びゲート、ソース間容量Ｃｇｓが小さいほど優
れているということが知られている。
ところが、第１図に示す従来装置において、エピタキシ
ャル成長させたＮ形半導体層２の比抵抗を比較的低くし
たときは、相互コンダクタンスｇｍは大きくなるが、ゲ
ート、ドレイン間容量Ｃｇｄも大きくなり、比抵抗を比
較的高くしたときは、Ｃｇｄは小さくなるがｇｍも小さ
くなってし１う。
具体的に、例えばＮ形半導体層２の比抵抗を１０（Ω鼾
〕としたとき、相互コンダクタンスｇｍは６０〔ｍＵ〕
程度となり、比抵抗を５０〔Ωα〕としたときｇｍは２
０’（ｍＵ）程度となる。
このため、Ｊ−ＦＥＴＯ高周波特性が悪くなるという不
都合が生じた。
この発明は上記欠点に鑑みなされたものであり、相互コ
ンダクタンスｇｍが大きく、かつ小さなゲート、ドレイ
ン間電圧Ｖｄｇによりゲート、ドレイン間容量Ｃｇｄを
最小の大きさにすることができる高周波特性の優れたＪ
−ＦＥＴを提供することを目的とする。
以下図面に基づいてこの発明の詳細な説明する。
第２図はこの発明によるＪ−ＦＥＴの一実施例の構造を
示す断面図である。
図中、第１図と同一または相当部分には同一符号を付し
である。
この実施例の構造は、ドレイン領域となる低比抵抗を有
するＮ十形基板１の上に、例えば５０〔Ω備〕程度の高
比抵抗を有するＮ−形半導体層２をエピタキシャル成長
し、さらに、とのＮ−形半導体層２の上にこれより比抵
抗の低い、例えば１０〔Ωα〕程度の比抵抗を有するＮ
形半導体層１０をエピタキシャル成長し、このＮ形半導
体層１００表面領域に、選択的にＰ十形ゲート領域３及
び低比抵抗を有するＮ十形ソース領域４を拡散形成した
構成となっている。
即ち、夫々比抵抗の異なるＮ形の三層基体の中のやや比
抵抗の高いＮ形半導体層１００表面領域に、ゲート及び
ソース領域３．４を形成した構造である。
また、図中、６゜７は夫々ゲート電極及びソース電極で
あり、Ｎ形半導体層１０上の絶縁膜５に形成されたコン
タクトホールを介して設けられている。
８はチャンネル領域であり、ソース、ドレイン領域４，
１間の電流通路のＰ十形ゲート領域３に狭１れたＮ形半
導体層１０部分を示す。
この第２図に示した実施例装置はＮチャンネル形のＪ−
ＦＥＴを示している。
この第２図に示した実施例構造にあ・いて、Ｎ形半導体
層１００層厚をｔとした際に、ゲート間隔の半分（Ｗｇ
／２）を、Ｐ十形ゲート領域３とＮ−形半導体層２との
間のＮ形半導体層１０の距離、即ち厚さ方向の寸法（ｔ
−Ｌ）より小さく形成した場合、ピンチオフがＮ−形半
導体層２より比抵抗の低いＮ形半導体層１０内で起こる
ため、相互コンダクタンスｇｍが大きくｉす、空乏層は
Ｎ形半導体層１０の一部及び比抵抗の高いＮ−形半導体
層２に拡がるため、比較的小さ々ゲート、ドレイン間電
圧Ｖｇｄにより空乏層がＮ十形基板１に到達し、ゲート
、ドレイン間容量Ｃｇｄを最小にすることができる。
また、ゲート間隔の半分（Ｗｇ／２）と上述のＮ形半導
体層１０の距離（ｔ−Ｌ）とをほぼ等しく形成した場合
、Ｐ十形ゲート領域３からＮ形半導体層１０中へのびる
空乏層がＮ−形半導体層２に到達するのとほぼ同時に、
ピンチオフが起こる。
このため、相互コンダクタンスｇｒｒ１．は、Ｎ形半導
体層１０の不純物濃度により決定されるので、大きくな
る。
また、ピンチオフ時にすでに空乏層がＮ−形半導体層２
に到達しているため、非常に小さなゲート、ドレイン間
電圧Ｖｇｄにより空乏層をＮ十形基板１に到達せしめ、
ゲート、ドレイン間容量Ｃｇｄを最小にすることができ
る。
従って、高周波特性の向上が図れ、（Ｗｇ／２）と（１
−Ｌ）とをほぼ等しい距離にした場合が最適値となる。
ところが、ゲート間隔の半分（Ｗｇ／２ ）を上述のＮ
形半導体層１０の距離（ｔ−Ｌ）より太きく形成した場
合は、ピンチオフがＮ−形半導体層２内で起こるため、
非常に小さなゲート、ドレイン間電圧Ｖｇｄにより空乏
層をＮ十形基板１に到達せしめ、ゲート、ドレイン間容
量Ｃｇｄを最小にすることができるが、相互コンダクタ
ンスｇｍが非常に小さくなってし捷うので、適当とは言
え。
ない。
従って、ゲート間隔の半分、即ちチャンネル領域８０チ
ヤンネル巾Ｗｇの半分（Ｗｇ／２）は、Ｎ形半導体層１
０の厚さ方向の寸法（ｔ−Ｌ）と等しいかこれより小さ
くする必要がある。
なか、この第２図に示した実施例では、Ｎチャンネル形
のＪ−ＦＥＴについて説明したが、この発明はこれに限
らず、Ｐチャンネル形のＪ−ＦＥＴでもよい。
以上の様に、この発明によるＪ−ＦＥＴは、低比抵抗を
有する第１導電形の第１半導体層と、この第１半導体層
上に形成され高比抵抗を有する第１導電形の第２半導体
層と、この第２半導体層上に形成されこれよりも低比抵
抗を有する第１導電形の第３半導体層と、この第３半導
体層の表面領域に選択的に設けられ第３半導体層部分に
チャンネル領域を形成する第２導形のゲート領域とを備
え、ゲート領域と第２半導体層との間に有する第３半導
体層の厚さ方向寸法をチャンネル領域のチャンネル巾の
−より小さくならないように形成しま たため、ピンチオフが上記第３半導体層内で起こること
により、相互コンダクタンスｇｍを大きくしかも小さな
ゲート、ドレイン間電圧によりゲート、ドレイン間容量
Ｃｇｄを最小にすることができるので、高周波特性の向
上を図れる効果がある。
【図面の簡単な説明】
第１図は、従来のＪ−ＦＥＴの構造を示す断面図、第２
図は、この発明によるＪ−ＦＥＴの一実施例の構造を示
す断面図である。 なか、図中同一部分または相当部分には同一符号を付し
である。 １・・・第１半導体層、２・・・第２半導体層、３・・
・ゲート領域、８・・・チャンネル領域、１０・・・第
３半導体装置

Claims (1)

  1. 【特許請求の範囲】 １ 低比抵抗を有する第１導電形の第１半導体層、上記
    第１半導体層上に形成され高比抵抗を有する第１導電形
    の第２半導体層、上記第２半導体層上に形成されこれよ
    りも低比抵抗を有する第１導電形の第３半導体層、上記
    第３半導体層の表面領域に選択的に設けられ上記第３半
    導体層部分にチャンネル領域を形成する第２導電形のゲ
    ート領域を備え、上記ゲート領域と第２半導体層との間
    に有する第３半導体層の厚さ方向寸法を上記チャンネル
    領域のチャンネル巾の−より小さく寿らないようにした
    ことを特徴とする接合型電界効果トランジスタ。 ２ ゲート領域と第２半導体層との間に有する第３半導
    体層の厚さ方向寸法をチャンネル領域のチャンネル巾の
    −にほぼ等しくなるようにしたことを特徴とする特許請
    求の範囲第１項に記載の接合型電界効果トランジスタ。
JP52049273A 1977-04-27 1977-04-27 接合型電界効果トランジスタ Expired JPS5846874B2 (ja)

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JP52049273A JPS5846874B2 (ja) 1977-04-27 1977-04-27 接合型電界効果トランジスタ
US05/897,775 US4215356A (en) 1977-04-27 1978-04-19 Junction field effect transistor
DE2818584A DE2818584C2 (de) 1977-04-27 1978-04-27 Sperrschicht-Feldeffekttransistor vom vertikalen Typ

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JP52049273A JPS5846874B2 (ja) 1977-04-27 1977-04-27 接合型電界効果トランジスタ

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JPS53133379A JPS53133379A (en) 1978-11-21
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JP (1) JPS5846874B2 (ja)
DE (1) DE2818584C2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014207460A (ja) * 2014-05-28 2014-10-30 株式会社日立製作所 半導体装置および電力変換装置

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4304042A (en) * 1978-11-13 1981-12-08 Xerox Corporation Self-aligned MESFETs having reduced series resistance
JPS5568677A (en) * 1978-11-17 1980-05-23 Nec Corp Junction type field effect semiconductor
US4641174A (en) * 1983-08-08 1987-02-03 General Electric Company Pinch rectifier
US4843441A (en) * 1987-08-10 1989-06-27 Willard Jerry W High frequency, high power field effect transistor
US4839310A (en) * 1988-01-27 1989-06-13 Massachusetts Institute Of Technology High mobility transistor with opposed-gates
US5945699A (en) * 1997-05-13 1999-08-31 Harris Corporation Reduce width, differentially doped vertical JFET device
EP2081218B1 (en) * 1999-12-24 2011-11-09 Sumitomo Electric Industries, Ltd. Junction field effect transistor
JP5557581B2 (ja) * 2010-04-08 2014-07-23 株式会社日立製作所 半導体装置および電力変換装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2174774B1 (ja) * 1972-03-10 1977-01-14 Teszner Stanislas
JPS49134282A (ja) * 1973-04-25 1974-12-24
US4041517A (en) * 1974-09-04 1977-08-09 Tokyo Shibaura Electric Co., Ltd. Vertical type junction field effect semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014207460A (ja) * 2014-05-28 2014-10-30 株式会社日立製作所 半導体装置および電力変換装置

Also Published As

Publication number Publication date
DE2818584A1 (de) 1978-11-16
US4215356A (en) 1980-07-29
DE2818584C2 (de) 1986-01-23
JPS53133379A (en) 1978-11-21

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