DE2818584C2 - Sperrschicht-Feldeffekttransistor vom vertikalen Typ - Google Patents

Sperrschicht-Feldeffekttransistor vom vertikalen Typ

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Description

Die Erfindung betrifft einen Sperrschicht-Feldeffekttransistor vom vertikalen Typ, mit einem Halbleitersubstrat eines ersten Leitfahigkeitstyps und eines niedrigen spezifischen Widerstandes als Drain-Zone, mit einer auf dem Halbleitersubstrat eutektisch aufgebrachten ersten Halbleiterschicht des erswn Leitfahigkeitstyps und eines hohen spezifischen Widerstandes, mit einer auf der ersten Halbleiterschicht epitaktisch aufgebrachten zweiten Halbleiterschicht des ersten Leitfähigkeitstyps und eines kleineren spezifischen Widerstandes als die erste Halbleiterschicht, mit Gate-Zonen eines zweiten Leitfahigkeitstyps, die in der zweiten Halbleiterschicht in einem Abstand Wg angeordnet sind, und mit einer im Abstand von den Gate-Zonen ausgebildeten Source-Zone des ersten Leitfähigkeitstyps.
DiejapanischeOfFenlegungsschrift5 11 21 275 offenbart einen Sperrschicht-Feldeffekttransistor mit dem im wesentlichen eingangs erwähnten Aufbau, bei dem die in der zweiten Halbleiterschicht angeordneten Gate-Zonen mit der ersten Halbleiterschicht direkt abschließen. In diesem Falle würde der Pinch-Off-Effekt offen- so sichtlich in der ersten Halbleiterschicht mit hohem Widerstand erfolgen, wodurch zwar die Gate/Drain-Kapazität niedrig gehalten ist, die Steilheit jedoch nicht sehr hoch ist.
Aufgabe der Erfindung ist es, demnach einen neuartigen Sperrschicht-Feldeffekttransistor mit ausgezeichneten Hochfrequenzeigenachaften, d. h. mit hoher Steilheit und niedriger Gate/Drain-Kapazität, zu schaffen.
Die Aufgabenstellung wird daher erfindungsgemäß derart gelöst, daß der eingangs beschriebene Sperrschicht-Feldeffekttransistor dadurch gekennzeichnet ist, daß die zweite Halbleiterschicht einen Abschnitt zwischen den Gate-Zonen und der ersten Halbleiterschicht aufweist, dessen Dicke größer ist als die Hälfte des Gate-Abstandes Weg oder diesem im wesentlichen entspricht.
Aus der deutschen Offenlegungsschrift DE-OS 23 11 701 ist ein Sperrschicht-Feldeffekttransistor, welcher eine der Erfindung ähnliche Aufgabenstellung besitzt, bekannt Es handelt sich dabei um einen Höchstfrequenz-Gridistor bestehend aus einem im Substrat eingebetteten Gitter mit einem Umlaufrahmen, wobei das Halbleitersubstrat mit zwei überdotierten Schichten ausgestattet ist, welche die Kontakte vom Source-Anschluß und Drain-Anschluß bilden. Bei diesem Gridistor wird die Steilheit erhöht und die Summe der Kapazitäten erniedrigt, indem oberhalb des Umlaufrahmens, der das Gitter umgibt und mit diesem in ohmschem Kontakt steht, im Substrat eine Wanne ausgebildet ist, mit dem Effekt, daß die kapazitätserhöhenden Grenzflächen von Rahmen und Gitter erniedrigt werden.
Bei einem bevorzugten Ausfuhrungsbeispiel nach der Erfindung ist die Dicke des erwähnten Abschnitts der dritten Halbleiterschicht, der zwischen der Gate-Zone und der zweiten Halbleiterschicht gelegen ist, im wesentlichen gleich der Hälfte der Kanalbreite oder -weite der Kanalzone.
Im folgenden wird die Erfindung anhand eines Austuhrungsbeispiels unter Hinweis auf die Zeichnungen näher erläutert Es ieigt
Fig. 1 eine ausschnittsweise Längsschnittdarstellung eines Sperrschicht-Feldeffekttransistors, der nach den Prinzipien des Standes der Technik hergestellt ist; und
Fig. 2 eine ausschnittsweise Längsschnittdarstellung eines Sperrschicht-Feldeffekttransistors, der nach den Prinzipien der vorliegenden Erfindung hergestellt ist.
Gemäß Fig. 1 ist der veranschaulichte Sperrschicht-Feldeffekttransistor in herkömmlicher Weise aufgebaut Der Sperrschicht-Feldeffekttransistor ist hier als »J-FET« bezeichnet. Die gezeigte Anordnung umfaßt ein Halbleitersubstrat 10 vom N+-Leitfähigkeitstyp mit einem niedrigen Widerstandswert, um eine Drain-Zone zu bilden, und eine Halbleiterschicht 12 vom W-Leitfähigkeitstyp, die auf dem Substrat 10 epitaxial aufgezüchtet ist und einen ionen Widerstandswert bzw. spezifischen Widerstand besitzt. Dann wird eine selektive Diffusionstechuik zur Anwendung gebracht um die Gate-Zonen 14 vom P+-Typ im Abstand und gegenüberliegend und eine Source-Zone 16 vom N+-Typ auszubilden, die zwischen den Gate-Zonen vom P+-Typ und dem Flächenabschnitt der Halbleiterschicht 12 vom N"-Typ gelegen ist. Die Source-Zone 16 vom N+-Typ ist in Fig. 1 gezeigt und besitzt eine Diffusionsfront, die im wesentlichen eben mit der oberen Fläche der Gate-Zone 14 verläuft bzw. mit diesen abschließt. Die Zonen 14 und 16 besitzen einen niedrigen spezifischen Widerstand und die Gate-Zonen 14 "om P+-Typ bilden einen PN-Übergang mit der Halbleiterschicht 12 vom N"-Typ.
Die Anordnung umfaßt ferner einen elektrisch isolierenden Film 18 auf der Fläche der Halbleiterschicht 12, der die Gate-Zonen 14 vom P+-Typ, aber nicht die Source-Zone 16 vom N+-Typ bedeckt, ferner Gate-Elektroden 20, die sich durch Fenster erstrecken, die in dem Isolierfilm 18 ausgebildet sind, so daß sie in ohmschem Kontakt zu den jeweiligen Gate-Zonen 14 stehen, und eine Source-Elektrode 22, die in ohmschem Kontakt mit der Source-Zone 16 steht.
Gemäß Fig. 1 definieren die Gate-Zonen 14 vom P4-Typ zwischen sich eine Kanalzone 24 vom N -Typ, und zwar in der Halbleiterschicht 12 vom N"-Typ.
Die Fig. 1 zeigt somit einen N-Kanal Sperrschicht-Feldeffekttransistor.
Bei Sperrschicht-Feldeffekttransistoren gemäß Fig. 1
läßt sich die Steilheit g/n, die durch ein Inkrement eines Drainstromes AID, geteilt durch ein Inkrement einer Gatespannung A VG definiert ist, allgemein in der folgenden Weise ausdrücken:
gm = μη · q ■ ND
Wg ■ Is
(D
und zwar in der pinch-off-Zone für eine Gatevcrspannung von Null, wobei μη eine Mobilität der Ladungsträger bezeichnet, q eine elementare elektrische Ladung bedeutet, N0 eine Veruareinigungskonzentration der Halbleiterschicht 14 vom N "-Typ, Wg ein Gateabstand oder Kanalbreite oder -weite der Kanalzone 24 (siehe F i g. 1), (s die Sourcelänge der Source-Zone 16 vom N+- Typ, und L eine Kanallänge der Kanalzone 24 (siehe Fig. 1) angibt Aus der Gleichung (I) läßt sich erkennen, daß je höher die VerunreinigungskonzentrationAfo ist, d. h. je geringer der spezifische Widerstand ist, desto größer die Steilheit gm wird.
* ,!_ inO* —:„U Air». ί~1η*ι*ίΤ\***Ιψ\ VOnOiitÖt f . Hif* CI^h
/\UL.ll ICtUt 3IUIt UlW VJO.LWS ι~*ιηΜ*Μ.·*ΛΛΛΛγ*******Λ+ ^g(Ji *·■** -^1*"*
zwischen den Gate-Zonen 14 vom P+-Typ jnd der Drain-Zone 10 vom N+-Typ ergibt, allgemein wie folgt ausdrücken:
25
15
20
Hierin bedeuten:
(H)
30
r: relative Dielektrizitätskonstante
r": Dielektrizitätskonstante im Vakuum
Ig: die Gatelänge der Gate-Zone 14 vom P+-Typ
W: die Gatebreite oder -weite der Gate-Zone 14 vom P+-Typ (siehe Fig. 1)
A: die Gatedifiusionsfläehe, die durch das Produkt aus Gatelänge Ig und Gateweite oder -breite W
definiert ist
π: Kreiskonstante
In: natürlicher Logarithmus.
Auch bezeichnet h eine Breite oder Weite einer Sperrschicht von der Gate-Zone 14 vom P+-Typ, die sich in die Halbleiterschicht 12 vom N"-Typ erstreckt, und kann wie folgt ausgedrückt werden:
(III)
50
Hierbei bezeichnet Φτ ein Diffusionspotential und Vy,i eine an öie Gatc-Eiektrode und die Drain-Elektrode angelegte Spannung. Aus der Gleichung (II) läßt sich erkennen, daß dann, wenn sich die Sperrschicht von der Gate-Zone 14 vom P+-Typ geringfügig oder gerade noch in die Halbleiterschicht 12 vom N"-Typ erstreckt, die Gate/Drain-Kapazität Cgd maximal wird, während diese Kapazität dann minimal wird, wenn die Sperrschicht das Substrat 10 vom N+-Typ erreicht. Wenn daher die Verunreinigungskonzentration N0 der Halbleiterschicht 12 vom N"-Typ geringer ist, d.h. wenn der spezifische Widerstand derselben höher ist, dann kann die niedrigere Spannung Vfd über der Gate- und der Drain-Elektrode stärker die Gate/Drain-Kapazität Cgd reduzieren, wie sich dies aus der Gleichung (III) entnehmen läßt.
Es ist jedoch bekannt, öaß die Hochfrequenzeigenschaften von Sperrschicht-Feldeffekttransistoren verbessert werden können, indem man die Steilheit gm erhöht und trotzdem sowohl die Gate/Drain-Kapazität. Cgd als auch die Gate/Source-Kapazität Cgs vermindert. Bei den herkömmlichen Sperrschicht-Feldeffekttransistoren gemäß F i g. 1 wird eine relativ geringe Größe des spezifischen Widerstands der epitaxial gezüchteten Halbleiterschicht vom N "-Typ nicht nur zu einer großen Steilheit gm% sondern es wird auch die Gate/Drain-Kapazität Cgi größer. Wenn dagegen die Größe des spezifischen Widerstandes relativ hoch ist, wird dagegen Cgd vermindert, und es wird gm auch reduziert. Wenn beispielsweise die Halbleiterschicht 12 vom N~-Typ einen spezifischen Widerstand von 10 Ohm · cm besitzt, liegt die Steilheit gm in der Größenordnung von 60 Milli-Siemens. Für einen spezifischen Widerstand von 50 Ohm · cm erreicht die Steilheit gm eine Größe von 20 Milli-Siemens. Dies führt zu dem Nachteil, daß die Hochfrequenzeigenschaft eines Sperrschicht-Feldeffekttransistors verschlechtert wird.
Durch die vorliegende Erfindung ?r>ll dieser zuvor erläuterte Nachteil beseitigt werden.
In Fig. 2 sind gleiche Bezugszeichen tür diejenigen Komponenten vorgesehen, die identisch mit denjenigen in Fig. 1 sind, wobei diese erstere Figur eine Ausführungsform eines Sperrschicht-Feldeffekttransistors nach der Erfindung veranschaulicht. Die gezeigte Anordnung unterscheidet sich von denjenigen gemäß Fig. 1 lediglich dadurch, daß in Fig. 2 eine Halbleiterschicht 30 vom N-Leitfahigkeitstyp auf der Halbleiterschicht 12 vom N"-Leitfahigkeitstyp angeordnet ist, und zwar entsprechend der Epitaxial-Züchtungstechnik, und daß die Gate-Zonen 14 vom P+-Typ und die Source-Zone 16 vom N+-Typ sind in der Halbleiterschicht 30 vom N-Typ in der gleichen Weise angeordnet, wie dies unter Hinweis auf Fig. 1 erläutert wurde.
Bei dem gezeigten Ausführungsbeispiel besitzt das ^-Halbleitersubstrat 10 einen niedrigen spezifischen Widerstand von 0,1 bis 1 Ohm · cm, und die N "-Halbleiterschicht 12 besitzt einen spezifischen Widerstand in der Größenordnung von 50 Ohm · cm und eine Dick; von 5 bis 10pm. Die N-Halbieiterschicht 30 ist epitaxial bis zu einer Dicke von 4 μια auf der N" -Schicht 12 aufgezüchtet und besitzt einen spezifischen Widerstand, der kleiner ist als derjenige der letzteren und beispielsweise in der Größenordnung von 10 Ohm · cm liegt. Auch die P+-Gate-Zonen 14 sind 2 μπι dick, und die N+-Source-Zone 16 besitzt eine Dicke von 0,6 bis 0,7 μπι.
Aus der vorangegangenen Beschreibung läßt sich erkennen, daß die Anordnung nach Fig. 2 aus einer Dreischicht-Grundkonstruktion oder -struktur besteht, und zwar mit drei N-Halbleiterschichten mit unterschiedlichem spezifischen Widerstand, wobei die Gate- und Source-Zonen 14 und 16 jeweils in dem Flächenabschnitt der N-HaIbIf iterschicV. angeordnet .sind.
Wenn die Hälfte des Gate; bstandes, der durch WgIl ausgedrückt wird, kleiner gewählt wird als ein Abstand zwischen der Difiusionsfront oder dem Bodenbereich der P+-Gate-Zone 1< und der benachbarten Fläche der N~-Halbleiterschichl 12 (die gleich ist einer Dicke des Abschnitts der Halbleiterschicht 30, der zwischen der Gate-Zone 14 und der N"-Halbleiterschic!it 12 liegt), ausgedrückt durch eine Dimension von (/-/.), wobei / die Dicke der N-Halbleiterschicht 30 angibt, gelangt der Kanal der N-Halbleiicrschicht 30 in den pinch-off-Bereich entsprechend einem niedrigeren spezifischen Widerstand als derjenige der N~-Diffusionsschicht 12. Aus der Gleichung (I) läßt sich daher erkennen, daß der
pinch-off-Bereich eine Steilheit gm besitzt, deren Größe relativ hoch liegt, wie dies durch die Verunreinigungskonzentration der N-Halbleiterschicht 30 bestimmt wird. Unter diesen Umständen breitet sich die Sperrschicht von jeder P+-Gate-Zone 14 unmittelbar sowohl in den benachbarten Abschnitt der N-Halbleiterschicht 30 als auch die N~-Halb!eiterschicht 12 mit hohem spezifischen Widerstand aus. Daher erreichen die Sperrschichten das ^-Halbleitersubstrat 10 mit einer relativ niedrigen Spannung Vtd über Gate- und Drain-Zone, wodurch die Gate/Drain-Kapazität Cgd minimal gestaltet wird.
Wenn eine Hälfte des Gateabstandes WgIl im wesentlichen gleich ist der Dicke des N-Abschnitts (/-L) der Schicht 30, wie zuvor angegeben wurde, erfolgt der pinch-off im wesentlichen gleichzeitig, wobei die Sperrschicht von jeder P*-Gaie-Zone 14 die N'-Halbleiterschicht 12 über den benachbarten Abschnitt der N-Halhleiterschicht TUt erreicht nariiirrh wird jp.rjoch die Steilheit gm der pinch-off-Zone groß, da dieser durch die Verunreinigungskonzentration der N-HaIbleiterschicht 30 bestimmt wird.
Da auch die Sperrschichten bereits die N -Halbleiterschicht 12 erreicht haben, die nach dem pinch-off einen hohen spezifischen Widerstand haben, erreichen dieselben das N+-Substrat 10 bei sehr niedriger Spannung Vtd über Gate- und Drain-Elektrode, so daß dadurch die Gate/Drain-Kapazität CgJ minimal gehalten wird. Dies führt jedoch zu Verbesserungen hinsichtlich der Hochfrequenzeigenschaften des Transistors. Es wurde festge- stellt, daß sich ein Optimum ergibt, wenn WgII im wesentlichen gleich ist mit (t-L).
Wenn andererseits die Hälfte des Gateabstandes WgIl größer gewählt wird als die zuvor erwähnte Dicke der N-Schicht 30 bzw. Abschnittes, wird die pinch-off-Erscheinung in der N'-Halbleiterschicht 12 hervorgerufen. Unter diesen Umständen können die Sperrschichten das N*-Substrat 10 bei sehr niedriger Spannung Vfd über Gate- und Drain-Elektrode erreichen, um die Gate/Drain-Kapazität Cgd minimal zu gestalten, jedoch die Steilheit gm sehr klein zu machen. Wenn daher WgIl größer gewählt wird als U-L), so ist dies nicht vorteilhaft.
Aus der vorangegangenen Beschreibung ergibt sich, daß die Hälfte des Gateabstandes oder der Kanalbreite Wg der Kanalzone, ausgedrückt durch WgIl, gleich oder kleiner sein muß als die zuvor erwähnte Dicke der N-Haibieiterschicht 30 bzw. des Abschnitts, ausgedrückt durch (t-L).
50
Hicj-zu 1 Blatt Zeichnungen

Claims (1)

  1. Patentanspruch:
    Sperrschicht-Feldeffekttransistor vom vertikalen Typ, mit einem Halbleitersubstrat (10) eines ersten Leitfahigkeitstyps und eines niedrigen spezifischen Widerstandes als Drain-Zone, mit einer auf dem Halbleitersubstrat (10) epitaktisch aufgebrachten ersten Halbleiterschicht (12) des ersten Leitfähigkeitstyps und eines hohen spezifischen Widerstandes, mit einer auf der ersten Halbleiterschicht (12) epitaktisch aufgebrachten zweiten Halbleiterschicht (30) des ersten Leitfahigkeitstyps und eines kleineren spezifischen Widerstandes als die erste Halbleiterschicht (12), mit Gate-Zonen (14) eines zweiten ir Leitfahigkeitstyps, die in der zweiten Halbleiterschicht (30) in einem Abstand Wg angeordnet sind, und mit einer im Abstand von den Gate-Zonen (14) ausgebildeten Source-Zone (16) des ersten LeitfähigkeitstjF£s, dadurch gekennzeichnet, daß die zweite Halbleiterschicht (30) einen Abschnitt zwischen den Gate-Zonen (14) und der ersten Halbleiterschicht (12) aufweist, dessen Dicke größer ist als die Hälfte des Gate-Abstandes Wg oder diesem im wesentlichen entspricht.
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