JP3111941B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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Description
【０００１】
【発明の属する技術分野】本発明は電界効果トランジス
タに関し、特に、高電圧、高電流、高温動作条件下でも
高信頼性を要求される高出力ＧａＡｓ電界効果トランジ
スタに適用されるものである。
タに関し、特に、高電圧、高電流、高温動作条件下でも
高信頼性を要求される高出力ＧａＡｓ電界効果トランジ
スタに適用されるものである。
【０００２】
【従来の技術】従来、電界効果トランジスタ（以下「Ｆ
ＥＴ」という。）には、均一のゲートフィンガー長から
構成される櫛形ゲート構造が用いられていた。しかし、
この構造では印加される高電圧と、誘起される大きな電
流により、素子そのものが加熱され、特性劣化や場合に
よっては破壊が生じていた。
ＥＴ」という。）には、均一のゲートフィンガー長から
構成される櫛形ゲート構造が用いられていた。しかし、
この構造では印加される高電圧と、誘起される大きな電
流により、素子そのものが加熱され、特性劣化や場合に
よっては破壊が生じていた。
【０００３】この劣化のメカニズムは図６及び図７に示
すように、素子内部の温度に注目してみると、チップの
中心部、特に櫛形ゲートのフィンガー方向で見た場合の
中央部で極端に高くなってことがわかる。これは素子の
中央部では放熱性が悪く、熱が溜まりやすいことが原因
である。このように高温になると、しきい値電圧やゲー
トリーク電流等の素子特性が変化し、ゲート電流が大き
くなる。これにより、ゲート電位がますます変化して、
ドレイン電流が増大する現象、熱暴走が起こり、場合に
よっては破壊に至る。
すように、素子内部の温度に注目してみると、チップの
中心部、特に櫛形ゲートのフィンガー方向で見た場合の
中央部で極端に高くなってことがわかる。これは素子の
中央部では放熱性が悪く、熱が溜まりやすいことが原因
である。このように高温になると、しきい値電圧やゲー
トリーク電流等の素子特性が変化し、ゲート電流が大き
くなる。これにより、ゲート電位がますます変化して、
ドレイン電流が増大する現象、熱暴走が起こり、場合に
よっては破壊に至る。
【０００４】そこで、櫛形ゲートＦＥＴのこれまでのフ
ィンガー形状（図８（ａ））を図７（ｃ）に示すように
中心部分で短くする、もしくは図８（ｂ）に示すように
ゲートピッチを変化させることで中心部の発熱を減少さ
せ中心部のみが高温となることを防ぎ、熱暴走を防止し
ていた（特開平７−２８３２３５号公報）。
ィンガー形状（図８（ａ））を図７（ｃ）に示すように
中心部分で短くする、もしくは図８（ｂ）に示すように
ゲートピッチを変化させることで中心部の発熱を減少さ
せ中心部のみが高温となることを防ぎ、熱暴走を防止し
ていた（特開平７−２８３２３５号公報）。
【０００５】
【発明が解決しようとする課題】特に高出力ＦＥＴは、
大きな出力を得るために、図２、図６（ａ）及び図７
（ａ）に示すように多数のフィンガーから構成されてお
り、給電経路を各フィンガーごとに同じくするためにフ
ィンガーを何本かまとめて給電する単位セル構成をとっ
ている。
大きな出力を得るために、図２、図６（ａ）及び図７
（ａ）に示すように多数のフィンガーから構成されてお
り、給電経路を各フィンガーごとに同じくするためにフ
ィンガーを何本かまとめて給電する単位セル構成をとっ
ている。
【０００６】しかし、フィンガー長を伸ばせば、ゲート
抵抗（Ｒｇ）等を増加させることになり、高周波特性の
一つであるゲインがこれらに反比例するために、フィン
ガー長を伸ばすことはゲインを減少させることになる。
一方、フィンガー長を短くすることは、ゲインを増加さ
せることになる。したがって、従来例のように、櫛形ゲ
ートのフィンガー長を不均一とした場合、各フィンガー
間からのゲイン等の高周波特性が異なってしまうため
に、単位セル内及びセル間で高周波特性、特に出力の劣
化が生じてしまっていた。
抵抗（Ｒｇ）等を増加させることになり、高周波特性の
一つであるゲインがこれらに反比例するために、フィン
ガー長を伸ばすことはゲインを減少させることになる。
一方、フィンガー長を短くすることは、ゲインを増加さ
せることになる。したがって、従来例のように、櫛形ゲ
ートのフィンガー長を不均一とした場合、各フィンガー
間からのゲイン等の高周波特性が異なってしまうため
に、単位セル内及びセル間で高周波特性、特に出力の劣
化が生じてしまっていた。
【０００７】また、ゲートフィンガーのピッチを変化さ
せた場合も、各セルの高周波特性が不均一となり、マッ
チング最適条件が異なるために、実際のゲインが低下し
てしまうという問題が生じていた。また、フィンガー間
の距離を拡大する（変化させる）と、結果的にチップ面
積の拡大にもつながっていた。
せた場合も、各セルの高周波特性が不均一となり、マッ
チング最適条件が異なるために、実際のゲインが低下し
てしまうという問題が生じていた。また、フィンガー間
の距離を拡大する（変化させる）と、結果的にチップ面
積の拡大にもつながっていた。
【０００８】そこで本発明の目的は、高印加電圧、高電
流、高温動作条件下でも高周波特性を落とすことなく信
頼性が向上した高出力ＦＥＴを提供することである。
流、高温動作条件下でも高周波特性を落とすことなく信
頼性が向上した高出力ＦＥＴを提供することである。
【０００９】
【課題を解決するための手段】本発明は、櫛形のゲート
電極構造を有する電解効果トランジスタにおいて、ゲー
トフィンガー長手方向に沿ってしきい値電圧が中央部で
浅く端部で深くなるように、ゲートフィンガー長手方向
に沿ってリセス深さが異なることを特徴とする電界効果
トランジスタに関する。
電極構造を有する電解効果トランジスタにおいて、ゲー
トフィンガー長手方向に沿ってしきい値電圧が中央部で
浅く端部で深くなるように、ゲートフィンガー長手方向
に沿ってリセス深さが異なることを特徴とする電界効果
トランジスタに関する。
【００１０】
【００１１】さらに、本発明は、櫛形のゲート電極構造
を有する電解効果トランジスタにおいて、ゲートフィン
ガー長手方向に沿ってしきい値電圧が中央部で浅く端部
で深くなるように、ゲートフィンガー長手方向に沿って
絶縁膜構成が異なることを特徴とする電界効果トランジ
スタに関する。
を有する電解効果トランジスタにおいて、ゲートフィン
ガー長手方向に沿ってしきい値電圧が中央部で浅く端部
で深くなるように、ゲートフィンガー長手方向に沿って
絶縁膜構成が異なることを特徴とする電界効果トランジ
スタに関する。
【００１２】上記発明において、ゲートフィンガー長手
方向に対して略垂直方向に沿ってしきい値電圧が中側で
浅く外側で深くなるように、ゲートフィンガー長手方向
に対して略垂直方向に沿ってチャネル層の不純物濃度が
中側で低く外側で高くされていてもよい。
方向に対して略垂直方向に沿ってしきい値電圧が中側で
浅く外側で深くなるように、ゲートフィンガー長手方向
に対して略垂直方向に沿ってチャネル層の不純物濃度が
中側で低く外側で高くされていてもよい。
【００１３】
【００１４】
【００１５】上記各発明は、高出力ＦＥＴの櫛形ゲート
のフィンガー外側部のリセスを浅く、中心部分を深くす
る、もしくは櫛形ゲートフィンガー外側部の不純物濃度
を高く、中心部分の濃度を低くする、もしくはパッシベ
ーション膜を形成しその構成を異ならしめピエゾ電化を
誘起することによって、ゲートフィンガー外側部のしき
い値電圧（以下「Ｖｔ」という。）を深く、中心部のＶ
ｔを浅くすることができる。その結果、高周波特性を落
とすことなくゲートフィンガー全体での発熱と放熱のバ
ランスをとり、各チャネル部の温度を均一化することが
できる。
のフィンガー外側部のリセスを浅く、中心部分を深くす
る、もしくは櫛形ゲートフィンガー外側部の不純物濃度
を高く、中心部分の濃度を低くする、もしくはパッシベ
ーション膜を形成しその構成を異ならしめピエゾ電化を
誘起することによって、ゲートフィンガー外側部のしき
い値電圧（以下「Ｖｔ」という。）を深く、中心部のＶ
ｔを浅くすることができる。その結果、高周波特性を落
とすことなくゲートフィンガー全体での発熱と放熱のバ
ランスをとり、各チャネル部の温度を均一化することが
できる。
【００１６】デバイス各所からの発熱量は、その部分に
印加されるドレイン電圧とドレイン電流によってほぼ決
まる。また、高周波でのＦＥＴ特性、特にゲインは、ゲ
ートフィンガー長に依存し、また、出力側でマッチング
を取るために、各フィンガー間やセル間のバランスが大
切である。したがって、フィンガー長とフィンガーピッ
チを一定にすることが要求される。そこで、フィンガー
長とピッチを一定にしたままで、ＦＥＴ中央部分のＶｔ
のみを浅く、周辺部分を深くすることにより、ＦＥＴ部
分を流れるドレイン電流を制御し、放熱性の悪いフィン
ガー中央部分のドレイン電流を小さく、放熱性の良いフ
ィンガー両端部分のドレイン電流を大きくする。その結
果、ＦＥＴ各所での熱分布が均一となるために、ＦＥＴ
の部分的劣化を抑制することが可能となり、またＦＥＴ
中央部の温度の急上昇を防ぐことができるために、熱暴
走しにくいデバイスが実現できる。
印加されるドレイン電圧とドレイン電流によってほぼ決
まる。また、高周波でのＦＥＴ特性、特にゲインは、ゲ
ートフィンガー長に依存し、また、出力側でマッチング
を取るために、各フィンガー間やセル間のバランスが大
切である。したがって、フィンガー長とフィンガーピッ
チを一定にすることが要求される。そこで、フィンガー
長とピッチを一定にしたままで、ＦＥＴ中央部分のＶｔ
のみを浅く、周辺部分を深くすることにより、ＦＥＴ部
分を流れるドレイン電流を制御し、放熱性の悪いフィン
ガー中央部分のドレイン電流を小さく、放熱性の良いフ
ィンガー両端部分のドレイン電流を大きくする。その結
果、ＦＥＴ各所での熱分布が均一となるために、ＦＥＴ
の部分的劣化を抑制することが可能となり、またＦＥＴ
中央部の温度の急上昇を防ぐことができるために、熱暴
走しにくいデバイスが実現できる。
【００１７】さらに、同一ＦＥＴチップ内のＶｔが異な
ることにより、伝達特性の立ち上がり部分がなだらかと
なり、電流をしぼった動作をさせる場合の歪み特性も向
上させることができる。
ることにより、伝達特性の立ち上がり部分がなだらかと
なり、電流をしぼった動作をさせる場合の歪み特性も向
上させることができる。
【００１８】
【発明の実施の形態】以下、本発明の実施例を挙げて詳
細に説明する。
細に説明する。
【００１９】（実施例１）本実施例のＦＥＴのフィンガ
ー中心部の断面形状を図３に示す。この作製は、まず、
半絶縁性ＧａＡｓ基板１上に、レジストにてパターニン
グし、ソース電極とドレイン電極の形成領域を開口し
た。次いで、この部分にＳｉイオンの打ち込み（照射
量：１Ｅ１３ｃｍ-3、加速電圧：５０ｋＶ、及び照射
量：１Ｅ１３ｃｍ -3、加速電圧：２００ｋＶ）を行い、
ｎ+−ＧａＡｓ領域５を作製した。
ー中心部の断面形状を図３に示す。この作製は、まず、
半絶縁性ＧａＡｓ基板１上に、レジストにてパターニン
グし、ソース電極とドレイン電極の形成領域を開口し
た。次いで、この部分にＳｉイオンの打ち込み（照射
量：１Ｅ１３ｃｍ-3、加速電圧：５０ｋＶ、及び照射
量：１Ｅ１３ｃｍ -3、加速電圧：２００ｋＶ）を行い、
ｎ+−ＧａＡｓ領域５を作製した。
【００２０】次に、動作部開口形状をレジストにて形成
し、ここに第１のＳｉイオンの打ち込み（照射量：３．
０Ｅ１２ｃｍ-3、加速電圧：７０ｋＶ）を行い、次いで
櫛形ゲート両端部の動作層だけを開口するパターンをレ
ジストにて形成し、ここに第２のＳｉイオンの打ち込み
（照射量：０．４Ｅ１２ｃｍ-3、加速電圧：７０ｋＶ）
を行った。この後、８００℃、３０分程度の活性化アニ
ールを行った。
し、ここに第１のＳｉイオンの打ち込み（照射量：３．
０Ｅ１２ｃｍ-3、加速電圧：７０ｋＶ）を行い、次いで
櫛形ゲート両端部の動作層だけを開口するパターンをレ
ジストにて形成し、ここに第２のＳｉイオンの打ち込み
（照射量：０．４Ｅ１２ｃｍ-3、加速電圧：７０ｋＶ）
を行った。この後、８００℃、３０分程度の活性化アニ
ールを行った。
【００２１】以上により、図１（ａ）に示すように、フ
ィンガー中心部のチャネル領域（ｎ−ＧａＡｓ領域）６
では不純物濃度１．５Ｅ１７ｃｍ-3、再イオン注入（第
２のイオンの打ち込み）を行ったフィンガー両端部では
不純物濃度２．０Ｅ１７ｃｍ -3の構造を得ることができ
た。なお、図１（ａ）は、図１（ｃ）のチップのＡ−Ａ
線断面における不純物濃度とＶｔの関係を示す図であ
り、ここでリセス深さは本実施例では一定とした。
ィンガー中心部のチャネル領域（ｎ−ＧａＡｓ領域）６
では不純物濃度１．５Ｅ１７ｃｍ-3、再イオン注入（第
２のイオンの打ち込み）を行ったフィンガー両端部では
不純物濃度２．０Ｅ１７ｃｍ -3の構造を得ることができ
た。なお、図１（ａ）は、図１（ｃ）のチップのＡ−Ａ
線断面における不純物濃度とＶｔの関係を示す図であ
り、ここでリセス深さは本実施例では一定とした。
【００２２】この後、ソース電極とドレイン電極の形成
のため開口形状をフォトリソグラフィーにてパターン形
成し、Ａｕ／ＧｅＮｉを蒸着し、リフトオフ法によりソ
ース電極９及びドレイン電極１０を形成し、次いでオー
ミック形成のためのアニールを行った。次に、蒸着、リ
フトオフ法等によりゲート電極８を形成した。
のため開口形状をフォトリソグラフィーにてパターン形
成し、Ａｕ／ＧｅＮｉを蒸着し、リフトオフ法によりソ
ース電極９及びドレイン電極１０を形成し、次いでオー
ミック形成のためのアニールを行った。次に、蒸着、リ
フトオフ法等によりゲート電極８を形成した。
【００２３】（実施例２）半絶縁性ＧａＡｓ基板１上に
ＭＢＥ法もしくはＭＯＣＶＤ法により、バッファー層と
なるアンドープＧａＡｓ層を８０００Ａ成長後、チャネ
ル層となる不純物濃度２．０Ｅ１７ｃｍ-3のｎ型ＧａＡ
ｓ層を２０００〜３０００Ａの厚さで成長させた。次い
で、オーミック接触を行う、不純物濃度２．０Ｅ１７ｃ
ｍ-3、厚さ１５００Ａのｎ+−ＧａＡｓ層４をエピタキ
シャル成長させた。
ＭＢＥ法もしくはＭＯＣＶＤ法により、バッファー層と
なるアンドープＧａＡｓ層を８０００Ａ成長後、チャネ
ル層となる不純物濃度２．０Ｅ１７ｃｍ-3のｎ型ＧａＡ
ｓ層を２０００〜３０００Ａの厚さで成長させた。次い
で、オーミック接触を行う、不純物濃度２．０Ｅ１７ｃ
ｍ-3、厚さ１５００Ａのｎ+−ＧａＡｓ層４をエピタキ
シャル成長させた。
【００２４】その後、櫛形ゲートのゲートフィンガー中
央部にあたる領域のみをリセスエッチングする第１のリ
セスエッチング（第１リセス１１の形成）を行うため
に、密着性の弱いフォトレジストにて開口形状を有する
パターンを形成し、これをマスクとして１００Ａ程度の
リセスエッチングを行った。レジストを剥離後、第２の
リセスエッチングを行うために、フォトリソグラフィー
で櫛形ゲートフィンガーの形成領域全面を開口したパタ
ーンを形成し、１９００Ａ程度の第２のリセスエッチン
グ（第２リセス１２の形成）を行った。ここで、第１の
リセスエッチングにおいては、密着性の弱いレジストを
用ることで、図１（ｃ）のＡ−Ａ線での断面形状、すな
わちフィンガー方向での断面形状は、図４に示すように
傾斜角３０度以下のなだらかなリセス形状となるため
に、段差による電界集中を防止できる。
央部にあたる領域のみをリセスエッチングする第１のリ
セスエッチング（第１リセス１１の形成）を行うため
に、密着性の弱いフォトレジストにて開口形状を有する
パターンを形成し、これをマスクとして１００Ａ程度の
リセスエッチングを行った。レジストを剥離後、第２の
リセスエッチングを行うために、フォトリソグラフィー
で櫛形ゲートフィンガーの形成領域全面を開口したパタ
ーンを形成し、１９００Ａ程度の第２のリセスエッチン
グ（第２リセス１２の形成）を行った。ここで、第１の
リセスエッチングにおいては、密着性の弱いレジストを
用ることで、図１（ｃ）のＡ−Ａ線での断面形状、すな
わちフィンガー方向での断面形状は、図４に示すように
傾斜角３０度以下のなだらかなリセス形状となるため
に、段差による電界集中を防止できる。
【００２５】次に、フォトリソグラフィー法を用いてＡ
ｕ／ＧｅＮｉの多層金属膜を蒸着後、リフトオフによ
り、ソース電極及びドレイン電極を形成し、次いでアニ
ールを行い、さらにフォトリソグラフィーによりゲート
開口形状を形成し、Ａｌ蒸着後、リフトオフでゲート電
極を形成した。
ｕ／ＧｅＮｉの多層金属膜を蒸着後、リフトオフによ
り、ソース電極及びドレイン電極を形成し、次いでアニ
ールを行い、さらにフォトリソグラフィーによりゲート
開口形状を形成し、Ａｌ蒸着後、リフトオフでゲート電
極を形成した。
【００２６】これにより、ゲートフィンガー方向のＶｔ
は、図１（ａ）に示されるように、フィンガー中心部で
Ｖｔが浅く、フィンガー端部でＶｔの深い構造ができ
る。なお、図１（ａ）において本実施例では不純物濃度
は一定とした。
は、図１（ａ）に示されるように、フィンガー中心部で
Ｖｔが浅く、フィンガー端部でＶｔの深い構造ができ
る。なお、図１（ａ）において本実施例では不純物濃度
は一定とした。
【００２７】また、本実施例のなだらかなリセス形成に
おいては、密着性の弱いレジストを用いる代わりに、陽
極酸化を用いることでもなだらかなリセス形成が実現で
きる。また、密着性の弱いレジストと陽極酸化を組み合
わせることにより、さらに傾斜角を小さくし、段差によ
る電界集中を緩和することが可能である。
おいては、密着性の弱いレジストを用いる代わりに、陽
極酸化を用いることでもなだらかなリセス形成が実現で
きる。また、密着性の弱いレジストと陽極酸化を組み合
わせることにより、さらに傾斜角を小さくし、段差によ
る電界集中を緩和することが可能である。
【００２８】また、リセス形成においては、第１のリセ
スエッチングと第２のリセスエッチングを逆に行って形
成することも可能である。
スエッチングと第２のリセスエッチングを逆に行って形
成することも可能である。
【００２９】（実施例３）本実施例は、図５に示すよう
に、ゲート電極８、ソース電極９、ドレイン電極１０を
作製するまでは従来と同じであるが、パッシベーション
構造をフィンガー中心部と周辺部で変化させるものであ
る。
に、ゲート電極８、ソース電極９、ドレイン電極１０を
作製するまでは従来と同じであるが、パッシベーション
構造をフィンガー中心部と周辺部で変化させるものであ
る。
【００３０】ゲート電極８にパッシベーション膜による
圧力を加えると、ゲート電極下にはピエゾ電荷が誘起さ
れるためにピンチオフ電圧のシフトが観測される（P.M.
Asbeck, C.Lee, and M.F.Chang,"Pezoelectric Effect
in GaAs FET's and Their Role in Orientation-Depend
ent Device Characteristics", IEEE Trans. Electron
Device, vol.ED-31, No.10, pp.1377-1380,1984）。
圧力を加えると、ゲート電極下にはピエゾ電荷が誘起さ
れるためにピンチオフ電圧のシフトが観測される（P.M.
Asbeck, C.Lee, and M.F.Chang,"Pezoelectric Effect
in GaAs FET's and Their Role in Orientation-Depend
ent Device Characteristics", IEEE Trans. Electron
Device, vol.ED-31, No.10, pp.1377-1380,1984）。
【００３１】同文献に示されるように、電荷の符号は、
応力の方向、結晶方位に依存しており、（１，０，０）
結晶上でゲートフィンガーのゲート幅方向が（０，１，
１）の方向に形成されている場合は、引っ張り応力のと
きはゲート直下には正の固定電荷、圧縮応力のときには
負の固定電荷が誘起される。これらの固定電荷はチャネ
ルの電荷量を変化させ、ゲート直下の空乏層厚を変化さ
せるために、ピンチオフ電圧はそれぞれ、深い側と浅い
側にシフトする。
応力の方向、結晶方位に依存しており、（１，０，０）
結晶上でゲートフィンガーのゲート幅方向が（０，１，
１）の方向に形成されている場合は、引っ張り応力のと
きはゲート直下には正の固定電荷、圧縮応力のときには
負の固定電荷が誘起される。これらの固定電荷はチャネ
ルの電荷量を変化させ、ゲート直下の空乏層厚を変化さ
せるために、ピンチオフ電圧はそれぞれ、深い側と浅い
側にシフトする。
【００３２】本実施例では、ゲート幅方向を（０，１，
１）方向に選び、図５（ａ）に示すように、第１の絶縁
膜１３としてＣＶＤ酸化膜を全面に成長させて、引っ張
り応力を生じさせ、ゲート電極直下に正のピエゾ電荷を
誘起させた。続いて、ゲートフィンガー両端部の酸化膜
を残して中心部の酸化膜をフォトリソグラフィー法及び
ドライエッチング技術等を用いて選択的に排除した。次
に、全面に第２の絶縁膜１４（例えばＣＶＤＳｉＮ膜）
を成長させた。第２の絶縁膜１４に被膜されたゲート電
極直下には圧縮応力が生じる。上記文献によれば、絶縁
膜の圧縮応力を５Ｅ９ｄｙｎ／ｃｍ-2とし、膜厚を０．
２μｍ、ゲート長１μｍとすると、ピンチオフ電圧変化
は０．２Ｖ程度である。このように、フィンガー両端部
（図５（ｂ））では、第１の絶縁膜１３と第２の絶縁膜
１４の応力が相殺されるが、フィンガー中心部（図５
（ｃ））ではピエゾ電荷によるピンチオフ電圧の変化が
生じるために、０．２Ｖ程度Ｖｔが浅くなる。
１）方向に選び、図５（ａ）に示すように、第１の絶縁
膜１３としてＣＶＤ酸化膜を全面に成長させて、引っ張
り応力を生じさせ、ゲート電極直下に正のピエゾ電荷を
誘起させた。続いて、ゲートフィンガー両端部の酸化膜
を残して中心部の酸化膜をフォトリソグラフィー法及び
ドライエッチング技術等を用いて選択的に排除した。次
に、全面に第２の絶縁膜１４（例えばＣＶＤＳｉＮ膜）
を成長させた。第２の絶縁膜１４に被膜されたゲート電
極直下には圧縮応力が生じる。上記文献によれば、絶縁
膜の圧縮応力を５Ｅ９ｄｙｎ／ｃｍ-2とし、膜厚を０．
２μｍ、ゲート長１μｍとすると、ピンチオフ電圧変化
は０．２Ｖ程度である。このように、フィンガー両端部
（図５（ｂ））では、第１の絶縁膜１３と第２の絶縁膜
１４の応力が相殺されるが、フィンガー中心部（図５
（ｃ））ではピエゾ電荷によるピンチオフ電圧の変化が
生じるために、０．２Ｖ程度Ｖｔが浅くなる。
【００３３】また本実施例の発明では、第１の絶縁膜１
３に被覆されたゲート電極部（図５（ａ））と、第１と
第２の絶縁膜に被覆されたゲート電極部（図５（ｂ））
と、第２の絶縁膜に被覆されたゲート電極部（図５
（ｃ））と３段階にピンチオフ電圧を変化させることも
可能である。また、本実施例の発明は、イオン注入によ
るＦＥＴにも用いることができる。
３に被覆されたゲート電極部（図５（ａ））と、第１と
第２の絶縁膜に被覆されたゲート電極部（図５（ｂ））
と、第２の絶縁膜に被覆されたゲート電極部（図５
（ｃ））と３段階にピンチオフ電圧を変化させることも
可能である。また、本実施例の発明は、イオン注入によ
るＦＥＴにも用いることができる。
【００３４】また、実施例１もしくは２と本実施例３と
を組合わせることによっても、チップ内の熱分布を低減
することができる。
を組合わせることによっても、チップ内の熱分布を低減
することができる。
【００３５】以上の実施例１〜３については、図１
（ｂ）に示すように、不純物濃度を制御することにより
最外セルのＶｔを深くして、フィンガー横方向（フィン
ガー方向に対して略垂直方向）の温度分布も均一にする
ことが可能である。なお、図１（ｂ）は、図１（ｃ）の
チップのＢ−Ｂ線断面における不純物濃度とＶｔの関係
を示す図である。
（ｂ）に示すように、不純物濃度を制御することにより
最外セルのＶｔを深くして、フィンガー横方向（フィン
ガー方向に対して略垂直方向）の温度分布も均一にする
ことが可能である。なお、図１（ｂ）は、図１（ｃ）の
チップのＢ−Ｂ線断面における不純物濃度とＶｔの関係
を示す図である。
【００３６】
【発明の効果】本発明によって、ＦＥＴからの発熱と放
熱のバランスをとることにより、素子の温度が均一とな
るために、局所的な特性劣化を防ぐことができ、信頼性
の向上を図ることができると同時に、ＦＥＴの高周波特
性を向上することができる。
熱のバランスをとることにより、素子の温度が均一とな
るために、局所的な特性劣化を防ぐことができ、信頼性
の向上を図ることができると同時に、ＦＥＴの高周波特
性を向上することができる。
【図１】本発明の電解効果トランジスタの説明図であ
る。
る。
【図２】本発明および従来の電解効果トランジスタのゲ
ート付近の模式的な拡大部分平面図である。
ート付近の模式的な拡大部分平面図である。
【図３】本発明の電解効果トランジスタのゲート付近の
部分断面図である。
部分断面図である。
【図４】本発明の電解効果トランジスタのゲートフィン
ガー方向のリセス形状を示す断面図である。
ガー方向のリセス形状を示す断面図である。
【図５】本発明の電解効果トランジスタのゲート付近の
部分断面図である。
部分断面図である。
【図６】従来の電解効果トランジスタの縦方向（ゲート
フィンガー方向）の温度分布の説明図である。
フィンガー方向）の温度分布の説明図である。
【図７】従来の電解効果トランジスタの横方向の温度の
分布の説明図である。
分布の説明図である。
【図８】従来の電解効果トランジスタの櫛形ゲート構造
の説明図である。
の説明図である。
１ ＧａＡｓ基板 ２ バッファー層 ３ チャネル層 ４ ｎ+−ＧａＡｓ層 ５ ｎ+−ＧａＡｓ領域 ６ チャネル領域 ８ ゲート電極 ９ ソース電極 １０ ドレイン電極 １１ 第１リセス １２ 第２リセス １３ 第１の絶縁膜 １４ 第２の絶縁膜 １０１ ゲート電極パッド １０２ ソース電極パッド １０３ ドレイン電極パッド １０４ ゲートフィンガー領域
Claims (4)
- 【請求項１】 櫛形のゲート電極構造を有する電解効果
トランジスタにおいて、ゲートフィンガー長手方向に沿
ってしきい値電圧が中央部で浅く端部で深くなるよう
に、ゲートフィンガー長手方向に沿ってリセス深さが異
なることを特徴とする電界効果トランジスタ。 - 【請求項２】 リセス深さが、ゲートフィンガー中央部
で深く、ゲートフィンガー端部で浅い請求項１記載の電
界効果トランジスタ。 - 【請求項３】 櫛形のゲート電極構造を有する電解効果
トランジスタにおいて、ゲートフィンガー長手方向に沿
ってしきい値電圧が異なり中央部で浅く端部で深くなる
ように、ゲートフィンガー長手方向に沿って絶縁膜構成
が異なることを特徴とする電界効果トランジスタ。 - 【請求項４】 絶縁膜が、ゲートフィンガー中央部では
圧縮応力、ゲートフィンガー端部では引っ張り応力が生
じるように構成されている請求項３記載の電界効果トラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09264340A JP3111941B2 (ja) | 1997-09-29 | 1997-09-29 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09264340A JP3111941B2 (ja) | 1997-09-29 | 1997-09-29 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11102921A JPH11102921A (ja) | 1999-04-13 |
| JP3111941B2 true JP3111941B2 (ja) | 2000-11-27 |
Family
ID=17401817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09264340A Expired - Fee Related JP3111941B2 (ja) | 1997-09-29 | 1997-09-29 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3111941B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0620233U (ja) * | 1992-05-27 | 1994-03-15 | 孝志 千田 | 飲料物用缶容器 |
-
1997
- 1997-09-29 JP JP09264340A patent/JP3111941B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0620233U (ja) * | 1992-05-27 | 1994-03-15 | 孝志 千田 | 飲料物用缶容器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11102921A (ja) | 1999-04-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |