JPH0614550B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0614550B2 JPH0614550B2 JP59106763A JP10676384A JPH0614550B2 JP H0614550 B2 JPH0614550 B2 JP H0614550B2 JP 59106763 A JP59106763 A JP 59106763A JP 10676384 A JP10676384 A JP 10676384A JP H0614550 B2 JPH0614550 B2 JP H0614550B2
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- Japan
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- 238000009792 diffusion process Methods 0.000 description 7
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は絶縁ゲート型電界効果トランジスタを構成する
半導体装置に関する。
半導体装置に関する。
第１図に示す如く従来の縦型絶縁ゲート電界効果トラン
ジスタ１は、その構成上寄生トランジスタ２をもつ、図
中３はドレイン領域、４はベースボデイ領域、５はソー
ス領域、６はソース電極、７はゲート電極、８は絶縁膜
である。
ジスタ１は、その構成上寄生トランジスタ２をもつ、図
中３はドレイン領域、４はベースボデイ領域、５はソー
ス領域、６はソース電極、７はゲート電極、８は絶縁膜
である。
この電界効果トランジスタのソース領域５は、第１図，
第２図からも分るようにゲート端に平行に幅１０〜２０
μｍに形成されていた。このため寄生トランジスタ２の
挙動は、ベースボデイ領域４の拡散抵抗Ｒ０の大小によ
り著しく左右されるが、これが充分小さい場合には無視
できる。しかし第２図に示した従来のソース形状のもの
では、Ｒ０は無視できない大きさを有し、破壊耐量を低
下せしめることが知られている。一方従来のソース拡散
領域５の幅ａは、ゲート７端とソース電極６のコンタク
ト孔（第２図の２つの点線間で示される）９との製造上
の最小寸法により規制され、あまり小さくはできない。
また絶縁ゲート型伝導度変調トランジスタの場合、上記
拡散抵抗Ｒ０が充分小さくないと、大電流密度下での寄
生トランジスタ２の電流増幅率が大きくなり、容易にラ
ツチアツプ現象を生じてしまい好ましくない。
第２図からも分るようにゲート端に平行に幅１０〜２０
μｍに形成されていた。このため寄生トランジスタ２の
挙動は、ベースボデイ領域４の拡散抵抗Ｒ０の大小によ
り著しく左右されるが、これが充分小さい場合には無視
できる。しかし第２図に示した従来のソース形状のもの
では、Ｒ０は無視できない大きさを有し、破壊耐量を低
下せしめることが知られている。一方従来のソース拡散
領域５の幅ａは、ゲート７端とソース電極６のコンタク
ト孔（第２図の２つの点線間で示される）９との製造上
の最小寸法により規制され、あまり小さくはできない。
また絶縁ゲート型伝導度変調トランジスタの場合、上記
拡散抵抗Ｒ０が充分小さくないと、大電流密度下での寄
生トランジスタ２の電流増幅率が大きくなり、容易にラ
ツチアツプ現象を生じてしまい好ましくない。
本発明は上記実情に鑑みてなされたもので、単にソース
領域形状の変更のみでベースボデイ領域の拡散もぐり抵
抗Ｒ０を充分小さくし、電界効果トランジスタの破壊耐
量の向上、伝導度変調トランジスタのラツチング電流値
を高めることができる半導体装置を提供しようとするも
のである。
領域形状の変更のみでベースボデイ領域の拡散もぐり抵
抗Ｒ０を充分小さくし、電界効果トランジスタの破壊耐
量の向上、伝導度変調トランジスタのラツチング電流値
を高めることができる半導体装置を提供しようとするも
のである。
本発明では、従来のソース領域の一部を細くゲート電極
近傍までえぐり、一部は細く従来のソース領域幅で残
す。結果として非常に幅の狭い凹凸を繰り返えしたくし
形のソース形状として、ソース領域幅は従来のまゝ広く
残し、ベースボデイ領域の拡散もぐり抵抗Ｒ０のみ充分
小さくなるようにしたものである。
近傍までえぐり、一部は細く従来のソース領域幅で残
す。結果として非常に幅の狭い凹凸を繰り返えしたくし
形のソース形状として、ソース領域幅は従来のまゝ広く
残し、ベースボデイ領域の拡散もぐり抵抗Ｒ０のみ充分
小さくなるようにしたものである。
以下図面を参照して本発明の一実施例を説明する。第３
図は同実施例を示す詳細図であるが、これは第１図，第
２図のものと対応させた場合の例であるから、対応個所
には同一符号を付して説明を省略し、特徴とする点を説
明する。本発明の特徴は、第３図に示す如くソース領域
５を、ゲート電極近傍でとどめられた幅の狭い凹部
５１、及びゲート電極近傍からその反対方向に延在した
幅の狭い凸部５２を繰り返えし形成したくし形の領域と
したものである。
図は同実施例を示す詳細図であるが、これは第１図，第
２図のものと対応させた場合の例であるから、対応個所
には同一符号を付して説明を省略し、特徴とする点を説
明する。本発明の特徴は、第３図に示す如くソース領域
５を、ゲート電極近傍でとどめられた幅の狭い凹部
５１、及びゲート電極近傍からその反対方向に延在した
幅の狭い凸部５２を繰り返えし形成したくし形の領域と
したものである。
上記ソース形状の凹部５１，凸部５２はソース拡散孔の
パターニングマスクだけで決定されるので、凹部５１，
凸部５２の幅は数μｍに設計することが可能である。ま
た凹部５１端とゲート端との距離は、一度のマスク合わ
せ精度のみの制約しか受けないので、これも数μｍに製
造することが可能である。従つて凹部５１での拡散もぐ
り抵抗Ｒ１は、従来の1/5〜1/10程度まで低下できる。
また凸部５２においても、該凸部の幅が数μｍと充分に
小さくできるので、ホール電流は凸部ソース領域下から
容易に凸部ベース領域下へ拡がり、実質的にはホール電
流のルートの抵抗値は、第３図のＲ２の値ではなくその
数分の１程度と考えられる。即ちトータルの抵抗値Ｒ０
は、本発明のくし形ソース領域とするだけで容易に従来
の数分の１に低下できる。この時ソース幅（第２図の距
離ａに対応）は従来と比べてなんら短かくなることはな
く、点線間９上にのるソース電極とのオーミツク接続に
何の支障も生ぜず、従つて従来の特性を変えることなく
Ｒ０のみ低下させ得るのである。
パターニングマスクだけで決定されるので、凹部５１，
凸部５２の幅は数μｍに設計することが可能である。ま
た凹部５１端とゲート端との距離は、一度のマスク合わ
せ精度のみの制約しか受けないので、これも数μｍに製
造することが可能である。従つて凹部５１での拡散もぐ
り抵抗Ｒ１は、従来の1/5〜1/10程度まで低下できる。
また凸部５２においても、該凸部の幅が数μｍと充分に
小さくできるので、ホール電流は凸部ソース領域下から
容易に凸部ベース領域下へ拡がり、実質的にはホール電
流のルートの抵抗値は、第３図のＲ２の値ではなくその
数分の１程度と考えられる。即ちトータルの抵抗値Ｒ０
は、本発明のくし形ソース領域とするだけで容易に従来
の数分の１に低下できる。この時ソース幅（第２図の距
離ａに対応）は従来と比べてなんら短かくなることはな
く、点線間９上にのるソース電極とのオーミツク接続に
何の支障も生ぜず、従つて従来の特性を変えることなく
Ｒ０のみ低下させ得るのである。
なお本発明は上記実施例のみに限られることなく種々の
応用が可能である。例えば実施例ではＮ−チヤネル型で
かつゲート形状がストライプ形と仮定して説明したが、
ゲート形状がメツシユ形状等の場合、またＰ−チヤネル
型の場合にも適用できる。また本発明は第１図の縦型絶
縁ゲート電界効果トランジスタに、第４図の如くＰ型層
１１を加えた絶縁ゲート型伝導電度変調トランジスタ等
にも適用できる。
応用が可能である。例えば実施例ではＮ−チヤネル型で
かつゲート形状がストライプ形と仮定して説明したが、
ゲート形状がメツシユ形状等の場合、またＰ−チヤネル
型の場合にも適用できる。また本発明は第１図の縦型絶
縁ゲート電界効果トランジスタに、第４図の如くＰ型層
１１を加えた絶縁ゲート型伝導電度変調トランジスタ等
にも適用できる。
以上説明した如く本発明によれば、ソース領域をくし形
としたので、ベースボデイ部のもぐり抵抗Ｒ０を実質的
に小さくでき、このため電界効果型トランジスタの破壊
耐量の向上、伝導度変調トランジスタのラツチング電流
値の向上が図れる。またソース領域幅は従来のまゝとな
るので、ソース電極取り出しに何らの支障も生じないも
のである。
としたので、ベースボデイ部のもぐり抵抗Ｒ０を実質的
に小さくでき、このため電界効果型トランジスタの破壊
耐量の向上、伝導度変調トランジスタのラツチング電流
値の向上が図れる。またソース領域幅は従来のまゝとな
るので、ソース電極取り出しに何らの支障も生じないも
のである。
第１図(a)は縦型絶縁ゲート電界効果トランジスタの構
成を示す断面図、同図(b)は同構成の等価回路図、第２
図は第１図(a)の一部拡大詳細図、第３図は本発明の一
実施例の要部詳細図、第４図は本発明の他の実施例の断
面構成図である。 ３……ドレイン領域、４……ベースボデイ領域、５……
ソース領域、５１……凹部、５２……凸部、６……ソー
ス電極、７……ゲート電極、８……絶縁膜。
成を示す断面図、同図(b)は同構成の等価回路図、第２
図は第１図(a)の一部拡大詳細図、第３図は本発明の一
実施例の要部詳細図、第４図は本発明の他の実施例の断
面構成図である。 ３……ドレイン領域、４……ベースボデイ領域、５……
ソース領域、５１……凹部、５２……凸部、６……ソー
ス電極、７……ゲート電極、８……絶縁膜。
Claims (2)
- 【請求項１】第１導電型の第１の領域と、前記第１の領
域中に形成された第２導電型の第２の領域と、前記第２
の領域中に形成され、複数の凹部及び凸部を有する第１
導電型の櫛状の第３の領域と、前記第２の領域中に形成
され、複数の凹部及び凸部を有する第１導電型の櫛状の
第４の領域と、前記第３及び第４の領域の凸部の先端部
にそれぞれ接触する第１の電極と、少なくとも前記第１
及び第３の領域の間における前記第２の領域上に絶縁膜
を介して形成される第２の電極とを具備し、前記第３及
び第４の領域の凹部と凸部の幅は、狭くかつ同間隔であ
り、前記第３の領域の凹部は、前記第４の領域の凸部と
対向し、前記第３の領域の凸部は、前記第４の領域の凹
部と対向していることを特徴とする半導体装置。 - 【請求項２】前記第１の領域は、ドレイン領域であり、
前記第２の領域は、ベース領域であり、前記第３及び第
４の領域は、ソース領域であり、前記第１及び第３の領
域の間における前記第２の領域は、チャネル領域であ
り、前記第１の電極は、ソース電極であり、前記第２の
電極は、ゲート電極であることを特徴とする特許請求の
範囲第１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59106763A JPH0614550B2 (ja) | 1984-05-26 | 1984-05-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59106763A JPH0614550B2 (ja) | 1984-05-26 | 1984-05-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60250674A JPS60250674A (ja) | 1985-12-11 |
| JPH0614550B2 true JPH0614550B2 (ja) | 1994-02-23 |
Family
ID=14441939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59106763A Expired - Lifetime JPH0614550B2 (ja) | 1984-05-26 | 1984-05-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0614550B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0834312B2 (ja) * | 1988-12-06 | 1996-03-29 | 富士電機株式会社 | 縦形電界効果トランジスタ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2507820A1 (fr) * | 1981-06-16 | 1982-12-17 | Thomson Csf | Transistor bipolaire a commande par effet de champ au moyen d'une grille isolee |
-
1984
- 1984-05-26 JP JP59106763A patent/JPH0614550B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60250674A (ja) | 1985-12-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |