JPH0621101A - ショットキゲート型電界効果トランジスタ - Google Patents
ショットキゲート型電界効果トランジスタInfo
- Publication number
- JPH0621101A JPH0621101A JP826891A JP826891A JPH0621101A JP H0621101 A JPH0621101 A JP H0621101A JP 826891 A JP826891 A JP 826891A JP 826891 A JP826891 A JP 826891A JP H0621101 A JPH0621101 A JP H0621101A
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- JP
- Japan
- Prior art keywords
- electrode
- drain electrode
- gate electrode
- effect transistor
- field effect
- Prior art date
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- Pending
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【構成】半絶縁性半導体基板の一主面に動作層が形成さ
れ、前記動作層にリセスが形成され、前記リセス領域に
ゲート電極が形成され、前記リセスの外側に高濃度オー
ミック層を隔ててソース電極およびドレイン電極が形成
されたショットキゲート型電界効果トランジスタにおい
て、前記ゲート電極と前記ドレイン電極との間の前記リ
セス領域に高さ５０〜１００ｎｍ、幅０．１〜０．３μ
ｍの凸部を有することを特徴とするショットキゲート型
電界効果トランジスタ。 【効果】ゲート電極とドレイン電極との間のリセス領域
に凸部を設けた。その結果、疑似的にリセス幅を短くし
て高出力化が可能になり、電極間隔を拡げることにより
高耐圧化が可能になった。
れ、前記動作層にリセスが形成され、前記リセス領域に
ゲート電極が形成され、前記リセスの外側に高濃度オー
ミック層を隔ててソース電極およびドレイン電極が形成
されたショットキゲート型電界効果トランジスタにおい
て、前記ゲート電極と前記ドレイン電極との間の前記リ
セス領域に高さ５０〜１００ｎｍ、幅０．１〜０．３μ
ｍの凸部を有することを特徴とするショットキゲート型
電界効果トランジスタ。 【効果】ゲート電極とドレイン電極との間のリセス領域
に凸部を設けた。その結果、疑似的にリセス幅を短くし
て高出力化が可能になり、電極間隔を拡げることにより
高耐圧化が可能になった。
Description
【０００１】
【産業上の利用分野】本発明はショットキゲート型電界
効果トランジスタに関し、特に高周波・高出力・高耐圧
のショットキゲート型電界効果トランジスタに関するも
のである。
効果トランジスタに関し、特に高周波・高出力・高耐圧
のショットキゲート型電界効果トランジスタに関するも
のである。
【０００２】
【従来の技術】従来技術による電界効果トランジスタに
ついて、図２を参照して説明する。
ついて、図２を参照して説明する。
【０００３】半絶縁性半導体基板１上に動作層２および
高濃度キャップ層３が積層されている。動作層２に形成
されたリセスにショットキ接触するゲート電極６が形成
され、両側にオーミック接続するソース電極７およびド
レイン電極８が形成されている。
高濃度キャップ層３が積層されている。動作層２に形成
されたリセスにショットキ接触するゲート電極６が形成
され、両側にオーミック接続するソース電極７およびド
レイン電極８が形成されている。
【０００４】ゲート電極６とソース電極７との間隔は、
ソース抵抗を低減するため十分短くする必要がある。
ソース抵抗を低減するため十分短くする必要がある。
【０００５】ゲート電極６とドレイン電極８との間隔
は、高出力化・高周波化のため十分短くする必要があ
る。一方高耐圧化のためにゲート電極６とドレイン電極
８との間隔を長くする必要がある。
は、高出力化・高周波化のため十分短くする必要があ
る。一方高耐圧化のためにゲート電極６とドレイン電極
８との間隔を長くする必要がある。
【０００６】したがってショットキゲート型電界効果ト
ランジスタのリセス幅は、この相反する条件を考慮して
設計されていた。
ランジスタのリセス幅は、この相反する条件を考慮して
設計されていた。
【０００７】
【発明が解決しようとする課題】従来のショットキゲー
ト型電界効果トランジスタは、ゲート電極とドレイン電
極との間のリセス幅によって出力と耐圧とが制限され、
高出力・高耐圧化への妨げになっていた。
ト型電界効果トランジスタは、ゲート電極とドレイン電
極との間のリセス幅によって出力と耐圧とが制限され、
高出力・高耐圧化への妨げになっていた。
【０００８】
【課題を解決するための手段】本発明のショットキゲー
ト型電界効果トランジスタは、半絶縁性半導体基板の一
主面に動作層が形成され、前記動作層にリセスが形成さ
れ、前記リセス領域にゲート電極が形成され、前記リセ
スの外側に高濃度オーミック層を隔ててソース電極およ
びドレイン電極が形成され、かつ前記ゲート電極と前記
ドレイン電極との間の前記リセス領域に高さ５０〜１０
０ｎｍ、幅０．１〜０．３μｍの凸部を有するものであ
る。
ト型電界効果トランジスタは、半絶縁性半導体基板の一
主面に動作層が形成され、前記動作層にリセスが形成さ
れ、前記リセス領域にゲート電極が形成され、前記リセ
スの外側に高濃度オーミック層を隔ててソース電極およ
びドレイン電極が形成され、かつ前記ゲート電極と前記
ドレイン電極との間の前記リセス領域に高さ５０〜１０
０ｎｍ、幅０．１〜０．３μｍの凸部を有するものであ
る。
【０００９】
【実施例】本発明の第１の実施例について、図１（ａ）
を参照して説明する。
を参照して説明する。
【００１０】半絶縁性半導体基板１上に動作層２、高濃
度キャップ層３がエピタキシャル成長されている。高濃
度キャップ層３上にはソース電極７およびドレイン電極
８を形成する。
度キャップ層３がエピタキシャル成長されている。高濃
度キャップ層３上にはソース電極７およびドレイン電極
８を形成する。
【００１１】ソース電極７とドレイン電極８との間には
深さ０．１〜０．３μｍのリセスが形成され、その中の
動作層２上にショットキ特性を示すゲート電極６を形成
する。リセスを形成する際にゲート電極６とドレイン電
極８との間のリセス内に凸部４を形成する。
深さ０．１〜０．３μｍのリセスが形成され、その中の
動作層２上にショットキ特性を示すゲート電極６を形成
する。リセスを形成する際にゲート電極６とドレイン電
極８との間のリセス内に凸部４を形成する。
【００１２】ゲート電極６と凸部４との距離を０．２〜
０．５μｍと短くすることにより高出力化を図り、ゲー
ト電極６とドレイン電極８との距離を１〜２μｍと十分
長くすることによりドレイン耐圧の向上を図る。
０．５μｍと短くすることにより高出力化を図り、ゲー
ト電極６とドレイン電極８との距離を１〜２μｍと十分
長くすることによりドレイン耐圧の向上を図る。
【００１３】つぎに本発明の第２の実施例について、図
１（ｂ）を参照して説明する。
１（ｂ）を参照して説明する。
【００１４】ここではソース電極７とドレイン電極８と
がイオン注入によって形成されたコンタクト層５上に形
成されている。ゲート電極６とソース電極７またはドレ
イン電極８との実効的な距離がリセス幅で決定される高
濃度キャップ層３の代りに、コンタクト層５を用いるこ
とにより設計上の自由度が大きいという利点がある。
がイオン注入によって形成されたコンタクト層５上に形
成されている。ゲート電極６とソース電極７またはドレ
イン電極８との実効的な距離がリセス幅で決定される高
濃度キャップ層３の代りに、コンタクト層５を用いるこ
とにより設計上の自由度が大きいという利点がある。
【００１５】
【発明の効果】ゲート電極とドレイン電極との間のリセ
ス領域に凸部を設けた。
ス領域に凸部を設けた。
【００１６】その結果、疑似的にリセス幅を短くして高
出力化が可能になり、電極間隔を拡げることにより高耐
圧化が可能になった。
出力化が可能になり、電極間隔を拡げることにより高耐
圧化が可能になった。
【図１】本発明の実施例を示す断面図である。
【図２】従来技術によるショットキゲート型電界効果ト
ランジスタを示す断面図である。
ランジスタを示す断面図である。
１ 半絶縁性半導体基板 ２ 動作層 ３ 高濃度キャップ層 ４ 凸部 ５ コンタクト層 ６ ゲート電極 ７ ソース電極 ８ ドレイン電極
Claims (1)
- 【請求項１】 半絶縁性半導体基板の一主面に動作層が
形成され、前記動作層にリセスが形成され、前記リセス
領域にゲート電極が形成され、前記リセスの外側に高濃
度オーミック層を隔ててソース電極およびドレイン電極
が形成されたショットキゲート型電界効果トランジスタ
において、前記ゲート電極と前記ドレイン電極との間の
前記リセス領域に高さ５０〜１００ｎｍ、幅０．１〜
０．３μｍの凸部を有することを特徴とするショットキ
ゲート型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP826891A JPH0621101A (ja) | 1991-01-28 | 1991-01-28 | ショットキゲート型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP826891A JPH0621101A (ja) | 1991-01-28 | 1991-01-28 | ショットキゲート型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621101A true JPH0621101A (ja) | 1994-01-28 |
Family
ID=11688419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP826891A Pending JPH0621101A (ja) | 1991-01-28 | 1991-01-28 | ショットキゲート型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621101A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6787817B2 (en) | 2002-03-06 | 2004-09-07 | Renesas Technology Corporation | Compound semiconductor having a doped layer between the gate and an ohmic contact of an active region |
| JP2011103377A (ja) * | 2009-11-11 | 2011-05-26 | Mitsubishi Electric Corp | へテロ接合電界効果トランジスタ及びその製造方法 |
-
1991
- 1991-01-28 JP JP826891A patent/JPH0621101A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6787817B2 (en) | 2002-03-06 | 2004-09-07 | Renesas Technology Corporation | Compound semiconductor having a doped layer between the gate and an ohmic contact of an active region |
| JP2011103377A (ja) * | 2009-11-11 | 2011-05-26 | Mitsubishi Electric Corp | へテロ接合電界効果トランジスタ及びその製造方法 |
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