JP2011103377A - へテロ接合電界効果トランジスタ及びその製造方法 - Google Patents
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Abstract
【解決手段】本発明の窒化物半導体からなるヘテロ接合電界効果トランジスタは、バリア層4と、バリア層4上に設けられたキャップ層5と、キャップ層5に下部を埋没するようにしてキャップ層5上に設けられたゲート電極10と、ゲート電極10の両側に離間して夫々設けられたソース電極9及びドレイン電極8と、を備える。ゲート電極10とドレイン電極8の間である第1領域及びゲート電極10とソース電極9の間である第2領域のうち、少なくとも第1領域のキャップ層5において少なくとも1箇所にトレンチが形成される。
【選択図】図1
Description
<構成>
図1は、実施の形態1に係る、窒化物半導体からなるヘテロ接合FETの構造の一例である。実施の形態1に係るヘテロ接合FETは、半絶縁性SiC基板1と、SiC基板1上に形成されたバッファ層2と、バッファ層2上に形成されたGaNからなるチャネル層3と、チャネル層3上に形成されたAl0.28Ga0.72Nからなるバリア層4と、バリア層4上に形成されたNi/Auからなるゲート電極10及びGaNからなるキャップ層5と、を備えている。
次に、GaNキャップ層の膜厚について考察する。図2は、トレンチを形成しない通常のリセスゲート構造のヘテロ接合FETにおいて、キャップ層の膜厚の変化に対するゲートリーク電流の大きさと、ゲート電極のドレイン側端部に印加される電界の強さを示している。
図1において、GaNキャップ層5に形成されたトレンチはバリア層4が露出するまで完全にGaNキャップ層5を除去しているが、バリア層4を形成するAlGaNの分極効果が及ぶ28nm以下の厚さであればキャップ層5が残っていたとしても電子の誘起は起きず、ゲートリーク電流は増大しない。従って、図3に示すように、バリア層4上に残るGaNキャップ層5が28nm以下となるようにトレンチが形成されていれば良い。なお、電流コラプス抑制の観点からは、トレンチの底にキャップ層5が残されている方が好ましい。図4に示したドレイン電極8とゲート電極10の間のキャップ層5にのみトレンチを形成した場合も同様であり、図5に示すようにトレンチ底に28nm以下のキャップ層5を残しても良い。
図14〜図20は、本実施の形態のヘテロ接合FETの製造工程を示す図である。これらの図において、図1及び図3〜図13と同一の符号を付した構成要素は同一又は対応する構成要素を示す。
本実施の形態のヘテロ接合FETによれば、すでに述べた通り以下の効果を奏する。すなわち、本実施の形態のヘテロ接合FETは、窒化物半導体からなるヘテロ接合FETであって、バリア層4と、バリア層4上に設けられたキャップ層5と、キャップ層5に下部を埋没するようにしてキャップ層5上に設けられたゲート電極10と、ゲート電極10の両側に離間して夫々設けられたソース電極9及びドレイン電極8と、を備え、ゲート電極10とドレイン電極8の間である第1領域及びゲート電極10とソース電極9の間である第2領域のうち、少なくとも第1領域のキャップ層5において少なくとも1箇所にトレンチが形成される。このような構造にすることにより、GaNキャップ層5中を伝達するゲートリーク電流の流れる経路をトレンチ構造が物理的に遮断するため、GaNキャップ層5の膜厚を大きく、すなわち深いリセスゲート構造とした場合でもゲートリーク電流を低減することができ、且つ電流コラプスを抑制することが出来る。
Claims (9)
- 窒化物半導体からなるヘテロ接合電界効果トランジスタであって、
バリア層と、
前記バリア層上に設けられたキャップ層と、
前記キャップ層に下部を埋没するようにして前記キャップ層上に設けられたゲート電極と、
前記ゲート電極の両側に離間して夫々設けられたソース電極及びドレイン電極と、を備え、
前記ゲート電極と前記ドレイン電極の間である第1領域及び前記ゲート電極と前記ソース電極の間である第2領域のうち、少なくとも前記第1領域の前記キャップ層において少なくとも1箇所にトレンチが形成されることを特徴とする、ヘテロ接合電界効果トランジスタ。 - 前記トレンチは、前記第1領域及び前記第2領域の両方に形成されることを特徴とする、請求項1に記載のヘテロ接合電界効果トランジスタ。
- 前記第1領域の前記トレンチは、その端部を前記ゲート電極及び前記ドレイン電極の端部と揃えて形成される単一のトレンチであることを特徴とする、請求項1に記載のヘテロ接合電界効果トランジスタ。
- 前記第2領域の前記トレンチは、その端部を前記ゲート電極及び前記ソース電極の端部と揃えて形成される単一のトレンチであることを特徴とする、請求項2に記載のヘテロ接合電界効果トランジスタ。
- 前記トレンチは、底に28nm以下の前記キャップ層を残すようにして形成されることを特徴とする、請求項1〜4のいずれかに記載のヘテロ接合電界効果トランジスタ。
- 窒化物半導体からなるヘテロ接合電界効果トランジスタの製造方法であって、
(a)バリア層の上にキャップ層を形成する工程と、
(b)前記キャップ層のゲート電極を形成すべき領域の両側に離間して、ソース電極及びドレイン電極を形成する工程と、
(c)前記キャップ層の前記ゲート電極を形成すべき領域に第1トレンチを形成するとともに、前記第1トレンチと前記ドレイン電極の間である第1領域および前記第1トレンチと前記ソース電極の間である第2領域のうち、少なくとも前記第1領域の前記キャップ層において第2トレンチを形成する工程と、
(d)前記第1トレンチに前記ゲート電極を形成する工程と、を備えたヘテロ接合電界効果トランジスタの製造方法。 - 前記工程(c)は、底に28nm以下の前記キャップ層を残して前記第2トレンチを形成する工程である、請求項6に記載のヘテロ接合電界効果トランジスタの製造方法。
- 窒化物半導体からなるヘテロ接合電界効果トランジスタの製造方法であって、
(a)バリア層の上にキャップ層を形成する工程と、
(b)前記キャップ層のゲート電極を形成すべき領域の両側に離間してソース電極及びドレイン電極を形成する工程と、
(c)前記キャップ層の前記ゲート電極を形成すべき領域に第1トレンチを形成する工程と、
(d)前記第1トレンチに前記ゲート電極を形成する工程と、
(e)前記ゲート電極と前記ドレイン電極と前記ソース電極をマスクとして前記キャップ層をエッチングし第2トレンチを形成する工程と、を備えたヘテロ接合電界効果トランジスタの製造方法。 - 前記工程(e)は、底に28nm以下の前記キャップ層を残して前記第2トレンチを形成する工程である、請求項8に記載のヘテロ接合電界効果トランジスタの製造方法。
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