JPH09116153A - 半導体装置 - Google Patents
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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Abstract
(57)【要約】
【課題】 オン抵抗を減少させることができるとともに
高耐圧とし得、しかもしきい値電圧の調整が容易になる
半導体装置を提供すること。 【解決手段】 Ｎ型の第１エピ層２０とＮ型の第２エピ
層４０の間にＮ+ 型のエピ層（高濃度層）３０を有する
エピ層構造とする。
高耐圧とし得、しかもしきい値電圧の調整が容易になる
半導体装置を提供すること。 【解決手段】 Ｎ型の第１エピ層２０とＮ型の第２エピ
層４０の間にＮ+ 型のエピ層（高濃度層）３０を有する
エピ層構造とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
詳しくは、オン抵抗特性を向上させた電力ＭＯＳＦＥＴ
トランジスタに関する。
詳しくは、オン抵抗特性を向上させた電力ＭＯＳＦＥＴ
トランジスタに関する。
【０００２】
【従来の技術】低抵抗の電力ＭＯＳＦＥＴトランジスタ
を開発する場合において、その素子のオン抵抗は素子の
特性を決める重要な要素である。そして、スイッチング
素子がスイッチングされたときの電力損失を減少させる
ためオン抵抗が低いスイッチング素子の需要が増加し続
けており、各半導体会社ごとオン抵抗値の最低値が技術
力水準の指標で現われており、素子の設計時にオン抵抗
を低めることが最大のキーとなっている。
を開発する場合において、その素子のオン抵抗は素子の
特性を決める重要な要素である。そして、スイッチング
素子がスイッチングされたときの電力損失を減少させる
ためオン抵抗が低いスイッチング素子の需要が増加し続
けており、各半導体会社ごとオン抵抗値の最低値が技術
力水準の指標で現われており、素子の設計時にオン抵抗
を低めることが最大のキーとなっている。
【０００３】一般的に、ＤＭＯＳＦＥＴトランジスタに
おいて抵抗を構成する要素は外部のコンタクト抵抗、チ
ャンネル抵抗、蓄積領域の抵抗、ＪＦＥＴ領域の抵抗、
そしてエピタキシャル層（以下エピ層という）の抵抗で
ある。エピ層の抵抗は耐圧により決まるため、ある値以
下に減少させることができないので、素子の抵抗を低め
るため蓄積領域の抵抗やＪＦＥＴ領域の抵抗を低める方
法が提案されている。
おいて抵抗を構成する要素は外部のコンタクト抵抗、チ
ャンネル抵抗、蓄積領域の抵抗、ＪＦＥＴ領域の抵抗、
そしてエピタキシャル層（以下エピ層という）の抵抗で
ある。エピ層の抵抗は耐圧により決まるため、ある値以
下に減少させることができないので、素子の抵抗を低め
るため蓄積領域の抵抗やＪＦＥＴ領域の抵抗を低める方
法が提案されている。
【０００４】オン抵抗を減少させるための試みとして、
蓄積領域にエピ層と同じ極性のイオンを注入して蓄積領
域の抵抗を減少させようとする試みがあり、これは米合
衆国特許第４，６８０，８５３号に開示されている。こ
の方法によれば、イオン注入により表面の濃度を高めて
蓄積領域の抵抗を減少させることにより、オン抵抗を減
少させることが可能である。
蓄積領域にエピ層と同じ極性のイオンを注入して蓄積領
域の抵抗を減少させようとする試みがあり、これは米合
衆国特許第４，６８０，８５３号に開示されている。こ
の方法によれば、イオン注入により表面の濃度を高めて
蓄積領域の抵抗を減少させることにより、オン抵抗を減
少させることが可能である。
【０００５】しかしながら、注入調節によりＪＦＥＴ領
域のドーピング濃度を増加させることができないし、蓄
積領域のドーピング濃度が高くてパンチ電圧が低くな
り、高耐圧に用いるのには適しない方法である。さら
に、ドーズ量とエネルギが高い場合、注入によりチャン
ネル領域が影響を受けるため、しきい値電圧を調節し難
い方法でもある。
域のドーピング濃度を増加させることができないし、蓄
積領域のドーピング濃度が高くてパンチ電圧が低くな
り、高耐圧に用いるのには適しない方法である。さら
に、ドーズ量とエネルギが高い場合、注入によりチャン
ネル領域が影響を受けるため、しきい値電圧を調節し難
い方法でもある。
【０００６】ＩＥＤＭ論文（１９８６）およびトレンチ
を用いたＭＯＳＦＥＴ，ＩＧＢＴ構造に対する特許にお
いて、トレンチ工程を用いてＪＦＥＴ領域を経ないで、
チャンネルが直ぐエピ層に連結されてオン抵抗を減少さ
せるトレンチＭＯＳＦＥＴ構造も提案された。しかし、
トレンチ工程は工程上多くの難しさがあり、工程費用が
高いという短所があって特別に低抵抗が必要な場合以外
には用いられていない。
を用いたＭＯＳＦＥＴ，ＩＧＢＴ構造に対する特許にお
いて、トレンチ工程を用いてＪＦＥＴ領域を経ないで、
チャンネルが直ぐエピ層に連結されてオン抵抗を減少さ
せるトレンチＭＯＳＦＥＴ構造も提案された。しかし、
トレンチ工程は工程上多くの難しさがあり、工程費用が
高いという短所があって特別に低抵抗が必要な場合以外
には用いられていない。
【０００７】以下、添付図面を参照して従来のＤＭＯＳ
ＦＥＴトランジスタについて詳細に説明する。図４は従
来のＤＭＯＳＦＥＴトランジスタの構造を示す断面図で
ある。同図に示すように、従来のＤＭＯＳＦＥＴトラン
ジスタでは、Ｎ+ 型の半導体基板１０上にＮ型のエピ層
２０が形成されており、エピ層２０の上層部はイオン注
入により高濃度部２２に形成されている。エピ層２０に
はＰ- 型とＰ+ 型が拡散されているＰ型ウェル５０が左
右に相互間隔をもって形成されている。Ｐ型ウェル５０
は上方に主にＰ- 型の拡散層が形成されており、下方に
は主にＰ+ 型の拡散層が形成されており、Ｐ+ 型拡散層
は高濃度で形成されたエピ層の高濃度部２２の範囲を外
れて、その下方のエピ層２０にまで形成されている。
ＦＥＴトランジスタについて詳細に説明する。図４は従
来のＤＭＯＳＦＥＴトランジスタの構造を示す断面図で
ある。同図に示すように、従来のＤＭＯＳＦＥＴトラン
ジスタでは、Ｎ+ 型の半導体基板１０上にＮ型のエピ層
２０が形成されており、エピ層２０の上層部はイオン注
入により高濃度部２２に形成されている。エピ層２０に
はＰ- 型とＰ+ 型が拡散されているＰ型ウェル５０が左
右に相互間隔をもって形成されている。Ｐ型ウェル５０
は上方に主にＰ- 型の拡散層が形成されており、下方に
は主にＰ+ 型の拡散層が形成されており、Ｐ+ 型拡散層
は高濃度で形成されたエピ層の高濃度部２２の範囲を外
れて、その下方のエピ層２０にまで形成されている。
【０００８】Ｐ型ウェル５０内にはＮ+ 型拡散領域５２
が左右一対形成されるが、このＮ+型拡散領域５２は相
互間に間隔を有している。また、Ｎ+ 型拡散領域５２の
間のＰ型ウェル５０の表面にはソース端子７２が形成さ
れているが、このソース端子７２は両側のＮ+ 型拡散領
域５２の一部と重なっている。また、Ｐ型ウェル５０相
互間のエピ層高濃度部２２の表面には酸化膜６０が形成
されており、その上にゲート端子７０が形成されてい
る。酸化膜６０とゲート端子７０は両側のＰ型ウェル５
０内のＮ+ 型拡散領域５２の表面の一部まで覆ってい
る。さらに、ゲート端子７０は絶縁膜８０で覆われてお
り、絶縁膜８０はＮ+ 型拡散領域５２の一部を覆ってお
り、絶縁膜８０はソース端子７２とは間隔をもってい
る。Ｎ+ 型半導体基板１０の底面にはドレイン端子７４
が形成されている。
が左右一対形成されるが、このＮ+型拡散領域５２は相
互間に間隔を有している。また、Ｎ+ 型拡散領域５２の
間のＰ型ウェル５０の表面にはソース端子７２が形成さ
れているが、このソース端子７２は両側のＮ+ 型拡散領
域５２の一部と重なっている。また、Ｐ型ウェル５０相
互間のエピ層高濃度部２２の表面には酸化膜６０が形成
されており、その上にゲート端子７０が形成されてい
る。酸化膜６０とゲート端子７０は両側のＰ型ウェル５
０内のＮ+ 型拡散領域５２の表面の一部まで覆ってい
る。さらに、ゲート端子７０は絶縁膜８０で覆われてお
り、絶縁膜８０はＮ+ 型拡散領域５２の一部を覆ってお
り、絶縁膜８０はソース端子７２とは間隔をもってい
る。Ｎ+ 型半導体基板１０の底面にはドレイン端子７４
が形成されている。
【０００９】ここで、Ｐ型ウェル５０とＰ型ウェル５０
との間に位置したエピ層の表面部分は蓄積領域１００で
あり、蓄積領域１００の下方はＪＦＥＴ領域２００であ
る。かかる従来のＤＭＯＳＦＥＴトランジスタにおいて
はイオン注入により表面の濃度を高めて蓄積領域１００
の抵抗を減少させることにより、オン抵抗を減少させ
る。
との間に位置したエピ層の表面部分は蓄積領域１００で
あり、蓄積領域１００の下方はＪＦＥＴ領域２００であ
る。かかる従来のＤＭＯＳＦＥＴトランジスタにおいて
はイオン注入により表面の濃度を高めて蓄積領域１００
の抵抗を減少させることにより、オン抵抗を減少させ
る。
【００１０】
【発明が解決しようとする課題】しかしながら、かかる
従来のＤＭＯＳＦＥＴトランジスタでは、イオン注入に
よりＪＦＥＴ領域２００までドーピング濃度を増加させ
ることができないし、蓄積領域１００のドーピング濃度
が高いとパンチ電圧が低くなり、高耐圧に用いるのに適
しないという問題点を有している。さらに、ドーズ量と
エネルギが高い場合、注入によりチャンネル領域が影響
を受けるため、しきい値電圧を調節し難いという問題点
を有している。
従来のＤＭＯＳＦＥＴトランジスタでは、イオン注入に
よりＪＦＥＴ領域２００までドーピング濃度を増加させ
ることができないし、蓄積領域１００のドーピング濃度
が高いとパンチ電圧が低くなり、高耐圧に用いるのに適
しないという問題点を有している。さらに、ドーズ量と
エネルギが高い場合、注入によりチャンネル領域が影響
を受けるため、しきい値電圧を調節し難いという問題点
を有している。
【００１１】
【課題を解決するための手段】本発明は上述の課題を解
決するために、半導体基板と、この半導体基板上に形成
された第１導電型の第１エピタキシャル層と、この第１
エピタキシャル層上に形成され、前記第１エピタキシャ
ル層より濃度が高い第１導電型の高濃度層と、この高濃
度層上に形成され、前記高濃度層より濃度が低い第１導
電型の第２エピタキシャル層と、この第２エピタキシャ
ル層と前記高濃度層に形成された第２導電型ウェルと、
この第２導電型ウェルに形成された第１導電型の拡散領
域とを具備することを特徴とする半導体装置とする。
決するために、半導体基板と、この半導体基板上に形成
された第１導電型の第１エピタキシャル層と、この第１
エピタキシャル層上に形成され、前記第１エピタキシャ
ル層より濃度が高い第１導電型の高濃度層と、この高濃
度層上に形成され、前記高濃度層より濃度が低い第１導
電型の第２エピタキシャル層と、この第２エピタキシャ
ル層と前記高濃度層に形成された第２導電型ウェルと、
この第２導電型ウェルに形成された第１導電型の拡散領
域とを具備することを特徴とする半導体装置とする。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を添付
図面に基づいて詳細に説明する。図１は本発明の実施の
形態としてのＤＭＯＳＦＥＴトランジスタの構造を示す
断面図である。このＤＭＯＳＦＥＴトランジスタは、Ｎ
+ 型半導体基板１０上にＮ型の第１エピ層２０が形成さ
れており、この第１エピ層２０上に高濃度層としてＮ+
型のエピ層３０が形成されており、さらにその上にＮ型
の第２エピ層４０が形成されている。
図面に基づいて詳細に説明する。図１は本発明の実施の
形態としてのＤＭＯＳＦＥＴトランジスタの構造を示す
断面図である。このＤＭＯＳＦＥＴトランジスタは、Ｎ
+ 型半導体基板１０上にＮ型の第１エピ層２０が形成さ
れており、この第１エピ層２０上に高濃度層としてＮ+
型のエピ層３０が形成されており、さらにその上にＮ型
の第２エピ層４０が形成されている。
【００１３】第２エピ層４０とＮ+ 型のエピ層３０には
Ｐ- 型とＰ+ 型が拡散されているＰ型ウェル５０が左右
に相互間隔をもって形成されている。Ｐ型ウェル５０は
上方に主にＰ- 型の拡散層（低濃度領域）が形成されて
おり、下方には主にＰ+ 型の拡散層（高濃度領域）が形
成されており、Ｐ+ 型拡散層はＮ+ 型のエピ層３０に形
成されている。さらに、Ｐ+ 型拡散層はＮ+ 型エピ層３
０より高濃度に形成されている。
Ｐ- 型とＰ+ 型が拡散されているＰ型ウェル５０が左右
に相互間隔をもって形成されている。Ｐ型ウェル５０は
上方に主にＰ- 型の拡散層（低濃度領域）が形成されて
おり、下方には主にＰ+ 型の拡散層（高濃度領域）が形
成されており、Ｐ+ 型拡散層はＮ+ 型のエピ層３０に形
成されている。さらに、Ｐ+ 型拡散層はＮ+ 型エピ層３
０より高濃度に形成されている。
【００１４】Ｐ型ウェル５０内にはＮ+ 型拡散領域５２
が左右一対形成されているが、このＮ+ 型拡散領域５２
は相互間に間隔を有している。また、Ｎ+ 型拡散領域５
２の間のＰ型ウェル５０の表面にはソース端子７２が形
成されているが、ソース端子７２は両側のＮ+ 型拡散領
域５２の一部と重なっている。また、Ｐ型ウェル５０の
間の第２エピ層４０の表面には酸化膜６０が形成されて
おり、その上にはゲート端子７０が形成されている。酸
化膜６０とゲート端子７０は両側のＰ型ウェル５０内の
Ｎ+ 型拡散領域５２の表面の一部まで覆っている。さら
に、ゲート端子７０は絶縁膜８０で覆われており、絶縁
膜８０はＮ+ 型拡散領域５２の一部を覆っており、絶縁
膜８０はソース端子７２とは間隔をもっている。Ｎ+ 型
半導体基板１０の底面にはドレイン端子７４が形成され
ている。
が左右一対形成されているが、このＮ+ 型拡散領域５２
は相互間に間隔を有している。また、Ｎ+ 型拡散領域５
２の間のＰ型ウェル５０の表面にはソース端子７２が形
成されているが、ソース端子７２は両側のＮ+ 型拡散領
域５２の一部と重なっている。また、Ｐ型ウェル５０の
間の第２エピ層４０の表面には酸化膜６０が形成されて
おり、その上にはゲート端子７０が形成されている。酸
化膜６０とゲート端子７０は両側のＰ型ウェル５０内の
Ｎ+ 型拡散領域５２の表面の一部まで覆っている。さら
に、ゲート端子７０は絶縁膜８０で覆われており、絶縁
膜８０はＮ+ 型拡散領域５２の一部を覆っており、絶縁
膜８０はソース端子７２とは間隔をもっている。Ｎ+ 型
半導体基板１０の底面にはドレイン端子７４が形成され
ている。
【００１５】ここで、Ｐ型ウェル５０の間のエピ層３
０，４０において表面側は蓄積領域１００であり、蓄積
領域１００の下方はＪＦＥＴ領域２００である。
０，４０において表面側は蓄積領域１００であり、蓄積
領域１００の下方はＪＦＥＴ領域２００である。
【００１６】図２（ａ）は従来のＤＭＯＳＦＥＴトラン
ジスタのエピ層の構造を示す断面図であり、図２（ｂ）
は図１の本発明によるＤＭＯＳＦＥＴトランジスタのエ
ピ層の構造を示す断面図である。図２（ａ）のように、
従来のＤＭＯＳＦＥＴトランジスタでは、Ｎ+ 型半導体
基板１０上にＮ型のエピ層２０が形成されており、この
エピ層２０の上方の表面付近は濃度が高い高濃度部２２
となっている。図２（ｂ）のように、本発明によるＤＭ
ＯＳＦＥＴトランジスタでは、Ｎ+ 型半導体基板１０上
にＮ型のエピ層２０，４０が形成されており、Ｎ型のエ
ピ層２０，４０の間にＮ+ 型のエピ層３０が形成されて
いる。
ジスタのエピ層の構造を示す断面図であり、図２（ｂ）
は図１の本発明によるＤＭＯＳＦＥＴトランジスタのエ
ピ層の構造を示す断面図である。図２（ａ）のように、
従来のＤＭＯＳＦＥＴトランジスタでは、Ｎ+ 型半導体
基板１０上にＮ型のエピ層２０が形成されており、この
エピ層２０の上方の表面付近は濃度が高い高濃度部２２
となっている。図２（ｂ）のように、本発明によるＤＭ
ＯＳＦＥＴトランジスタでは、Ｎ+ 型半導体基板１０上
にＮ型のエピ層２０，４０が形成されており、Ｎ型のエ
ピ層２０，４０の間にＮ+ 型のエピ層３０が形成されて
いる。
【００１７】このように、本発明によるＤＭＯＳＦＥＴ
トランジスタによれば、エピ層２０，４０の間にＮ+ 型
のエピ層（高濃度層）３０を含むことによりＪＦＥＴ領
域２００の抵抗値が減少し、オン抵抗を減少させること
ができる。また、このエピ層構造によれば、蓄積領域１
００の濃度が高くならないのでパンチ電圧を高くするこ
とができ、高耐圧に用いるのに適するものとなる。さら
に、チャンネル領域がイオン注入の影響を受けないの
で、しきい値電圧の調整が容易になる。
トランジスタによれば、エピ層２０，４０の間にＮ+ 型
のエピ層（高濃度層）３０を含むことによりＪＦＥＴ領
域２００の抵抗値が減少し、オン抵抗を減少させること
ができる。また、このエピ層構造によれば、蓄積領域１
００の濃度が高くならないのでパンチ電圧を高くするこ
とができ、高耐圧に用いるのに適するものとなる。さら
に、チャンネル領域がイオン注入の影響を受けないの
で、しきい値電圧の調整が容易になる。
【００１８】図３は本発明の他の実施の形態としてのＩ
ＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａ
ｒ Ｔｒａｎｓｉｓｔｏｒ）の構造を示す断面図であ
る。このＩＧＢＴは、Ｎ+ 型半導体基板１０上にＮ型の
第１エピ層２０が形成されており、この第１エピ層２０
上に高濃度層としてＮ+ 型のエピ層３０が形成されてお
り、さらにその上にＮ型の第２エピ層４０が形成されて
いる。
ＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａ
ｒ Ｔｒａｎｓｉｓｔｏｒ）の構造を示す断面図であ
る。このＩＧＢＴは、Ｎ+ 型半導体基板１０上にＮ型の
第１エピ層２０が形成されており、この第１エピ層２０
上に高濃度層としてＮ+ 型のエピ層３０が形成されてお
り、さらにその上にＮ型の第２エピ層４０が形成されて
いる。
【００１９】第２エピ層４０とＮ+ 型のエピ層３０には
Ｐ- 型とＰ+ 型が拡散されているＰ型ウェル５０が左右
に相互間隔をもって形成されている。Ｐ型ウェル５０は
上方に主にＰ- 型の拡散層（低濃度領域）が形成されて
おり、下方には主にＰ+ 型の拡散層（高濃度領域）が形
成されており、Ｐ+ 型拡散層はＮ+ 型のエピ層３０に形
成されている。さらに、Ｐ+ 型拡散層はＮ+ 型エピ層３
０より高濃度に形成されている。
Ｐ- 型とＰ+ 型が拡散されているＰ型ウェル５０が左右
に相互間隔をもって形成されている。Ｐ型ウェル５０は
上方に主にＰ- 型の拡散層（低濃度領域）が形成されて
おり、下方には主にＰ+ 型の拡散層（高濃度領域）が形
成されており、Ｐ+ 型拡散層はＮ+ 型のエピ層３０に形
成されている。さらに、Ｐ+ 型拡散層はＮ+ 型エピ層３
０より高濃度に形成されている。
【００２０】Ｐ型ウェル５０内にはＮ+ 型拡散領域５２
が左右一対形成されているが、Ｎ+拡散領域５２は相互
間に間隔を有している。また、Ｎ+ 型拡散領域５２の間
のＰ型ウェル５０の表面にはソース端子７２が形成され
ているが、ソース端子７２は両側のＮ+ 型拡散領域５２
の一部と重なっている。また、Ｐ型ウェル５０の間の第
２エピ層４０の表面には酸化膜６０が形成されており、
その上にはゲート端子７０が形成されている。酸化膜６
０とゲート端子７０は両側のＰ型ウェル５０内のＮ+ 型
拡散領域５２の表面の一部まで覆っている。さらに、ゲ
ート端子７０は絶縁膜８０で覆われており、絶縁膜８０
はＮ+ 型拡散領域５２の一部を覆っており、絶縁膜８０
はソース端子７２とは間隔をもっている。また、Ｎ+ 型
半導体基板１０の底面にはＰ+ 型半導体基板５が形成さ
れており、このＰ+ 型半導体基板５の底面にはドレイン
端子７４が形成されている。
が左右一対形成されているが、Ｎ+拡散領域５２は相互
間に間隔を有している。また、Ｎ+ 型拡散領域５２の間
のＰ型ウェル５０の表面にはソース端子７２が形成され
ているが、ソース端子７２は両側のＮ+ 型拡散領域５２
の一部と重なっている。また、Ｐ型ウェル５０の間の第
２エピ層４０の表面には酸化膜６０が形成されており、
その上にはゲート端子７０が形成されている。酸化膜６
０とゲート端子７０は両側のＰ型ウェル５０内のＮ+ 型
拡散領域５２の表面の一部まで覆っている。さらに、ゲ
ート端子７０は絶縁膜８０で覆われており、絶縁膜８０
はＮ+ 型拡散領域５２の一部を覆っており、絶縁膜８０
はソース端子７２とは間隔をもっている。また、Ｎ+ 型
半導体基板１０の底面にはＰ+ 型半導体基板５が形成さ
れており、このＰ+ 型半導体基板５の底面にはドレイン
端子７４が形成されている。
【００２１】このようなＩＧＢＴにおいて、Ｐ型ウェル
５０の間のエピ層３０，４０の表面側は蓄積領域１００
であり、蓄積領域１００の下方はＪＦＥＴ領域２００で
ある。そして、このＩＧＢＴにおいては、Ｎ型のエピ層
２０，４０の間にＮ+ 型のエピ層３０が形成されている
ので、図１の実施の形態と同様の効果を得ることができ
る。
５０の間のエピ層３０，４０の表面側は蓄積領域１００
であり、蓄積領域１００の下方はＪＦＥＴ領域２００で
ある。そして、このＩＧＢＴにおいては、Ｎ型のエピ層
２０，４０の間にＮ+ 型のエピ層３０が形成されている
ので、図１の実施の形態と同様の効果を得ることができ
る。
【００２２】
【発明の効果】このように本発明の半導体装置によれ
ば、第１エピタキシャル層と第２エピタキシャル層間に
高濃度層を設けるようにしたので、オン抵抗を減少させ
ることができるとともに、高耐圧とし得、しかもしきい
値電圧の調整が容易になる。さらに、既存の製造工程で
これらの利点を得ることができる。
ば、第１エピタキシャル層と第２エピタキシャル層間に
高濃度層を設けるようにしたので、オン抵抗を減少させ
ることができるとともに、高耐圧とし得、しかもしきい
値電圧の調整が容易になる。さらに、既存の製造工程で
これらの利点を得ることができる。
【図１】本発明による半導体装置の実施の形態の構造を
示す断面図。
示す断面図。
【図２】従来のＤＭＯＳＦＥＴトランジスタと本発明に
よるＤＭＯＳＦＥＴトランジスタに用いられるエピ層の
構造を示す断面図。
よるＤＭＯＳＦＥＴトランジスタに用いられるエピ層の
構造を示す断面図。
【図３】本発明の他の実施の形態の構造を示す断面図。
【図４】従来のＤＭＯＳＦＥＴトランジスタの構造を示
す断面図。
す断面図。
１０ Ｎ+ 型半導体基板 ２０ 第１エピ層 ３０ Ｎ+ 型のエピ層 ４０ 第２エピ層 ５０ Ｐ型ウェル ５２ Ｎ+ 型拡散領域 ５ Ｐ+ 型半導体基板
Claims (6)
- 【請求項１】 半導体基板と、 前記半導体基板上に形成された第１導電型の第１エピタ
キシャル層と、 前記第１エピタキシャル層上に形成され、前記第１エピ
タキシャル層より濃度が高い第１導電型の高濃度層と、 前記高濃度層上に形成され、前記高濃度層より濃度が低
い第１導電型の第２エピタキシャル層と、 前記第２エピタキシャル層と前記高濃度層に形成された
第２導電型ウェルと、 前記第２導電型ウェルに形成された第１導電型の拡散領
域とを具備することを特徴とする半導体装置。 - 【請求項２】 前記第２導電型ウェルは低濃度領域と、
この低濃度領域の下方に形成されている高濃度領域で構
成されることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記第２導電型ウェルの高濃度領域が前
記第１導電型の高濃度層に形成されていることを特徴と
する請求項２記載の半導体装置。 - 【請求項４】 前記第２導電型ウェルの高濃度領域が前
記第１導電型の高濃度層の濃度より高いことを特徴とす
る請求項３記載の半導体装置。 - 【請求項５】 前記半導体基板は第１導電型であること
を特徴とする請求項１ないし４のいずれかに記載の半導
体装置。 - 【請求項６】 前記半導体基板は第２導電型であること
を特徴とする請求項１ないし４のいずれかに記載の半導
体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995P-34700 | 1995-10-10 | ||
| KR1019950034700A KR100194661B1 (ko) | 1995-10-10 | 1995-10-10 | 전력용 트랜지스터 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09116153A true JPH09116153A (ja) | 1997-05-02 |
Family
ID=19429731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8267302A Pending JPH09116153A (ja) | 1995-10-10 | 1996-10-08 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5893736A (ja) |
| JP (1) | JPH09116153A (ja) |
| KR (1) | KR100194661B1 (ja) |
| DE (1) | DE19640561A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001210823A (ja) * | 2000-01-21 | 2001-08-03 | Denso Corp | 半導体装置 |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6025231A (en) * | 1997-02-18 | 2000-02-15 | Texas Instruments Incorporated | Self aligned DMOS transistor and method of fabrication |
| DE19904103B4 (de) * | 1999-02-02 | 2005-04-14 | Infineon Technologies Ag | IGBT mit verbesserter Durchlaßspannung |
| JP3382172B2 (ja) * | 1999-02-04 | 2003-03-04 | 株式会社日立製作所 | 横型絶縁ゲートバイポーラトランジスタ |
| JP4169879B2 (ja) * | 1999-08-20 | 2008-10-22 | 新電元工業株式会社 | 高耐圧トランジスタ |
| US6781194B2 (en) * | 2001-04-11 | 2004-08-24 | Silicon Semiconductor Corporation | Vertical power devices having retrograded-doped transition regions and insulated trench-based electrodes therein |
| JP4750933B2 (ja) | 2000-09-28 | 2011-08-17 | 株式会社東芝 | 薄型パンチスルー型パワーデバイス |
| CN1173411C (zh) * | 2000-11-21 | 2004-10-27 | 松下电器产业株式会社 | 半导体器件及其制造方法 |
| CN1520616A (zh) | 2001-04-11 | 2004-08-11 | ��˹�������뵼�幫˾ | 具有防止基区穿通的横向延伸基区屏蔽区的功率半导体器件及其制造方法 |
| US6878989B2 (en) * | 2001-05-25 | 2005-04-12 | Kabushiki Kaisha Toshiba | Power MOSFET semiconductor device and method of manufacturing the same |
| EP1267415A3 (en) * | 2001-06-11 | 2009-04-15 | Kabushiki Kaisha Toshiba | Power semiconductor device having resurf layer |
| DE10325588A1 (de) * | 2002-06-06 | 2003-12-18 | Int Rectifier Corp | Integrierte MOS-Gate-Treiberschaltung mit adaptiver Totzeit |
| JPWO2004036655A1 (ja) | 2002-10-18 | 2006-03-16 | 独立行政法人産業技術総合研究所 | 炭化ケイ素半導体装置及びその製造方法 |
| DE112005000441B4 (de) * | 2004-02-27 | 2020-03-26 | Rohm Co. Ltd. | Halbleiterbauteil und Verfahren zur Herstellung desselben |
| US7442970B2 (en) * | 2004-08-30 | 2008-10-28 | Micron Technology, Inc. | Active photosensitive structure with buried depletion layer |
| JP4857610B2 (ja) * | 2005-06-01 | 2012-01-18 | 株式会社日立製作所 | 高圧アナログ・スイッチｉｃおよびそれを使った超音波診断装置 |
| KR100763310B1 (ko) | 2006-05-18 | 2007-10-04 | 주식회사 파워디바이스 | 전력 반도체 소자 |
| KR100752591B1 (ko) * | 2007-07-06 | 2007-08-29 | (주)위즈덤 세미컨덕터 | Ｓｍｐｓ 소자 및 그 제조방법 |
| CN102034815B (zh) * | 2009-09-29 | 2013-07-24 | 比亚迪股份有限公司 | 一种igbt及其制作方法 |
| US8563986B2 (en) * | 2009-11-03 | 2013-10-22 | Cree, Inc. | Power semiconductor devices having selectively doped JFET regions and related methods of forming such devices |
| CN101752422B (zh) * | 2009-12-16 | 2012-07-04 | 泓广科技有限公司 | 功率电晶体结构 |
| CN112310207B (zh) * | 2019-08-01 | 2024-06-21 | 广东美的白色家电技术创新中心有限公司 | 绝缘栅双极型晶体管及其制作方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5553462A (en) * | 1978-10-13 | 1980-04-18 | Int Rectifier Corp | Mosfet element |
| US4680853A (en) * | 1980-08-18 | 1987-07-21 | International Rectifier Corporation | Process for manufacture of high power MOSFET with laterally distributed high carrier density beneath the gate oxide |
| US4587713A (en) * | 1984-02-22 | 1986-05-13 | Rca Corporation | Method for making vertical MOSFET with reduced bipolar effects |
| JP2771172B2 (ja) * | 1988-04-01 | 1998-07-02 | 日本電気株式会社 | 縦型電界効果トランジスタ |
| US5233215A (en) * | 1992-06-08 | 1993-08-03 | North Carolina State University At Raleigh | Silicon carbide power MOSFET with floating field ring and floating field plate |
-
1995
- 1995-10-10 KR KR1019950034700A patent/KR100194661B1/ko not_active IP Right Cessation
-
1996
- 1996-09-27 US US08/722,839 patent/US5893736A/en not_active Expired - Lifetime
- 1996-10-01 DE DE19640561A patent/DE19640561A1/de not_active Withdrawn
- 1996-10-08 JP JP8267302A patent/JPH09116153A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001210823A (ja) * | 2000-01-21 | 2001-08-03 | Denso Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970024265A (ko) | 1997-05-30 |
| KR100194661B1 (ko) | 1999-07-01 |
| DE19640561A1 (de) | 1997-04-17 |
| US5893736A (en) | 1999-04-13 |
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