DE19640561A1 - Darin beabstandete epitaktische Sperrschichtfeldeffekttransistorbereiche ausweisende Isolierschichthalbleitervorrichtngen und ihre Herstellungsverfahren - Google Patents

Darin beabstandete epitaktische Sperrschichtfeldeffekttransistorbereiche ausweisende Isolierschichthalbleitervorrichtngen und ihre Herstellungsverfahren

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Description

Die vorliegende Erfindung betrifft Halbleitervorrich­ tungen und insbesondere Isolierschichthalbleitervorrichtun­ gen und ihre Herstellungsverfahren.
Ein kritischer Parameter bei dem Entwurf von Isolier­ schichthalbleitervorrichtungen, wie zum Beispiel Isolier­ schichtfeldeffekttransistoren (zum Beispiel MOSFETs) und Isolierschichtbipolartransistoren (IGBTs) ist der Durchlaß­ widerstand, da er die maximale Strombelastbarkeit der Vor­ richtung bestimmt. Bezüglich Leistungs-MOSFETs ist der Durchlaßwiderstand der Gesamtwiderstand zwischen den Source- und Drainanschlüssen während einer Vorwärtsleitung. Dieser Gesamtwiderstand kann durch ein Summieren der Wider­ standsbeiträge des Sourcebereichs, Kanalbereichs, Anreiche­ rungsbereichs (welcher für eine Stromausbreitung verant­ wortlich ist), JFET-Bereichs, Driftbereichs und Drain/Substratbereichs des MOSFET bestimmt werden. Eine Be­ stimmung des Gesamtwiderstands für Leistungs-MOSFETs eines DMOS-Typs ist vollständiger im Kapitel 7.4.4 eines Sach­ buchs von B.J. Baliga mit der Überschrift "Power Semicon­ ductor Devices", PWS Publishing Co. (ISBN 0-534-94098-6) (1995), beschrieben und dargestellt.
Jedoch kann, während es vorteilhaft sein kann, den Wi­ derstand von jedem dieser Bereiche zu verringern, um den Durchlaßwiderstand zu minimieren, der Widerstand des Drift­ bereichs im allgemeinen nicht ohne eine bemerkenswerte Ver­ ringerung der Durchbruchsspannung der Vorrichtung minimiert werden. Somit sind Versuche, den Durchlaßwiderstand zu ver­ ringern, typischerweise auf ein Verringern des Widerstands des JFET- und Anreicherungsbereichs durch ein Dotieren bei­ der dieser Bereiche mit verhältnismäßig hohen Werten ge­ richtet worden. Zum Beispiel offenbart das US-Patent Nr. 4,680,853 von Lidow et al. einen Leistungs-MOSFET, der ei­ nen hoch dotierten JFET- und Anreicherungsbereich 130 auf­ weist, welcher durch ein Durchführen einer Flächenimplanta­ tion von Phosphorionen mit einer Dosis in dem Bereich von 1 × 10¹¹ bis 1 × 10¹⁴ Atomen/cm² ausgebildet ist. Unglück­ licherweise kann eine solche Flächenimplantation die Durch­ bruchsspannung der Vorrichtungen verringern, was die Cha­ rakteristiken des Kanalbereichs nachteilig beeinträchtigt und ein Steuern über ein Erzielen voraus gewählter Schwell­ wertspannungen verringert. Ein zu dem in Fig. 22 des vor­ hergehenden US-Patents Nr. 4,680,853 offenbarten ähnlicher Leistungs-MOSFET ist in Fig. 2 dargestellt. Dieser Lei­ stungs-MOSFET beinhaltet einen Drainbereich 10, einen Driftbereich 20, einen Anreicherungsbereich 100 und einen JFET-Bereich 200 (gemeinsam als Bereich 22 gezeigt), einen Basisbereich 50, einen Sourcebereich 52, einen Sourcekon­ takt 72, einen Drainkontakt 74 und eine isolierte Gateelek­ trode (Bereiche 60 bis 80). Ebenso zeigt Fig. 3A ein Substrat im Stand der Technik, welches verwendet werden kann, um die Vorrichtung in Fig. 2 auszubilden.
Somit besteht weiterhin ungeachtet der zuvor beschrie­ benen Versuche, eine Leistungsfähigkeit von Isolierschicht­ halbleitervorrichtungen, wie zum Beispiel Leistungs-MOSFETs, zu verbessern, ein Bedarf nach Vorrichtungen, wel­ che sowohl einen niedrigen Durchlaßwiderstand als auch hohe Durchbruchsspannungen aufweisen und ohne einen Verlust ei­ nes Steuerns über die Vorrichtungsschwellwertspannung aus­ gebildet werden können.
Die Aufgabe der vorliegenden Erfindung besteht demgemäß darin, verbesserte Isolierschichthalbleitervorrichtungen für Hochleistungsanwendungen und Isolierschichthalbleiter­ vorrichtungen, die hohe Durchbruchsspannungen und einen niedrigen Durchlaßwiderstand aufweisen, als auch Verfahren zu ihrer Herstellung zu schaffen.
Diese Aufgabe wird erfindungsgemäß mittels einer Iso­ lierschichthalbleitervorrichtung nach Anspruch 1 und eines Verfahrens zur Herstellung einer Isolierschichthalbleiter­ vorrichtung nach Anspruch 8 gelöst.
Weitere vorteilhafte Ausgestaltungen der vorliegenden Erfindung sind Gegenstand der Unteransprüche.
Die vorhergehende Aufgabe der vorliegenden Erfindung wird durch eine Isolierschichthalbleitervorrichtung, wie zum Beispiel einen Leistungs-Metalloxidhalbleiterfeld­ effekttransistor bzw. MOSFET oder einen Isolierschichtbipo­ lartransistor bzw. IGBT gelöst, welcher einen verhältnismä­ ßig hoch dotierten epitaktischen JFET- bzw. Sperrschicht­ feldeffekttransistorbereich enthält. Der epitaktische JFET-Bereich bildet einen PN-Übergang mit dem Basisbereich der Vorrichtung aus, ist aber durch einen geringfügiger dotier­ ten epitaktischen Anreicherungsbereich von der isolierten Gateelektrode beabstandet. Die Verwendung eines beabstande­ ten JFET-Bereichs sieht eine Anzahl von wichtigen Lei­ stungsvorteilen gegenüber Leistungs-MOSFETs oder IGBTs im Stand der Technik vor. Insbesondere sind die Vorrichtungen gemäß der vorliegenden Erfindung durch ein Beabstanden des hoch dotierten JFET-Bereichs von der oberen Fläche in der Lage, hohen Durchbruchsspannungen ohne eine bemerkenswerte Erhöhung des Durchlaßwiderstands standzuhalten. Zum Bei­ spiel kann unter Verwendung eines geringfügiger dotierten Anreicherungsbereichs unter der Gateelektrode anstelle ei­ nes höher dotierten JFET-Bereichs die Durchbruchsspannung der Vorrichtung erhöht werden und eine Konzentration eines elektrischen Feldes an dem Basisübergang an der oberen Flä­ che kann verringert werden. Außerdem verringern die Vor­ richtungen gemäß der vorliegenden Erfindung im Gegensatz zu jenen JFET-Bereichen im Stand der Technik, welche durch ein Durchführen einer Implantation einer hohen Dosis und/oder einer Diffusion einer hohen Dosis von Dotierstoffen eines ersten Leitfähigkeitstyps ausgebildet sind, die nachteili­ gen Einflüsse auf eine Schwellwertspannung, die durch diese Implantation von Ionen einer hohen Dosis in der Nähe des Umfangs der Basisbereiche verursacht werden.
Die Vorrichtungen gemäß der vorliegenden Erfindung sind ebenso vorzugsweise unter Verwendung epitaktischer Wachs­ tumsverfahren ausgebildet, um den beabstandeten JFET-Be­ reich des ersten Leitfähigkeitstyps auf einem Driftbereich eines ersten Leitfähigkeitstyps auszubilden, und dann wird ein geringfügiger dotierter epitaktischer Anreicherungsbe­ reich des ersten Leitfähigkeitstyps auf dem epitaktischen JFET-Bereich ausgebildet. Nachdem der beabstandete JFET-Be­ reich ausgebildet worden ist, wird der Basisbereich eines zweiten Leitfähigkeitstyps in den epitaktischen Anreiche­ rungs- und JFET-Bereichen ausgebildet und wird dann eine isolierte Gateelektrode auf dem epitaktischen Anreiche­ rungsbereich ausgebildet. Um die Wahrscheinlichkeit einer Parasitärthyristordurchschaltung in dem Fall zu verhindern, daß die Vorrichtung ein Isolierschichtbipolartransistor ist, ist der Basisbereich so ausgebildet, daß er einen hö­ her dotierten tiefen Basisbereich aufweist, welcher sich seitlich unterhalb nachfolgend ausgebildeter Sourcebereiche ausdehnt. Dies verringert den seitlichen Widerstand des Ba­ sisbereichs und verringert dadurch die Wahrscheinlichkeit eines Einschaltens des PN-Übergangs, der zwischen den Sourcebereichen und dem Basisbereich ausgebildet ist. Gemäß alternativen Ausführungsbeispielen der vorliegenden Erfin­ dung kann ein Ausbilden des höher dotierten tiefen Basisbe­ reichs vor dem Ausbilden des epitaktischen Anreicherungsbe­ reichs oder danach begonnen werden.
Die vorliegende Erfindung wird nachstehend anhand der Beschreibung von Ausführungsbeispielen unter Bezugnahme auf die beiliegende Zeichnung näher erläutert.
Es zeigt:
Fig. 1 eine Querschnittsansicht eines Isolierschicht­ feldeffekttransistors gemäß einem ersten Ausfüh­ rungsbeispiel der vorliegenden Erfindung;
Fig. 2 eine Querschnittsansicht eines Isolierschicht­ feldeffekttransistors im Stand der Technik;
Fig. 3A eine Querschnittsansicht eines Halbleiter­ substrats im Stand der Technik;
Fig. 3B eine Querschnittsansicht eines Halbleiter­ substrats gemäß der vorliegenden Erfindung; und
Fig. 4 eine Querschnittsansicht eines Isolierschichtbi­ polartransistors gemäß einem zweiten Ausführungs­ beispiel der vorliegenden Erfindung.
Es folgt die Beschreibung von bevorzugten Ausführungs­ beispielen der vorliegenden Erfindung unter Bezugnahme auf die beiliegende Zeichnung.
In der Zeichnung sind die Dicken von Schichten und Be­ reichen zur Klarheit übertrieben. Weiterhin beziehen sich die Ausdrücke "erster Leitfähigkeitstyp" und "zweiter Leit­ fähigkeitstyp" auf entgegengesetzte Leitfähigkeitstypen, wie zum Beispiel einen N- oder P-Typ, jedoch beinhaltet je­ des hierin beschriebene und dargestellte Ausführungsbei­ spiel ebenso sein komplementäres Ausführungsbeispiel.
Die vorliegende Erfindung wird unter Bezugnahme auf die Fig. 1, 3 und 4 beschrieben. Insbesondere zeigen die Fig. 1 und 4 Querschnittsansichten eines Isolierschicht­ feldeffekttransistors bzw. eines Isolierschichtbipolartran­ sistors gemäß der vorliegenden Erfindung. Fig. 3B zeigt eine Querschnittsansicht eines zusammengesetzten Halblei­ tersubstrats, das einen Substratbereich 10 eines ersten Leitfähigkeitstyps (zum Beispiel N-Typ) und drei Bereiche oder Schichten 20, 30 und 40 des ersten Leitfähigkeitstyps enthält, die auf dem Substratbereich 10 ausgebildet sind. Wie es vollständiger nachstehend unter Bezugnahme auf die Fig. 1 und 4 beschrieben wird, können die drei Bereiche einen epitaktischen Driftbereich 20, einen epitaktischen JFET-Bereich 30 und einen epitaktischen Anreicherungsbe­ reich 40 aufweisen. Diese Bereiche können während eines epitaktischen Wachstums derart in-situ bzw. an Ort und Stelle zu unterschiedlichen Werten dotiert werden, daß der epitaktische Driftbereich 20 darin eine niedrigere Dotier­ stoffkonzentration des ersten Leitfähigkeitstyps als der Substratbereich 10 aufweist, der epitaktische JFET-Bereich 30 darin eine höhere Dotierstoffkonzentration des ersten Leitfähigkeitstyps als der Driftbereich 20 aufweist und der epitaktische Anreicherungsbereich 40 darin eine niedrigere Dotierstoffkonzentration des ersten Leitfähigkeitstyps als der epitaktische JFET-Bereich 30 aufweist.
Alternativ kann der Driftbereich 20 einen Bereich oder ein Substrat des ersten Leitfähigkeitstyps bilden, das obere und untere Flächen aufweist, wobei der epitaktische JFET-Bereich 30 und der epitaktische Anreicherungsbereich 40 auf der oberen Fläche ausgebildet sind und der unterste Substratbereich 10 epitaktisch auf der unteren Fläche aus­ gebildet ist. Der unterste Substratbereich 10 kann ebenso durch ein Durchführen einer Flächenionenimplantation von Dotierstoffen des ersten Leitfähigkeitstyps in die untere Fläche des Driftbereichs 20, worauf eine Diffusion der im­ plantierten Dotierstoffe folgt, ausgebildet werden. Zum Zwecke der Klarheit wird das zusammengesetzte Halbleiter­ substrat, das die Bereiche 10 bis 40 enthält, als "Substrat" bezeichnet und wird der Substratbereich 10 ab­ hängig davon, ob der Isolierschichtfeldeffekttransistor in Fig. 1 oder der Isolierschichtbipolartransistor in Fig. 4 beschrieben wird, als Drain- oder Pufferbereich 10 bezeich­ net.
Nachstehend erfolgt die Beschreibung eines ersten Aus­ führungsbeispiels der vorliegenden Erfindung.
Es wird nun insbesondere auf Fig. 1 verwiesen, in der ein Isolierschichtfeldeffekttransistor gezeigt ist, der ei­ nen verhältnismäßig hoch dotierten Drainbereich 10 des er­ sten Leitfähigkeitstyps, einen verhältnismäßig geringfügig dotierten Driftbereich 20 (welcher auf dem Drainbereich 10 epitaktisch ausgebildet sein kann), einen verhältnismäßig hoch dotierten und stark leitfähigen JFET-Bereich 30 auf dem Driftbereich 20 und einen mittelmäßig dotierten Anrei­ cherungsbereich 40 auf dem JFET-Bereich 30 aufweist. Der JFET-Bereich 30 und der Anreicherungsbereich 40 sind vor­ zugsweise auf einer oberen Fläche des Driftbereichs 20 un­ ter Verwendung eines epitaktischen Wachstums und Verfahren eines Dotierens in-situ ausgebildet.
Gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung wird, wenn ein epitaktisches Wachstum des JFET-Bereichs 30 einmal beendet ist, eine obere Fläche des JFET-Bereichs 30 mit einer Maske (nicht gezeigt) derart gemu­ stert, daß ein Ausbilden einer Mehrzahl von tiefen Basisbe­ reichen 50a (als P⁺-Typ gezeigt) begonnen werden kann. Das Ausbilden der tiefen Basisbereiche 50a kann durch ein Durchführen einer flachen Implantation von Dotierstoffen des zweiten Leitfähigkeitstyps und dann, wenn es notwendig ist, ein teilweises Diffundieren der implantierten Dotier­ stoffe zu dem Übergang zwischen dem JFET-Bereich 30 und dem Driftbereich 20 hin, begonnen werden. Dem Ausbilden der tiefen Basisbereiche 50a folgend wird ein epitaktisches Wachstum und ein Dotieren in-situ des Anreicherungsbereichs 40 derart durchgeführt, daß der Ahreicherungsbereich 40 darin eine bezüglich des epitaktischen JFET-Bereichs 30 niedrigere Dotierstoffkonzentration des ersten Leitfähig­ keitstyps aufweist. Während diesem Schritt tritt typischer­ weise eine zusätzliche Diffusion der Dotierstoffe der tie­ fen Basis auf. Einem Wachstum des epitaktischen Anreiche­ rungsbereichs 40 folgt dann das Ausbilden einer Mehrzahl von flachen Basisbereichen 50b des zweiten Leitfähig­ keitstyps in dem epitaktischen Anreicherungsbereich 40. Die flachen Basisbereiche können durch ein Mustern einer Maske auf einer oberen Fläche des epitaktischen Anreicherungsbe­ reichs 40 und dann ein Durchführen einer flachen Implanta­ tion von Dotierstoffen des zweiten Leitfähigkeitstyps in die obere Fläche und dann ein Diffundieren der implantier­ ten Dotierstoffe zu dem Übergang zwischen dem Anreiche­ rungsbereich 40 und dem JFET-Bereich 30 hin ausgebildet werden. Während diesem Schritt tritt typischerweise eine zusätzliche Diffusion der Dotierstoffe der tiefen Basis auf.
Alternativ können entsprechende Paare von tiefen Basis­ bereichen 50a und flachen Basisbereichen 50b, welche zusam­ men jeweilige Basisbereiche 50 ausbilden, nach einem Aus­ bilden des epitaktischen Ahreicherungsbereichs 40 unter Verwendung herkömmlicher Verfahren ausgebildet werden. Zum Beispiel kann, nachdem das Substrat in Fig. 3B ausgebildet worden ist, die obere Fläche des epitaktischen Anreiche­ rungsbereichs 40 mit einer ersten Maske gemustert werden und kann dann eine hohe Konzentration von Dotierstoffen des zweiten Leitfähigkeitstyps in die obere Fläche implantiert werden und dann teilweise diffundiert werden, um ein Aus­ bilden der hoch dotierten mittigen tiefen Basisbereiche 50a zu beginnen. Die obere Fläche des epitaktischen Anreiche­ rungsbereichs 40 kann dann mit einer zweiten Maske gemu­ stert werden und dann kann eine geringfügigere Konzentra­ tion von Dotierstoffen des zweiten Leitfähigkeitstyps in die obere Fläche implantiert werden, um ein Ausbilden der breiteren flachen Basisbereiche 50b zu beginnen. Die Do­ tierstoffe des flachen Basisbereichs und die Dotierstoffe des tiefen Basisbereichs können dann gleichzeitig derart diffundiert werden, daß sich die tiefen Basisbereiche 50a in den epitaktischen JFET-Bereich 30 und sich die flachen Basisbereiche 50b in den epitaktischen Ahreicherungsbereich 40 ausdehnen, wie es dargestellt ist. Unter Verwendung die­ ses letzten bevorzugteren Doppeldiffusionsverfahrens ent­ halten die flachen Basisbereiche 50b mehr höher dotierte mittige Basisbereiche, wie es durch die gestrichelten Li­ nien gezeigt ist. Wie es für den Fachmann ersichtlich ist, dehnen sich diese höher dotierten mittigen Basisbereiche zu der oberen Fläche aus und bewirken eine Verringerung des seitlichen Widerstands der Basisbereiche 50. Dies unter­ drückt eine Parasitärtransistoreinschaltung und eine Para­ sitärthyristordurchschaltung, wie es nachstehend vollstän­ diger beschrieben ist.
Nachdem das Substrat und die Basisbereiche 50 ausgebil­ det worden sind, wird mindestens ein Sourcebereich 52 durch Mustern der oberen Fläche des epitaktischen Anreicherungs­ bereichs 40 und dann ein Implantieren und Diffundieren von Dotierstoffen des ersten Leitfähigkeitstyps des Sourcebe­ reichs in jedem Basisbereich 50 ausgebildet. Die Sourcebe­ reiche können eine ringförmige (zum Beispiel einen Ring, ein Quadrat oder ein Sechseck), eine streifenförmige oder andere Form aufweisen, die sich in einer dritten Dimension (nicht gezeigt) ausdehnt. Außerdem können, obgleich die Ba­ sisbereiche 50 als getrennte Bereiche gezeigt sind, wenn man sie von dem seitlichen Querschnitt betrachtet, die Ba­ sisbereiche 50 einen einzigen Basisbereich an der oberen Fläche des epitaktischen Anreicherungsbereichs aufweisen, wobei sich Sockel des ersten Leitfähigkeitstyps dadurch ausdehnen (als Anreicherungsbereich 100 gezeigt).
Ebenso können dann herkömmliche Verfahren verwendet werden, um eine isolierte Gateelektrode, die ein Gateoxid 60, eine Gateelektrode 70 und einen umgebenden Gateisola­ tionsbereich 80 (zum Beispiel SiO₂) aufweist, auf der obe­ ren Fläche des epitaktischen Anreicherungsbereichs 40 aus­ zubilden. Die isolierte Gateelektrode dehnt sich an der oberen Fläche vorzugsweise gegenüber den Sourcebereichen 52, den flachen Basisbereichen 50b und dem Anreicherungsbe­ reich 100 derart aus, daß nach einem Anlegen einer zweckmä­ ßigen Gatevorspannung Inversionsschichtkanäle des ersten Leitfähigkeitstyps in den flachen Basisbereichen 50b ausge­ bildet werden können. Wie es für Fachleute verständlich ist, verbinden diese Inversionsschichtkanäle des ersten Leitfähigkeitstyps die Sourcebereiche 52 mit dem Anreiche­ rungsbereich 100 und sehen für den Feldeffekttransistor in Fig. 1 den Durchlaß- bzw. Vorwärtseinschaltestrom oder für den Isolierschichtbipolartransistor in Fig. 4 den Basisan­ steuerstrom vor. Die Verwendung des Ausdrucks "Anreicherung", um den Bereich 100 zu beschreiben, ist zweckmäßig, da sich nach einem Anlegen der zweckmäßigen Gatevorspannung (zum Beispiel positiv) Ladungsträger des ersten Leitfähigkeitstyps in dem Bereich des ersten Leitfä­ higkeitstyps, der sich zwischen angrenzenden Basisbereichen 50 befindet, an der oberen Fläche des Substrats "anreichern". Der Isolierschichtfeldeffekttransistor in Fig. 1 wird dann durch ein Ausbilden einer Sourceelektrode 72 auf der oberen Fläche, die sich mit den Sourcebereichen 52 und den Basisbereichen 50 in ohmschen Kontakt befindet, wie es dargestellt ist, und ein Ausbilden einer Drainelek­ trode 74 auf der hinteren Fläche des Substrats, die sich in ohmschen Kontakt mit dem Drainbereich 10 befindet, vervoll­ ständigt.
Gemäß einem bevorzugten Aspekt der vorliegenden Erfin­ dung ist der verhältnismäßig hoch dotierte epitaktische JFET-Bereich 30 von der oberen Fläche des Substrats durch einen geringfügiger dotierten epitaktischen Anreicherungs­ bereich 40 beabstandet. Die Verwendung eines beabstandeten JFET-Bereichs 30 (als Bereich 200 gezeigt, der sich zwi­ schen angrenzenden Basisbereichen 50 ausdehnt) sieht eine Anzahl von wichtigen Vorteilen gegenüber dem Gegenstand des US-Patents Nr. 4,680,853 von Lidow et al. vor, welches ei­ nen Leistungs-MOSFET offenbart, der einen JFET-Bereich auf­ weist, der an die obere Fläche angrenzt. Insbesondere ist die vorliegende Erfindung durch ein Beseitigen des Ausbil­ dens eines hoch dotierten JFET-Bereichs in der Nähe der oberen Fläche in der Lage, höheren Durchbruchsspannungen standzuhalten, da der geringfügiger dotierte Anreicherungs­ bereich eine Erhöhung der Durchbruchsspannung und eine Ver­ ringerung einer Konzentration eines elektrischen Feldes an der oberen Fläche bewirkt. Weiterhin ist die vorliegende Erfindung bezüglich jenen JFET-Bereichen im Stand der Tech­ nik, welche durch ein Durchführen einer Implantation einer hohen Dosis und/oder einer Diffusion von Dotierstoffen des ersten Leitfähigkeitstyps ausgebildet sind, in der Lage, nachteilige Einflüsse auf die Schwellwertspannung zu ver­ ringern, die durch diese Implantation von Ionen einer hohen Dosis in der Nähe des Umfangs der flachen Basisbereiche 50b verursacht werden.
Nachstehend erfolgt die Beschreibung eines zweiten Aus­ führungsbeispiels der vorliegenden Erfindung.
Unter Bezugnahme auf Fig. 4 wird ein Isolierschichtbi­ polartransistor gemäß dem zweiten Ausführungsbeispiel der vorliegenden Erfindung beschrieben. Die Vorrichtung in Fig. 4 ist zu der Vorrichtung in Fig. 1 ähnlich, jedoch ist ein Bereich 5 des zweiten Leitfähigkeitstyps in der Nähe der unteren Fläche des Substrats vorgesehen. Dieser Bereich 5 wird manchmal als ein Anodenbereich bezeichnet, wird aber korrekter als ein Emitterbereich bezeichnet, da dieser Be­ reich 5 den Emitter des vertikalen Bipolartransistors bil­ det, der eine schwebende Basis in dein Pufferbereich 10 und dem Driftbereich 20 und einen Kollektor in dem Basisbereich 50 aufweist. Der Kontakt 74 bildet ebenso einen Anoden- oder Emitterkontakt. Wie es für Fachleute verständlich ist verringert die Verwendung eines höher dotierten tiefen Ba­ sisbereichs 50a, welcher sich seitlich unter den Sourcebe­ reichen 52 ausdehnt, wie es durch gestrichelte Linien ge­ zeigt ist, den seitlichen Widerstand des Basisbereichs 50. Demgemäß wird die Wahrscheinlichkeit einer Parasitärdurch­ schaltung des PNPN-Transistors, der durch Bereiche 50, 10 bis 40, 50 und 52 ausgebildet ist, durch ein Verringern der Wahrscheinlichkeit verringert, daß der PN-Übergang, der zwischen dem Basisbereich 50 und dem Sourcebereich 52 aus­ gebildet ist, während einer Vorwärtsleitung vorgespannt wird, wenn der Basisbereich 50 als ein Kollektor dient.
Eine in der vorhergehenden Beschreibung offenbarte Iso­ lierschichthalbleitervorrichtung beinhaltet einen verhält­ nismäßig hoch dotierten epitaktischen JFET-Bereich. Dieser epitaktische JFET-Bereich bildet mit dem Basisbereich der Vorrichtung einen PN-Übergang, ist aber von einer isolier­ ten Gateelektrode durch einen geringfügiger dotierten epi­ taktischen Anreicherungsbereich beabstandet. Die Verwendung eines beabstandeten JFET-Bereichs sieht eine Anzahl von wichtigen Leistungsvorteilen gegenüber MOSFETs oder IGBTs im Stand der Technik vor. Durch Beabstanden des höher do­ tierten JFET-Bereichs von der oberen Fläche sind die Vor­ richtungen der vorliegenden Erfindung unter anderem in der Lage, hohen Durchbruchsspannungen ohne eine bemerkenswerte Erhöhung des Durchlaßwiderstands standzuhalten. Zum Bei­ spiel wird unter Verwendung eines geringfügiger dotierten Ahreicherungsbereichs unter der Gateelektrode anstelle ei­ nes höher dotierten JFET-Bereichs die Durchbruchsspannung der Vorrichtung erhöht und eine Konzentration eines elek­ trischen Feldes an dem Basisübergang an der oberen Fläche wird verringert. Im Gegensatz zu jenen JFET-Bereichen im Stand der Technik, welche durch ein Durchführen einer Im­ plantation einer hohen Dosis und/oder einer Diffusion einer hohen Dosis von Dotierstoffen des ersten Leitfähigkeitstyps ausgebildet sind, verringern die Vorrichtungen gemäß der vorliegenden Erfindung die nachteiligen Einflüsse auf die Schwellwertspannung, die durch die Ionenimplantation einer hohen Dosis in der Nähe des Umfangs der Basisbereiche ver­ ursacht werden.

Claims (17)

1. Isolierschichthalbleitervorrichtung, die aufweist:
ein erste und zweite gegenüberliegende Flächen aufwei­ sendes Halbleitersubstrat;
einen sich an der zweiten Fläche befindenden Drain/Pufferbereich (10) eines ersten Leitfähigkeitstyps in dem Halbleitersubstrat;
einen sich auf dem Drain/Pufferbereich (10) befindenden der zweiten Fläche gegenüberliegenden Driftbereich (20) des ersten Leitfähigkeitstyps, wobei der Driftbereich (20) mit dem Drain/Pufferbereich (10) einen nichtgleich­ richtenden Übergang ausbildet;
einen sich auf dem Driftbereich (20) befindenden und da­ mit einen nichtgleichrichtenden Übergang ausbildenden epitaktischen JFET-Bereich (30) des ersten Leitfähig­ keitstyps, wobei der epitaktische JFET-Bereich (30) darin eine höhere Nettodotierstoffkonzentration des er­ sten Leitfähigkeitstyps als der Drain/Pufferbereich (10) aufweist;
einen sich auf dem epitaktischen JFET-Bereich (30) be­ findenden und damit einen nichtgleichrichtenden Über­ gang ausbildenden epitaktischen Anreicherungsbereich (40) des ersten Leitfähigkeitstyps, wobei sich der epi­ taktische Anreicherungsbereich (40) zu der ersten Fläche ausdehnt und darin eine niedrigere Nettodotierstoffkon­ zentration des ersten Leitfähigkeitstyps als der epi­ taktische JFET-Bereich (30) aufweist;
einen sich in dem epitaktischen Anreicherungsbereich (40) befindenden und damit einen PN-Übergang ausbilden­ den flachen Basisbereich (50b), wobei sich der flache Basisbereich (50b) zu der ersten Fläche ausdehnt;
mindestens einen sich in dem flachen Basisbereich (50b) befindenden und damit einen PN-Übergang ausbildenden Sourcebereich (52) des ersten Leitfähigkeitstyps, wobei sich der Sourcebereich (52) zu der ersten Fläche aus­ dehnt;
eine sich auf der ersten Fläche befindende erste Elek­ trode, die elektrisch mit dem flachen Basisbereich (50b) und dem Sourcebereich (52) verbunden ist; und
eine sich auf der ersten Fläche befindende isolierte Gateelektrode (60,70,80), die den Source-, flachen Basis- und epitaktischen Anreicherungsbereichen (52, 50b, 40) ge­ genüberliegt.
2. Isolierschichthalbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß sie weiterhin einen sich in dem flachen Basisbereich (50b) und dem epitaktischen JFET-Bereich (30) befindenden und damit einen nicht­ gleichrichtenden bzw. gleichrichtenden Übergang ausbil­ denden tiefen Basisbereich (50a) des zweiten Leitfähig­ keitstyps aufweist.
3. Isolierschichthalbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß sie weiterhin einen sich in dem epitaktischen JFET-Bereich (30) befindenden und da­ mit einen gleichrichtenden Übergang ausbildenden tiefen Basisbereich (50a) des zweiten Leitfähigkeitstyps auf­ weist.
4. Isolierschichthalbleitervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß der tiefe Basisbereich (50a) des zweiten Leitfähigkeitstyps höher dotiert als der flache Basisbereich (50b) ist und mit dem Sourcebereich (52) einen gleichrichtenden Übergang ausbildet.
5. Isolierschichthalbleitervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß der tiefe Basisbereich (50a) mit dem Driftbereich (20) einen gleichrichtenden Über­ gang ausbildet.
6. Isolierschichthalbleitervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß sie weiterhin einen sich in dem Halbleitersubstrat befindenden und mit dem Drain/Pufferbereich (10) einen gleichrichtenden Übergang ausbildenden Emitterbereich (5) des zweiten Leitfähig­ keitstyps aufweist.
7. Isolierschichthalbleitervorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß sie weiterhin eine sich auf der zweiten Fläche befindende zweite Elektrode (74) auf­ weist, die sich mit dem Emitterbereich (5) in ohmschen Kontakt befindet.
8. Verfahren zur Herstellung einer Isolierschichthalblei­ tervorrichtung, das die folgenden Schritte aufweist:
epitaktisches Ausbilden eines JFET-Bereichs (30) eines ersten Leitfähigkeitstyps auf einem Driftbereich (20) des ersten Leitfähigkeitstyps, wobei der JFET-Bereich (30) darin eine höhere Nettodotierstoffkonzentration des ersten Leitfähigkeitstyps als der Driftbereich (20) auf­ weist;
epitaktisches Ausbilden eines Anreicherungsbereichs (40) des ersten Leitfähigkeitstyps auf dem epitaktischen JFET-Bereich (30), wobei der Anreicherungsbereich (40) darin eine niedrigere Nettodotierstoffkonzentration des ersten Leitfähigkeitstyps als der JFET-Bereich (30) auf­ weist;
Ausbilden eines Basisbereichs (50) eines zweiten Leitfä­ higkeitstyps und eines Sourcebereichs (52) des ersten Leitfähigkeitstyps in dem Anreicherungsbereich (40); und
Ausbilden einer isolierten Gateelektrode (60, 70, 80) auf dem Anreicherungsbereich (40).
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß der Schritt eines Ausbildens der Basis- und Sourcebe­ reiche (50, 52) die Schritte eines Ausbildens eines fla­ chen Basisbereichs (50b) des zweiten Leitfähigkeitstyps in dem Anreicherungsbereich (40) und eines Ausbildens eines Sourcebereichs (52) des ersten Leitfähigkeitstyps in dem flachen Basisbereich (50b) aufweist.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß der Schritt eines Ausbildens der isolierten Gateelek­ trode (60, 70, 80) ein Ausbilden einer isolierten Gateelek­ trode (60, 70, 80) auf den Source-, flachen Basis- und An­ reicherungsbereichen (52, 50b, 40) aufweist.
11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß es weiterhin den Schritt eines Ausbildens eines tiefen Basisbereichs (50a) des zweiten Leitfähigkeitstyps in dem epitaktischen JFET-Bereich (30) aufweist.
12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß dem Schritt eines Ausbildens des epitaktischen Anrei­ cherungsbereichs (40) der Schritt eines Ausbildens des tiefen Basisbereichs (50a) vorhergeht.
13. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß dem Schritt eines Ausbildens des flachen Basisbereichs (50b) der Schritt eines Ausbildens des tiefen Basisbe­ reichs (50a) vorhergeht.
14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß der Schritt eines Ausbildens des flachen Basisbereichs (50b) dem Schritt eines epitaktischen Ausbildens des An­ reicherungsbereichs (40) folgt.
15. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß der Schritt eines Ausbildens des tiefen Basisbereichs (50a) die Schritte eines Durchführens einer selektiven Implantation von Dotierstoffen des zweiten Leitfähig­ keitstyps in den Anreicherungsbereich (40) und dann ein Diffundieren der gleichen in den Anreicherungsbereich (40) vor dem Schritt eines Ausbildens des flachen Basis­ bereichs (50b) aufweist.
16. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß der Schritt eines Ausbildens des flachen Basisbereichs (50a) ein Durchführen einer selektiven Implantation von Dotierstoffen des zweiten Leitfähigkeitstyps in den An­ reicherungsbereich (40) und dann ein Diffundieren der gleichen in den Anreicherungsbereich (40) aufweist, um den gleichen mit dem tiefen Basisbereich (50a) zu mi­ schen.
17. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß der Schritt eines Ausbildens des flachen Basisbereichs (50b) derart durchgeführt wird, daß der flache Basisbe­ reich (50b) mit dem Anreicherungsbereich (40) aber nicht mit dem JFET-Bereich (30) einen PN-Übergang ausbildet, und der Schritt eines Ausbildens des tiefen Basisbe­ reichs (50a) derart durchgeführt wird, daß der tiefe Ba­ sisbereich (50a) mit dem JFET-Bereich (30) einen PN-Über­ gang ausbildet.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19904103A1 (de) * 1999-02-02 2000-08-10 Siemens Ag IGBT mit verbesserter Durchlaßspannung
EP1315212A1 (de) * 2000-11-21 2003-05-28 Matsushita Electric Industrial Co., Ltd. Halbleiterbauelement und verfahren zu seiner herstellung
DE112005000441B4 (de) * 2004-02-27 2020-03-26 Rohm Co. Ltd. Halbleiterbauteil und Verfahren zur Herstellung desselben
CN112310207A (zh) * 2019-08-01 2021-02-02 广东美的白色家电技术创新中心有限公司 绝缘栅双极型晶体管及其制作方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6025231A (en) * 1997-02-18 2000-02-15 Texas Instruments Incorporated Self aligned DMOS transistor and method of fabrication
JP3382172B2 (ja) * 1999-02-04 2003-03-04 株式会社日立製作所 横型絶縁ゲートバイポーラトランジスタ
JP4169879B2 (ja) * 1999-08-20 2008-10-22 新電元工業株式会社 高耐圧トランジスタ
JP2001210823A (ja) * 2000-01-21 2001-08-03 Denso Corp 半導体装置
US6781194B2 (en) * 2001-04-11 2004-08-24 Silicon Semiconductor Corporation Vertical power devices having retrograded-doped transition regions and insulated trench-based electrodes therein
JP4750933B2 (ja) * 2000-09-28 2011-08-17 株式会社東芝 薄型パンチスルー型パワーデバイス
EP1396030B1 (de) 2001-04-11 2011-06-29 Silicon Semiconductor Corporation Vertikale Leistungshalbleiteranordnung und Verfahren zu deren Herstellung
US6878989B2 (en) * 2001-05-25 2005-04-12 Kabushiki Kaisha Toshiba Power MOSFET semiconductor device and method of manufacturing the same
EP1267415A3 (de) * 2001-06-11 2009-04-15 Kabushiki Kaisha Toshiba Leistungshalbleiterbauelement mit RESURF-Schicht
US6897682B2 (en) * 2002-06-06 2005-05-24 International Rectifier Corporation MOSgate driver integrated circuit with adaptive dead time
US8952391B2 (en) * 2002-10-18 2015-02-10 National Institute Of Advanced Industrial Science And Technology Silicon carbide semiconductor device and its manufacturing method
US7442970B2 (en) * 2004-08-30 2008-10-28 Micron Technology, Inc. Active photosensitive structure with buried depletion layer
JP4857610B2 (ja) * 2005-06-01 2012-01-18 株式会社日立製作所 高圧アナログ・スイッチｉｃおよびそれを使った超音波診断装置
KR100763310B1 (ko) 2006-05-18 2007-10-04 주식회사 파워디바이스 전력 반도체 소자
KR100752591B1 (ko) * 2007-07-06 2007-08-29 (주)위즈덤 세미컨덕터 Ｓｍｐｓ 소자 및 그 제조방법
CN102034815B (zh) * 2009-09-29 2013-07-24 比亚迪股份有限公司 一种igbt及其制作方法
US8563986B2 (en) * 2009-11-03 2013-10-22 Cree, Inc. Power semiconductor devices having selectively doped JFET regions and related methods of forming such devices
CN101752422B (zh) * 2009-12-16 2012-07-04 泓广科技有限公司 功率电晶体结构

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5553462A (en) * 1978-10-13 1980-04-18 Int Rectifier Corp Mosfet element
US4680853A (en) * 1980-08-18 1987-07-21 International Rectifier Corporation Process for manufacture of high power MOSFET with laterally distributed high carrier density beneath the gate oxide
US4587713A (en) * 1984-02-22 1986-05-13 Rca Corporation Method for making vertical MOSFET with reduced bipolar effects
JP2771172B2 (ja) * 1988-04-01 1998-07-02 日本電気株式会社 縦型電界効果トランジスタ
US5233215A (en) * 1992-06-08 1993-08-03 North Carolina State University At Raleigh Silicon carbide power MOSFET with floating field ring and floating field plate

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19904103A1 (de) * 1999-02-02 2000-08-10 Siemens Ag IGBT mit verbesserter Durchlaßspannung
DE19904103B4 (de) * 1999-02-02 2005-04-14 Infineon Technologies Ag IGBT mit verbesserter Durchlaßspannung
EP1315212A1 (de) * 2000-11-21 2003-05-28 Matsushita Electric Industrial Co., Ltd. Halbleiterbauelement und verfahren zu seiner herstellung
EP1315212A4 (de) * 2000-11-21 2008-09-03 Matsushita Electric Ind Co Ltd Halbleiterbauelement und verfahren zu seiner herstellung
DE112005000441B4 (de) * 2004-02-27 2020-03-26 Rohm Co. Ltd. Halbleiterbauteil und Verfahren zur Herstellung desselben
CN112310207A (zh) * 2019-08-01 2021-02-02 广东美的白色家电技术创新中心有限公司 绝缘栅双极型晶体管及其制作方法
CN112310207B (zh) * 2019-08-01 2024-06-21 广东美的白色家电技术创新中心有限公司 绝缘栅双极型晶体管及其制作方法

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Publication number Publication date
JPH09116153A (ja) 1997-05-02
KR970024265A (ko) 1997-05-30
KR100194661B1 (ko) 1999-07-01
US5893736A (en) 1999-04-13

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