DE2045177A1

DE2045177A1 - Oberflächengesteuerte Halbleiteranordnung

Info

Publication number: DE2045177A1
Application number: DE19702045177
Authority: DE
Inventors: Walter Dipl.-Ing. 7032 Sindelfmgen; Remshardt Rolf Dr.-Ing. 7000 Stuttgart Scheerer
Original assignee: IBM Deutschland GmbH
Current assignee: IBM Deutschland GmbH
Priority date: 1970-09-12
Filing date: 1970-09-12
Publication date: 1972-03-16
Also published as: GB1332255A; IT998037B; JPS5144868B1

Description

IBM Deutschland Internationale Büro-Masthinen Geseihthaft mbH

Böblingen, 28. August 1970 mÖ/du

Amtliches Aktenzeichen:

Neuanmeldung

Aktenzeichen der Anmelderin

Docket GE 970 024; 869 154

Oberflächengesteuerte Halbleiteranordnung

Die Erfindung betrifft eine oberflächengesteuerte Halbleiteranordnung, bei der in ein Gebiet erster Leitfähigkeit zwei Gebiete mit dazu entgegengesetzter Leitfähigkeit als Source- und Drain-Gebiete in einem die Länge der Kanalzone bestimmenden Abstand eingebracht sind, das dazwischenliegende Gebiet mit einer dünnen Isolierschicht und einer diese belegenden Metallisierung bedeckt ist, sowie mit mindestens einer elektrischen Verbindung zwischen der Gate-Elektrode und der Kanalzone nach Patent ... (Patentanmeldung P 20 01 184.1).

Durch eine solche, bis auf die Gate-Kanalverbindung mit einer üblichen Feldeffekttransistorstruktur vergleichbaren Halbleiteranordnung wird ein Bauelement erhalten, das mit einem Flächenaufwand in der Größenordnung eines einzigen Feldeffekttransistors bereits ein bistabiles Verhalten aufweist und sich somit vorzüglich als monolithische Speicherzelle eignet.

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Wird bsi ©iasit derartiges Halbleiterelement an di© Gate-Elektrode ©in so lioh©s Potential angelegt„ äaß ein Kanal zwischen dem Drain- und So«re@g©bi@t entsteht j, kann das Kanalpotential über di© genannt© GateHsCanalwarbindung zur Äufrechtarhaltung des Gate-Potentials verwendet werden» Damit hält sich das Gate-Potential aiiela naeh Abgehalten dos einleitenden Spaasungsimpalses aa d©r Gate=-Sl@ktrod@ aufrecht= Ohne dies© Gate-Kanalverbindung xtftird© das Gat@~Pot@ati<a.I iafolga uav@rHisidlich@r Leckströme slosialsua und ä®n Feldeffekttransistor nach einer geifissera Zeit im das Sp@rrsi2Staad sehalten=

Um <ain@ möglichst höh© Gat©-SpanniÄig aus dar Kanalsoa@ abzia= l@it@si ist gemäß der Hauptamnsldung ferner vorgesehen, daß die Gat©=-Kanal^©rbiBdung am drainseitigen Kaaalende angeordnet ist und sich im Bereich dar Äbsehnür (Pinch-off}-%one befindet. An-Lag© und eventueller Widerstandswert dieser Gate-Kanalver-

n) können dabei je nach den speziellen Schaltungserford@raiss@a gewählt werden.

Schließlich kann nach einem weiteren Vorschlag der Hauptanmeldung die Gate-Kanalverbindung aus einer gleichzeitig mit der Gate- ■ Metallisierung hergestellten Metallverbindung bestehen. Insbesondere in dem letzteren Fall, aber auch wenn die Gate-Elektrode über einen Widerstandspfad mit der Kanalzone verbunden ist, muß beim Betrieb der Anordnung die Einschränkung in Kauf genommen werden, daß das Gate-Potential einen bestimmten Spannungsbereich nicht überschreitet. Bei Verwendung eines P-dotierten Halbleitersubstrats, in das ein N+-dotiertes Drain-Gebiet eingebaut ist, wird für den.Fall einer gegenüber der Drain-Spannung positiveren Gate-Spannung die durch das P-Substrat/N+-Drain-Gebiet dargestellte Diodenstrecke leitend. Es ergibt sich damit eine unerwünschte Strombelastung im Ansteuerkreis einer derartigen Halbleiteranordnung. Entsprechendes gilt für die Substrat/Source-Diodenstrecke und mit veränderten Spannungsvorzeichen auch für den Fall, daß der Leitfähigkeitstyp des Halbleitermateriäls ver-

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Docket GE 970 024; 869 154

- - - " _mm "j _mm .

tauscht wird, z.B. ein N-Substrat mit darin eingebrachten P+- Source- und Drain-Gebieten genommen wird.

Beim Einsatz der genannten Halbleiteranordnung als Speicherzelle muß weiterhin darauf geachtet werden, daß an der Gate-Elektrode die den beiden Speicherzuständen entsprechenden Potentiale stabil aufrechterhalten bleiben. Beispielsweise soll für den Fall einer Gate-Spannung von ungefähr O Volt, entsprechend dem Speicherzustand "O", gewährleistet sein, daß nicht das sich aus der Potentialverteilung und das z.B. an +6 Volt liegende Drain-Gebiet sowie aus der Substratvorspannung von z.B. —3 Volt ohne Vorliegen eines leitenden Kanals resultierende Potential an der Kontaktstelle der Gate-Kanalverbindung, von z.B. +3 Volt, direkt auf die Gate-Elektrode gekoppelt wird. Wäre dies der Fall, müßten an den das Gate-Potential stabilisierenden Leckstrom, bzw. den Ableitungsr strom über eine zweite Gate-Kanalverbindung besondere Anforderungen gestellt werden. Eine solche Betriebsweise ist zwar möglich, bedingt jedoch offensichtliche Nachteile wie z.B. eine erforderliche genaue Berücksichtigung der Leckströme, deren Größe, die daraus resultierende Verlustleistung usw.

Die Aufgabe der vorliegenden Erfindung besteht deshalb darin, eine bezüglich der oben genannten Nachteile verbesserte derartige Halbleiteranordnung mit mindestens einer Gate-Kanalverbindung anzugeben. Die Verbesserung soll dabei ohne zusätzlichen Halblei terflächenaufwand und möglichst unter Verwendung bekannter und gut beherrschter Prozeßschritte erzielt werden.

Ausgehend von einer oberflächengesteuerten Halbleiteranordnung, bei der in ein Gebiet erster Leitfähigkeit zwei Gebiete mit dazu entgegengesetzter Leitfähigkeit als Source- und Drain-Gebiete in einem die Länge der Kanalzone bestimmenden Abstands eingebracht sind, das dazwischenliegende Gebiet mit einer dünnen Isolierschicht und einer diese belegenden Metallisierung bedeckt ist, sowie mit mindestens einer elektrischen Verbindung zwischen

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der Gate-Elektrode und der Kanalzone nach Patent ... (Patentanmeldung "P 20 01 ο 184,1K besteht die Erfindung darin? daß die Geite-Kaaalvgrbiadiaag als Diodenstrecke ausgebildet ist. Vorzugsweise ist die Diodenstrecke in der Gate-Kanalverbindung entgegengesetzt ia Reihe mit der von dem Substrat und dem Drain-Gebiet gebildeten Diodenstrecke geschaltet. Auf diese Weise liegen ■ si^isekea der Gate- und Draia-Elektrode zwei entgegengesetzt gepolte Diodenstreeken, so daß bezüglich der Wahl des Gate= Spannungsbereichs im Vergleich zur Drain-Spannung keine Einschränkungen mehr bestehen.

Gemäß ©inem vorteilhaften Ausführungsbeispiel der Erfindung ist die Diodenstrecke in der Gate-Kanalverbindung als Metall/Halbleiterkontakt (Schottky-Sperrschicht) ausgebildet. Eine solche Schottky-Sperrschicht kann in vorteilhafter Weise durch einen . Gate-Metall/Halbleitersubstrat-Kontakt in Kanalbereich dargestellt und gleichzeitig mit der Gate-Metallisierung hergestellt werden.

Nach einem weiteren Ausführungsbeispiel der Erfindung ist in dem Halbleitersubstrat unter der Kontaktstelle für die Gate-Kanalverbindung ein gegenüber dem Halbleitersubstrat entgegengesetzt leitfähiger Bereich angeordnet. Dadurch kann einmal die erfindungsgemäße Diodenstrecke gebildet werden? andererseits kann durch ein solches Dotierungsgebiet eine entgegengesetzt gepolte Schottky-Sperrschicht realisiert werden. Zur Erzielung einer funktionierenden Schottky-Sperrschicht, d.h. eines Metall/Halbleiterkontaktes, müssen sowohl das Halbleitermaterial, insbesondere sein Dotierungsgrad, als auch das Metall sorgfältig ausgewählt werden. Solche Schottky-Sperrschichten sind jedoch bereits seit langer Zeit intensiv untersucht «ad in den verschiedensten Kombinationen auch praktisch mit Erfolg aufgebaut worden. Schließlich besteht zu diesem Gebiet eine sehr umfangreiche Literatur, so daß der Fachmann für jeden einzelnen Fall ohne weiteres die entsprechend geeignetste Kombination zusammenstellen kann. Bei-

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spielsweise sollen aus der Literatur die beiden folgenden Artikel genannt -werden, die sich mit Schottky-Sperrschichten in Zusammenhang mit Transistoren und insbesondere Feldeffekttransistoren befassen: "Solid-State Electronics", 1969, Vol. 12, Seiten 111-117, und "Electronics", 21. Juli 1969, Seiten 74-80.

Ferner ist die Erfindung nicht auf das Vorhandensein nur eine Gate-Kanalverbindung mit einer zugehörigen Diodenstrecke beschränkt, sondern kann entsprechend der Hauptanmeldung in allen dort beschriebenen Ausführungsbeispielen, insbesondere den Speicherzellen mit zwei Gate-Kanalverbindungen, von denen eine am drainseitigen und die andere z.B. am sourceseitigen Ende der Kanalzone angeordnet ist, Verwendung finden.

Schließlich ist ein besonders vorteilhaftes Ausführüngsbeispiel der Erfindung dadurch gekennzeichnet, daß im Bereich der Sperrschicht um das Draingebiet zwei Gate-Kanalverbindungen so angeordnet sind, daß die eine Gate-Kanalverbindung das Substrat an einer Stelle niedrigeren Potentials berührt, daß die zweite Gate-Kanalverbindung näher zum Draingebiet angeordnet ist und an einer Stelle höheren Potentials ein gegenüber dem Substrat entgegengesetzt dotiertes Halbleitergebiet berührt, und daß an den Kontaktstellen der Gate-Kanalverbindungen mit dem Halbleiterkörper jeweils Diodenstrecken in Form von Metall/Halbleiterkontakten bestehen. Mit dieser Anordnung ist eine Speicherzelle geschaffen, die sowohl bezüglich des zulässigen Gate-Spannungsbereichs keine Einschränkungen erfordert als auch eine vorzügliche Stabilität der Gate-Potentiale für die beiden Speicherzustände aufweist.

Für die Realisierung der Diodenstrecken im Zuge der Gate-Kanalverbindungen ergeben sich erfindungsgemäß unter anderem folgende Möglichkeiten: Schottky-Diode an der Kontaktstelle zwischen dem Gate-Elektrodenmetall und dem Halbleitersubstrat; entgegengesetzt gepolte Schottky-Diode durch entgegengesetzte Substratdotierung

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an der Kontaktsteile? einfaches gegenüber dem Substrat entgegengesetzt dotiertes G@bi<st as d@r Kontaktstelle der Gat@~Kanal^er=· biaäuag mit οά®Σ ©ha© susätslicher Schottky-Diode? selektives entgegengesetzt sraa Substrat dotiertes Epitaxiegebiet zwischen Substratob©rfläch® uad der davon durch eine dünne Isolierschicht getrennten Gate=Elektrodeο

Da es SoEto im Deutsche aöch keine endgültig genormten Bezeichnungen für die Anschluss© voa Feldeffekttransistoren gibt, werden im folgeadfsa = wie bereits oben geschehen - die auch in der deutschsprachigen ,Literatur überwiegend benutzten englischsprachigen Bezeichnungen Gate_? Source und Drain benutzt,

Die Erfindung wird im folgenden anhand von Ausführungsbeispielen unter Zuhilfenahme der Zeichnungen näher erläutert»

Es zeigent

eine schematische Querschnittsdarstellung der erfindungsgemäßen Halbleiteranordnung?

Fig. 2 eine noch weiter schematisierte Querschnittsdarstellung entsprechend Fig. 1 mit dem darin berücksichtigten elektrischen Ersatzschaltbild der interessierenden Diodenstrecken;

Fig. 3 ein weiteres Ausführungsbeispiel der Erfindung; Fig. 4 eine Darstellung des Ausführungsbeispiels nach

Fig. 3 mit Berücksichtigung des elektrischen Ersatzschaltbildes ;

Fig. 5 eine schematische Darstellung einer Speicherzelle

unter Verwendung einer erfindungsgemäßen Halbleiteranordnung mit zwei Gate-Kanalverbindungen;

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■- ■■■■':- ⁷ - '■■■'■

Fig. 6 ein weiteres Ausführungsbeispiel der Erfindung, und

Fig. 7 Darstellungen des Ausführungsbeispiels nach Fig. 6, in denen die jeweiligen elektrischen Ersatzschalt-' bilder für die beiden Speicherzustände "O" (Fig.

7a) und "1" (Fig. 7b) berücksichtigt sind.

Die in Fig. 1 im Querschnitt dargestellte Halbleiteranordnung besteht aus einem P-dotierten Halbleitersubstrat 1 in das mittels bekannter Diffusions- oder Implantationsprozesse zwei N+-dotierte Gebiete 2 und 3 als Source- und Drain-Gebiete eingebracht sind. Der gegenseitige Abstand der N+-Gebiete 2 und 3 bestimmt die Länge der Kanalzone. Bedeckt wird diese Anordnung von einer dünnen Oxidschicht 4. Im Bereich der Kanalzone ist das Oxid mit einer Metallisierung zur Herstellung der Gate-Elektrode 5 versehen; die Kontaktstellen für das Source-Gebiet 2 und das Drain-Gebiet 3 sind schematisch durch die Metallisierungen 6 und 7 dargestellt. Insoweit handelt es sich um eine übliche Feldeffekttransistorstruktur, die von außen her elektrisch über die Anschlüsse Source S, Gate G und Drain D zugänglich ist.

Im Gegensatz zu der bekannten Feldeffekttransistorstruktur ist bei der in Fig. 1 dargestellten Halbleiteranordnung jedoch eine Verbindung 8 zwischen der Gate-Elektrode 5 und der Kanalzone zwischen dem Source-Gebiet 2 und dem Drain-Gebiet 3 vorgesehen. Diese Verbindung 8 ist in Fig. 1 als Kontaktstelle des Gate-Metalls mit dem Halbleitersubstrat 1 ausgebildet. Bis zu diesem Punkt ist die Darstellung nach Fig. 1 mit der Halbleiteranordnung gemäß der Hauptanmeldung identisch. Wird an die Gate-Elektrode G kurzzeitig ein positiver Impuls angelegt, bildet sich zwischen dem Source-Gebiet 2 und dem Drain-Gebiet 3 infolge Influenz eine Elektronenansammlung, so daß ein N-leitender Kanal entsteht. Die sich entlang der Kanalzone einstellende Potentialverteilung wird über die Gate-Kanalverbindung 8 angezapft und auf die Gate-Elek-

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trode 5 übertragen. Dadurch hält sich der Kanal auch nach dem Abschalten des einleitenden Gate-Impulses aufrecht«,

Zum Betrieb der -in Fig. 1 dargestellten Anordnung werden die auch sum Betrieb eines normalen Feldeffekttransistors üblichen Spannungen angelegt, d_oh_o s.B₀ an S Massepotentiai und an D eine ■positive Spannung. Um ein möglichst hohes Potential aus der Kanalzone auf die Gate-Elektrode zu koppeln, muß die Gate-Kanalverbindung möglichst im Gebiet der Sperrschicht liegen, die sich durch den Spannungsunterschied zwischen Drain und Substrat aufbaut, d„h. möglichst in der Nähe des Drain-Gebietes 3. Damit sich eine weite Sperrschichtausdehnung ins Substrat hinein ergibt, muß die Substratdotierung entsprechend niedrig gewählt werden. Es ist

14 -3 zweckmäßig, eine Substratdotierung von etwa 10 cm und eine

17-3 Dotierung des Drain-Gebietes von etwa 10 cm vorzusehen. In diesem Fall ergibt sich eine ungefähre Breite der Verarmungszone von etwa 10 u, wobei für die Drain-Spannung +6V und für die Substratspannung -3V angenommen sind.

Es soll nun der Fall betrachtet werden, daß an der Berührungsstelle 9 der Gate-Elektrode 5 mit dem Halbleitersubstrat 1 ein nichtsperrender Kontakt besteht. Wird in diesem Fall die Gate-Spamrang größer als die Drain-Spannung, ist die durch den Übergang P-Substrat/N+-Gebiet 3 gebildete und in der Zeichnung in unterbrochenen Linien berücksichtigte Diodenstrecke 10 in Durchlaßrichtung vorgespannt. Es ergibt sich damit eine unerwünschte Strombelastung im Ansteuerkreis. Erfindungsgemäß ist nun vorgeschlagen, daß die Kontaktstelle 9 der Gate-Metallisierung mit dem Halbleitersubstrat 1 als Diodenstrecke ausgebildet ist.

In Fig. 2 sind die sich in diesem Fall ergebenden Verhältnisse ia eiaem sehr stark schematisierten Ersatzschaltbild dargestellt. Soweit diese Darstellung mit der Darstellung nach Fig. 1 identisch istο wurden die gleichen Bezeichnungen gewählt. Die erfindungsgemäß vorgesehene zusätzliche Diodenstrecke zwischen der Gate- und

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der Drain-Elektrode G und D ist als Schottky-Sperrschicht 11 eingezeichnet. Diese zusätzliche Diodenstrecke in Form der Schottky-Sperrschicht 11 ist gegenüber der durch den übergang P-Substrat/ N+-Gebiet 3 gebildeten Diode 10 entgegengesetzt gepolt. Für die Wahl des Gate-Spannungsbereichs bestehen nunmehr keine Beschränkungen, da auch bei einer Gate-Spannung größer als die Drain-Spannung die Diode Ii stets gesperrt ist.

Wird als Substratmaterial P-leitendes Silizium verwendet, läßt sich eine Schottky-Sperrschicht erzielen, wenn man als (Gate-) Metall Platin oder Gold verwendet. An der Kontaktstelle bildet sich im ersteren Fall Platinsilizid PtSi. Für die Herstellung eines zuverlässigen Schottky-Kontaktes müssen die beiden Komponenten, d.h. Metall und Halbleitermaterial, sorgfältig ausgewählt werden. Eine genaue Zusammenstellung der verschiedenen möglichen Kombinationen soll hier jedoch nicht gegeben werden, da dies nicirt Gegenstand der Erfindung ist; es wird dazu vielmehr auf die einschlägige Literatur verwiesen.

Im übrigen bedeutet die Ausbildung der Gate-Kanalverbindung als Diodenstrecke in Form eines Metall/Halbleiterkontaktes keinen Mehraufwand an Halbleiterfläche und kann daher bei allen Anwendungsmöglichkeiten, die in der zugehörigen Hauptanmeldung aufgezählt sind, eingesetzt werden.

In Fig. 3 ist ein weiteres Ausführungsbeispiel der Erfindung dargestellt, bei dem im Unterschied zur Halbleiteranordnung nach Fig. 1 unter der Kontaktstelle 9 der Gate-Kanalverbindung 8 ein zusätzliches gegenüber dem Halbleitersubstrat 1 entgegengesetzt dotiertes N+-Gebiet 12. angeordnet ist. Dieses N+-Gebiet 12 kann gleichzeitig mit den beiden N+-Gebieten 2 und 3 hergestellt werden, so daß auch dadurch kein besonderer Prozeßschritt erforder-

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lieh wird. In den Fällen, in den/die Gate-Kanalverbindung 8 und das zugehörige N+-Gebiet 12 nicht unmittelbar am drainseitigen Ende der Kanalzone innerhalb der Drain-Sperrschicht angeordnet

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sind j, uird dm:eh das zusätzliche KM—Gebiet 12 bereits eine Diodeastreek© dargestellt„ xfobei außerdem die Kontaktstelle 9 der Gate-Elektrode 5 als Schottky-Sperrschicht ausgebildet sein kana» Für des im Zusammenhang mit der neuartiges Halbleiteranordnung jedoch hauptsächlich interessierenden FaIl₄, daß die Gate-IC analverbindung in unmittelbarer Mähe des Drain-Gebietes 3 angeordnet ist„ musses folgsade Gesichtpunkte zusätzlich berücksichtigt werdest ₀

Da der Spannungsabfall im Kaaai_p sofern sich ein© Abschnür (Pinch-= o££)~Zqs© bildetf su eimern großes Teil auf diese Zone entfällt, wird die Spannung an der drainseitigea Grenze des N-S--Gebietes 12 umso höher seia_? je geringer der zur Raumladung im Kanalgebiet beitragende Strom ist. Damit steigt das Potential des N+- Gebietes 12 gegenüber der Gate-Elektrode mit abnehmendem Strom an_? so daß sich auf diese Weise das Gate-Potential stabilisiert. Das hochdotierte M+-Gebi@t 12 gibt das Potential an seiner drainseitigea (rechten) Grenze infolge seiner hohen Dotierung fast ohne Verlust an seine linke Grenze weiter. Da das N+-Gebiet bei Stromlosigkeit voraussetzungsgemäß ein positives Potential übernimmt, tritt an der rechten Grenze des N+-Gebietes 12 keine Sperrschichtbildung auf. Demnach ist im Falle eines Kanalstroms das Kanalgebiet für das N+-Gebiet 12 nahezu voll durchlässig. Elektronen, welche sich im Feld einer Sperrschicht befinden, werden infolge der vorhandenen Feldstärke in Richtung zum positiven Potential gezogen. In dem geschilderten Fall werden Elektronen aus der Gate-Elektrode in Richtung des Potentialanstiegs zum positiven Drain-Gebiet'3 befördert, wenn nicht gegenüber der Gate-Elektrode eine zusätzliche Sperrschicht gebildet würde. Aus diesem Grund ist zwischen der Gate-Elektrode 5 und dem N+-dotierten Gebiet 3 ein Metall/Halbleiterkontakt vorgesehen, welcher gesperrt ist, solange das Potential des N+-Gebietes höher ist, als das Gate-Potential. Solange das Gate auf Null-Potential liegt, ist diese Bedingung erfüllt. Wird jedoch auf das Gate ein positiver Impuls gegeben, ist der Metall/Halbleiterkontakt solange in Durchlaß-

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richtung gepolt, wie das Gate-Potential höher ist als das Potential des N+-Gebietes 12. Dabei ist jedoch zu beachten, daß. in diesem Fall eine Sperrung an der (rechten) Grenzfläche des N+- Gebietes 12 entsteht. In dem einen stabilen Zustand (Kanalstromfluß) wird demnach das Gate-Potential stets etwas unter dem Potential des N+-Gebietes 12 liegen, und zwar bedingt durch den auszugleichenden geringen Ladungsverlust am Gate.

Fig. 4 zeigt das schematisierte elektrische Ersatzschaltbild zur Halbleiteranordnung nach Fig. 3, aus dem hervorgeht, daß infolge des zusätzlichen N+-Gebietes 12 die Schottky-Diode II¹ gegenüber dem in Fig. 2 dargestellten Fall entgegengesetzt gepolt ist.

In Fig. 5 ist ein weiteres Ausführungsbeispiel der Erfindung dargestellt, bei dem eine erfindungsgemäße Halbleiteranordnung als Speicherzelle Verwendung findet. Gegenüber den Darstellungen in den Fign. 1 bis 4 sind in diesem Fall zwei Gate-Kanalverbindungen 8 und 13 am drainsei ti gen bzw., am sour cesei ti gen Ende der Kanalzone vorgesehen. Im Unterschied zu dieser bereits in der Hauptänmeldung beschriebenen Anordnung ist die Kontaktstelle 9 als Diodenstrecke ausgebildet. Die Gate-Kanalverbindung 8 mit ihrer Schottky-Sperrschicht 9 dient wiederum dazu, das Kanalpotential am drainseitigen Ende zur Erzielung eines Selbsthalteeffektes auf die Gate-Elektrode zu übertragen, ohne daß ein unerwünschter Stromfluß von der Gate-Elektrode ins Drain-Gebiet 3 stattfinden kann. Die zweite Gate-Kanalverbindung 13 am sourceseitigen Ende der Kanalzone dient dazu, eine Aufladung der Gate-Elektrode im zweiten stabilen Speicherzustand (kein Kanalstrom) zu vermeiden. Wenn bei dieser Anordnung aus Stabilitätsgründen (zur relativ einfachen Vermeidung einer positiven Gate.Aufladung) für den zweiten stabilen Speicherzustand (kein Kanalstrom) an der Stelle der Gate-Kanalverbindung 8 eine entgegengesetzt gepolte Diodenstrecke vorgesehen werden soll, kann zusätzlich unter der Kontaktstelle 9 (Schottky-Kontakt) ein N+-Gebiet, entsprechend dem N+-

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Gebiet 12 in Fig. 3 ausgebildet werden. Lediglich schematisch ist in Fig. 5 die Ansteuerung einer derartigen Speicherzelle dargestellt. Dazu ist an die Gate-Elektrode G ein Ansteuertransistor in Form des Feldeffekttransistors 15 angeschlossen, über den die eigentliche Speicherzelle mit der Wortleitung WL und der Bitleitung BL verbunden ist.

in Fig. 6 ist ähnlich zur Halbleiteranordnung in Fig. 5 eine Anordnung mit zwei Gate-Kanalverbindungen 8 und 13' dargestellt. Der Gate-Kanalverbindung 8 ist ein zusätzliches N+-Gebiet 12 zugeordnet. Die Kontaktstelle 9 sowie die Kon talc t stelle 16 sind als Schottky-Dioden ausgebildet. Die zugehörigen elektrischen Ersatzschaltbilder zu der Halbleiteranordnung nach Fig. 6 sind für die beiden Speicherzustände "O" und "1" in den Fign. 7a und 7b gezeigt. Während die Diode 11' in Fig. 7a bzw. 7b ebenso wie in Fig. 4 stets in Sperrichtung gepolt ist, ist die Diode 17 im Speicherzustand "0" (Fig. 7a) in Durchlaßrichtung gepolt und im Speicherzustand "1" (Fig. 7b) in Sperrichtung.

Das N+-Gebiet 12 und die Kontaktstelle 16 befinden sich beide im Potentialfeld (Sperrschicht) hervorgerufen durch die Drain-Spannung in unmittelbarer Nähe der Drain-Zone 3. Dabei liegt das N+- Gebiet 12 auf höherem Potential als die Kontaktstelle 16. Die Kontaktstelle 16 befindet sich im Potentialfeld der Drain-Zone 3 etwa auf dem Null-Potential. Durch die unterschiedliche Polung der an der Kontaktstelle 16 gebildeten Diode 17 soll deutlich gemacht werden, daß diese Diode 17 je nachdem gerade vorliegenden Speicherzustand einmal in Durchlaß- bzw. in Sperrichtung vorgespannt wird. Im Speicherzustand "0" befindet sich die Gate-Elektrode 5 auf Null-Potential. Damit ist die Diode 17 für die Drain-Spannung, d.h. für das von der Drain-Spannung an der Kontaktstelle 16 verursachte Potential in Durchlaßrichtung vorgespannt, so daß auf diese Weise das Gate-Potential auf Null-Potential gehalten wird. Die Zeitkonstante für das Aufladen der Gate-Elektrode über die in Sperrichtung arbeitende Diode II¹ ist um mehrere Größenordnungen

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größer als die Zeitkonstante für den Ausgleich über die in Durchlaßrichtung gepolte Diode 17.

Wird jedoch auf die Gate-Elektrode 5 ein Ladeimpuls zur Speicherung des "1"-Zustandes gegeben, lädt sich das Gate momentan auf ein relativ positives Potential auf. Die Diode 17 ist nunmehr in Sperrichtung vorgespannt, was durch die entgegengesetzte Polung in Fig. 7b gezeigt ist. Die Ladung der Gate-Elektrode 5 kann jetzt nicht mehr über die Diode 17 abfließen. Der Speicherzustand "1" bleibt aufrechterhalten.

Die vorgeschlagene erfindungsgemäße Verbesserung kann allgemein im Zusammenhang mit jeder derartigen oberflächengesteuerten Halbleiteranordnung mit mindestens einer Gate-Kanalverbindung Anwendung finden. Sie ist nicht beschränkt auf die in den Ausführungsbeispielen gewählten Leitfähigkeitstypen und Materialien der jeweiligen Halbleitergebiete. Die besonderen Vorteile der Erfindung seien schließlich wie folgt zusammengefaßt: Kein nennenswerter Mehraufwand an Halbleiteroberfläche, Realisierungsmöglichkeit mittels bekannter und beherrschter Prozeßschritte, weitere Verringerung der für einen hohen Integrationsgrad unerwünschten Verlustleistung.

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Claims

- 14 PATENTANSPRÜCHE

Oberflächengesteuerte Halbleiteranordnung, bei der in ein Gebiet erster Leitfähigkeit zwei Gebiete mit entgegengesetzter Leitfähigkeit als Source- und Drain-Gebiete in einem die Länge der Kanalzone bestimmenden Abstand eingebracht sind, das dazwischenliegende Gebiet mit einer dünnen Isolierschicht und einer diese belegenden Metallisierung bedeckt ist, sowie mit mindestens einer elektrischen Verbindung zwischen der Gate-Elektrode und der Kanalzone nach Patent ... (Patentanmeldung P 20 01.184.1), dadurch gekennzeichnet, daß die Gate-Kanalverbindung als Diodenstrecke (9) ausgebildet ist.

Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Diodenstrecke (11 in Fig. 2) in der Gate-Kanalverbindung entgegengesetzt in Reihe mit der von dem Substrat und dem Drain-Gebiet gebildeten Diodenstrecke (10) geschaltet ist.

Halbleiteranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Diodenstrecke (9) in der Gate-Kanalverbindung als Metall/Halbleiterkontakt ausgebildet ist.

Halbleiteranordnung nach Anspruch 3, dadurch gekennzeichnet, daß der Metall/Halbleiterkontakt durch einen Gate-Metall/Halbleitersubstratkontakt im Kanalbereich dargestellt ist.

Halbleiteranordnung nach mindestens einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß das Halbleitersubstrat (1) unter der Kontaktstelle für die Gate-Kanal- verbindung einen gegenüber dem Halbleitersubstrat (1)

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- 15 entgegengesetzt leitfähigen Bereich (12) aufweist.

6. Halbleiteranordnung nach Anspruch 5, dadurch gekennzeichnet, daß der gegenüber dem Halbleitersubstrat (1) entgegengesetzt leitfähige Bereich (12) unter 'der Kon-

■ taktstelle für die Gate-Kanalverbindung (8) denselben Dotierungsgrad sowie Leitfähigkeitstyp wie das Source- und Drain-Gebiet (2, 3) aufweist.

7. Halbleiteranordnung nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß der Dotierungsgrad des gegenüber dem Halbleitersubstrat (1) entgegengesetzt leitfähigen Bereichs (12) unter der Kontaktstelle (9) für die Gate-Kanal verbindung (8) etwa 10 cm" beträgt.

8. Halbleiteranordnung nach den Ansprüchen 3 bis 7, dadurch gekennzeichnet, daß zur Bildung eines Metall/Halbleiterkontaktes im Zuge der Gate-Kanalverbindung als Gate-Metall vorzugsweise Platin oder Gold verwendet werden.

9. Halbleiteranordnung nach mindestens einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß mehrere Gate-Kanal verbindungen (8, 13 in Fig. 5) vorgesehen sind, von denen zumindest eine gleichzeitig eine Diodenstrecke enthält.

10. Halbleiteranordnung nach Anspruch 9, dadurch gekennzeichnet, daß im Bereich der Sperrschicht um das Drain-Gebiet (3 in Fign. 6 und 7) zwei Gate-Kanalverbindungen (8, 13") so angeordnet sind, daß die eine Gate-Kanalverbindung (13¹) das Substrat (1) an einer Stelle (16) niedrigeren Potentials berührt, daß die zweite Gate-Kanal verbindung (8) näher zum Draingebiet (3) angeordnet istj. und an einer Stelle (9) höheren Potentials ein gegenüber dem Substrat (1) entgegengesetzt dotiertes

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Halbleitergebiet (12) berührt, und daß an den Kontaktstellen (16, 9) der Gate-Kanalverbindungen (13', 8) mit dem Halbleiterkörper jeweils Diodenstrecken (17, II¹) in Form von Metall/Halbleiterkontakten bestehen.

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