KR20000027006A - 디모스(dmos) 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
높은 신뢰성을 갖는 디모스(DMOS) 트랜지스터 및 그 제조방법에 대해 개시되어 있다. 이 디모스(DMOS) 트랜지스터의 제조방법은, 제1 도전형의 반도체기판의 상측에 제2 도전형의 에피택셜층을 형성하는 단계와, 에피택셜층 상에 도전막을 증착한 후 패터닝하여 게이트전극 및 마스크용 패턴을 형성하는 단계와, 마스크용 패턴을 이용하여 에피택셜층의 소정 영역에 제1 도전형의 바디영역(body region)을 형성하는 단계와, 마스크용 패턴을 이용하여 에피택셜층내에 제2 도전형의 드레인을 형성함과 동시에, 바디영역 내에 제2 도전형의 소오스를 형성하는 단계와, 마스크용 패턴을 이용하여 바디영역 내에, 바이어스용 고농도 불순물영역을 형성하는 단계와, 결과물을 덮는 층간절연막을 형성하는 단계, 및 층간절연막에 형성된 콘택홀을 통해 드레인 및 소오스와 각각 접속하는 드레인전극 및 소오스전극을 형성하는 단계로 이루어진다.
Description
본 발명은 전력 반도체장치 및 그 제조방법에 관한 것으로, 특히 높은 신뢰도의 디모스(DMOS) 트랜지스터 및 그 제조방법에 관한 것이다.
일반적으로 사용되는 전력용 모스 전계효과 트랜지스터(MOS Field Effect Transistor; 이하 "MOSFET"이라 칭함)는 바이폴라(bipolar) 트랜지스터에 비해 첫째, 높은 입력 임피던스(impedance)를 가지기 때문에 전력이득이 크고 게이트 구동 회로가 매우 간단하며, 둘째, 유니폴라(unipolar) 소자이기 때문에 소자가 턴-오프 (turn-off)되는 동안 소수 캐리어(carrier)에 의한 축적 또는 재결합에 의해 발생되는 시간지연이 없는 등의 장점을 가지고 있다. 따라서, 스위칭 모드 전력 공급장치(switching mode power supply), 램프 안정화(lamp ballast) 및 모터 구동회로에의 응용이 점차 확산되고 있는 추세에 있다. 이와 같은 전력용 MOSFET으로는 통상, 플래너 확산(planar diffusion) 기술을 이용한 디모스(DMOS; Double diffused MOSFET) 구조가 널리 사용되고 있다.
도 1은 종래의 일반적인 DMOS 구조를 나타내는 단면도이다.
도 1을 참조하면, P형 반도체기판(2)에 단일 농도인 N웰(4)이 형성되어 있고, 이 N웰 내에는 N형의 불순물이 고농도로 도우프된 드레인(12)이 형성되어 있다. 그리고, 상기 N웰과 소정 거리 이격된 반도체기판에는 P형의 바디(body) 영역(6)이 형성되어 있고, 이 P형의 바디영역(6) 내에는 상기 바디영역의 바이어스를 조절하기 위한 P+불순물영역(8)과 N형의 불순물이 고농도로 도우프된 소오스(10)가 인접하여 형성되어 있다.
그리고, 상기 반도체기판 상에는 게이트절연막(14)을 개재하여 게이트전극(16)이 형성되어 있다. 그 결과물 상에는 트랜지스터를 다른 도전층과 절연시키기 위한 층간절연막(18)이 형성되어 있고, 상기 층간절연막에 형성된 콘택홀을 통해 상기 드레인(12)과 접속된 드레인전극(22) 및 소오스(10)와 바이어스용 P+불순물영역(8)과 접속된 소오스전극(20)이 형성되어 있다.
상기한 일반적인 DMOS의 스위칭 동작에 있어서, 소자가 턴-오프(turn-off)되었을 때 코일의 기전력에 의한 전류와 드레인-바디영역 사이의 변위전류(displacement current)가 바디영역을 통해 빠져 나가게 된다. 이 중, 코일의 기전력에 의한 전류는 외부에 다이오드를 연결하여 DMOS 소자로 유입되는 것을 막아주기도 한다. 그러나, 원가절감, 제조공정의 단순화 등을 이유로 일반적으로는 외부의 다이오드를 이용하지 않고 드레인-바디영역 사이에 형성되는 제너 다이오드(도 1의 참조부호 Z1)를 사용하여 코일의 기전력을 막아준다.
또한, 이러한 전류들이 바디영역을 통해 흐를 때 바디영역과 소오스의 PN 접합이 턴-온(turn-on)되지 못하게 하기 위하여 바디영역과 소오스에 동일한 바이어스를 인가한다. 그러나, 소오스와 바디영역에 동일한 바이어스를 인가하여도 바디영역의 핀치(pinch) 저항(도 1의 참조부호 Rb)으로 전류가 흐르면서 발생되는 전압강하가 PN 접합의 턴-온 전압보다 크게 되면, 소오스와 바디영역 사이의 PN접합이 순방향으로 동작하게 된다.
또한, DMOS 소자가 턴-오프시에는 채널이 없어지면서 바디영역과 드레인에 역방향의 전압이 걸리기 때문에 소오스-바디영역이 순방향이 되면서 소오스-바디영역-드레인이 바이폴라 트랜지스터의 에미터-베이스-콜렉터가 되면서 기생 바이폴라 트랜지스터가 동작하게 된다.이 기생 바이폴라 트랜지스터가 동작하게 되면 스위칭 동작시 시간지연으로 인한 전력소비가 증가되고, 공급되는 전류량이 많을 때에는 드레인쪽으로 과도한 전류가 흘러 소자가 파괴되기도 한다.
한편, 스위칭 동작 이외에, 채널이 형성되어 전류가 흐를 때, 열전자(hot electron)으로 인해 전자-정공쌍(electron-hole pair)이 생성되는데, 이때 생성된 정공(PDMOS의 경우에는 전자)들은 바디영역을 통해 빠져나간다. 이 때에도 바디영역의 핀치저항(Rb)에 의한 전압강하가 바디영역-소오스 사이의 PN 접합의 턴-온전압 이상이 되면, 정공들이 소오스로 주입된다. 소오스에 정공들이 주입되면서 전자가 소오스로 부터 바디영역으로 주입되는데, 이 주입된 전자로 인해 2차 브레이크다운이 일어나게 된다. 이러한 2차 브레이크다운은 소자의 안정동작영역(Safe Operating Area; SOA)을 축소시켜 소자의 특성을 열화시키게 된다.
도 2는 종래의 다른 DMOS의 일 예를 도시한 단면도로서, 바디영역의 핀치저항으로 인한 영향을 최소화하기 위하여 제안된 구조이다.
도 2를 참조하면, 고농도의 바디영역을 형성함으로써 핀치저항(Rb)을 줄이고, 코일의 기전력에 의한 전류를 흘려주는 제너 다이오드(도면참조 부호 Z2)가 형성되도록 한다.
언급한 바와 같이, 핀치저항(Rb)을 통과하는 전류는 코일의 기전력에 의한 전루, 변위전류 및 열전자-정공쌍에 의한 전류의 세가지인데, 이중 코일의 기전력에 의한 전류가 가장 크다. 그런데, 고농도의 바디영역에 의해 코일의 기전력에 의한 전류를 흘려주는 다이오드가 바디영역의 하부에 형성되어 이 전류가 핀치저항(Rb)을 통과하지 않게 해준다. 이로 인해 코일의 건류에 의한 전압강하가 근원적으로 차단된다. 그리고, 나머지 두 전류성분에 의한 전압강하는 고농도의 바디영역으로 인해 바디영역의 핀치저항이 축소됨으로써 작아진다. 따라서, 도 1의 구조에 비해 기생 바이폴라 트랜지스터의 동작이 작아지고, 안전동작영역(SOA)도 확대되어 소자의 특성이 향상된다.
그러나, 고농도의 바디영역을 별도로 형성하기 때문에 마스크가 한 장 더 추가되고, 사진공정에서 미스얼라인(mis-align)이 발생하였을 때 고농도 바디영역이 한쪽으로 치우쳐 한쪽 채널에 영향을 주게되면 소자의 문턱전압이 변화되어 나머지 한쪽에 과도한 전류가 흐르게 되어, 소자가 파괴될 수도 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 마스크의 추가없이 바디영역의 핀치저항을 감소시켜 향상된 특성과 높은 신뢰도를 갖는 DMOS 트랜지스터를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기한 구조의 DMOS 트랜지스터의 적합한 제조방법을 제공하는 것이다.
도 1은 종래의 일반적인 DMOS 구조를 나타내는 단면도이다.
도 2는 종래의 다른 DMOS의 일 예를 도시한 단면도이다.
도 3은 본 발명에 의한 DMOS 트랜지스터를 도시한 단면도이다.
도 4 내지 도 9는 본 발명의 일 실시예에 의한 DMOS 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
* 도면의 주요 부분에 대한 부호의 설명 *
32.....반도체기판 34....매몰 불순물층
36....소자분리용 불순물층 38....N형 에피택셜층
40....N웰 42....게이트절연막
44....게이트전극 45....도전막 패턴
48....바디(body) 영역 52....N+소오스
54....N+드레인 58....바이어스용 P+불순물영역
60....층간절연막 62....소오스전극
64....드레인전극
상기 과제를 이루기 위하여 본 발명에 의한 DMOS 트랜지스터는, 제1 도전형의 반도체기판과, 상기 반도체기판 상에, 게이트절연막을 개재하여 형성된 게이트전극, 및 도전막 패턴과, 상기 반도체기판 내에 형성된 제2 도전형의 반도체영역과, 상기 반도체영역 내에 형성되며, 제1 도전형의 불순물이 고농도로 도우프된 바디영역(body region)과, 상기 바디영역 내에 형성된 제2 도전형의 소오스와. 상기 바디영역 내에, 상기 소오스와 인접하도록 형성된 불순물영역, 및 상기 소오스와 접속된 소오스전극을 구비하는 것을 특징으로 한다.
상기 도전막 패턴은, 상기 소오스의 일측과 인접한 반도체기판 상에 형성되어 있으며, 상기 게이트전극과 도전막패턴은 폴리실리콘으로 이루어진다.
상기 바디영역의 하부에, 상기 바디영역의 저면과 접촉하는 고농도의 매몰층을 더 구비할 수도 있다.
또한, 상기 바디영역과 소정거리 이격된 반도체영역 내에 형성된 제2 도전형의 드레인을 더 구비하며, 이 때 상기 도전막 패턴은, 상기 소오스 및 드레인의 일측과 인접한 반도체기판 상에 형성되어 있다.
또는, 상기 반도체기판의 이면에 형성된 제2 도전형의 드레인을 더 구비할 수도 있다.
상기 다른 과제를 이루기 위하여 본 발명에 의한 DMOS 트랜지스터의 제조방법은, (a) 제1 도전형의 반도체기판의 상측에 제2 도전형의 에피택셜층을 형성하는 단계와, (b) 상기 에피택셜층 상에, 도전막을 증착한 후 패터닝하여 게이트전극 및 마스크용 패턴을 형성하는 단계와, (c) 상기 마스크용 패턴을 이용하여 상기 에피택셜층의 소정 영역에 제1 도전형의 바디영역(body region)을 형성하는 단계와, (d) 상기 마스크용 패턴을 이용하여, 상기 에피택셜층내에 제2 도전형의 드레인을 형성함과 동시에, 상기 바디영역 내에 제2 도전형의 소오스를 형성하는 단계와, (e) 상기 마스크용 패턴을 이용하여 상기 바디영역 내에, 바이어스용 고농도 불순물영역을 형성하는 단계와, (f) 결과물을 덮는 층간절연막을 형성하는 단계, 및 (g) 상기 층간절연막에 형성된 콘택홀을 통해 상기 드레인 및 소오스와 각각 접속하는 드레인전극 및 소오스전극을 형성하는 단계를 구비하는 것을 특징으로 한다.
본 발명에 있어서, 상기 (a) 단계에서 상기 에피택셜층을 형성하기 전에, 상기 반도체기판의 소정 깊이에 매몰된 제2 도전형의 매몰 불순물층을 형성하는 단계를 더 구비할 수 있다.
그리고, 상기 (b) 단계에서, 상기 도전막 패턴은 바디영역 및 소오스가 형성될 영역의 일측과 인접한 반도체기판 상에 형성하거나, 바디영역, 소오스 및 드레인이 형성될 영역과 인접한 반도체기판 상에 형성하며, 상기 게이트전극과 도전막 패턴은 폴리실리콘으로 형성한다.
본 발명에 따르면, 마스크를 추가하지 않고도 바디영역의 핀치저항(Rb)을 효과적으로 줄일 수 있고, 바디영역-소오스-드레인이 항상 자기정합(self-align)되기 때문에, 안정된 소자특성을 갖는다, 또한, 고농도 바디영역을 형성하기 위한 마스크를 P형 소자분리영역을 형성할 때에도 사용하기 때문에, 실제적으로 마스크가 두 장 줄어든 효과가 있으며, 바디영역-드레인 다이오드가 하부에 만들어져 스위칭시 코일의 기전력에 의한 전류가 흐를 때 기생 바이폴라 트랜지스터의 동작이 근원적으로 차단되어 소자의 신뢰성이 향상된다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.
다음에 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 본 발명의 실시예를 설명하는 도면에 있어서, 어떤 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것으로, 도면상의 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 층이 다른 층 또는 기판의 "상부"에 있다고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제3의 층이 개재되어질 수도 있다.
도 3은 본 발명에 의한 DMOS 트랜지스터를 도시한 단면도이다.
도 3을 참조하면, 제1 도전형(P형)의 반도체기판(32) 상에, 제2 도전형(N형)의 매몰 불순물층(34)과 소자분리용 P형 불순물영역(36)이 형성되어 있다. 그 상측에는 N형의 에피택셜층(38)이 통상의 에피택셜 성장법에 의해 형성되어 있고, 상기 에피택셜층에는 N웰(40)이 형성되어 있다.
상기 반도체기판 상에는, 게이트절연막(42)을 개재하여 폴리실리콘으로 이루어진 게이트전극(44)과 도전막 패턴(45)이 형성되어 있다.
그리고, 상기 N웰(40) 내에는 P형의 바디영역(48)이 형성되어 있고, 상기 바디영역 내에는 N형의 불순물이 고농도로 도우프된 N+소오스(52)와 상기 바디영역에 적절한 바이어스를 인가하기 위한 고농도 P형의 불순물영역(58)이 형성되어 있으며, 상기 N웰(40) 내에는 N형의 불순물이 고농도로 도우프된 N+드레인(54)이 형성되어 있다. 상기 바디영역(48), 소오스(52), 바이어스용 P형 불순물영역(58) 및 드레인(54)은 모두 상기 반도체기판 상에 형성된 도전막패턴에 자기정합적으로 형성되어 있다.
그리고, 상기 반도체기판 상에는 층간절연막(60)과, 상기 층간절연막에 형성된 콘택홀을 통해 소오스(52)와 바이어스용 P형 불순물영역(58)과 접속하는 소오스전극(62)과, 드레인(54)과 접속된 드레인전극(64)이 형성되어 있다.
이상 도 3을 참조하여 본 발명의 구조를 설명하였으나, 본 발명은 도 3에 도시된 횡형 DMOS(LDMOS) 뿐만 아니라 종형 DMOS(VDMOS)에도 적용할 수 있음은 물론이다.
다음, 본 발명의 DMOS 트랜지스터의 제조방법을 상세히 설명하기로 한다. 도 4 내지 도 9는 본 발명의 일 실시예에 의한 DMOS 트랜지스터의 제조방법을 설명하기 위한 단면도들로서, N형 DMOS 트랜지스터를 예를 들어 나타내었다.
도 4를 참조하면, P형의 반도체기판(32)에 소정의 사진공정을 실시한 다음, N형의 불순물이온을 고농도로 이온주입한 후 확산을 실시하여 N형 매몰층(34)을 형성한다. 다시 사진공정을 실시한 다음, P형의 불순물 이온을 1×1014이온/㎠ 정도의 도우즈로 이온주입한 후 확산시킴으로써, 소자간 분리를 위한 P형 불순물층(36)을 형성한다.
도 5를 참조하면, N형 매몰층(34) 및 P형 불순물층(36)이 형성된 상기 반도체기판 상에, 소정의 에피택셜 성장법을 이용하여 비저항이 1 ∼ 2Ω·㎝ 정도의 N형의 에피택셜층(38)을 형성한다. 이 때, N형 매몰층 및 P형 불순물층의 불순물들이 상측으로 확산하여 도시된 바와 같은 모양이 형성된다.
다음에, 사진공정을 실시하여 소정 영역을 한정한 후 이 한정된 영역에 N형의 불순물 이온을 1×1013이온/㎠ 정도의 도우즈로 주입한 다음, 확산을 실시하여 N웰(40)을 형성한다.
도 6을 참조하면, 에피택셜층(38) 및 N웰(40)이 형성된 결과물 상에, 200 ∼ 500Å 정도의 산화막을 성장시켜 게이트절연막(42)을 형성한다. 이 게이트절연막(42) 상에 불순물이 도우프된 폴리실리콘을 3,000 ∼ 5,000Å 정도 증착한 후 사진식각 공정을 이용하여 상기 폴리실리콘막을 패터닝함으로써, 게이트전극(44)과 도전막 패턴(45)을 형성한다. 상기 도전막 패턴(45)은 후속 공정에서 소오스, 바디영역 및 드레인을 자기정합(self-align)적으로 형성하기 위한 것이다.
다음에, 사진공정을 실시하여 도시된 바와 같이, 바디영역과 소자분리영역을 한정하는 감광막패턴(46)을 형성한 다음, 이 한정된 영역에 P형의 불순물을 1×1015이온/㎠ 정도의 도우즈로 이온주입한다. 이 때, 도전막 패턴들(45)이 이온주입 마스크 역할을 하기 때문에, 감광막패턴(46)을 형성하기 위한 사진공정시 다소의 미스얼라인(misalign)이 발생하여도 바디영역과 소자분리영역은 항상 자기정합적으로 형성될 수 있다.
도 7을 참조하면, 감광막패턴을 제거한 후 소정의 확산공정을 실시하면 도시된 바와 같이 바디영역(48)이 형성된다. 다음, 통상의 사진공정을 실시하여 소오스 및 드레인을 한정하는 감광막패턴(50)을 형성한다. 이 한정된 영역에 N형의 불순물 이온을 1×1015이온/㎠ 정도의 도우즈로 이온주입한다. 이 때에도 마찬가지로 도전막패턴들(45)이 마스크 역할을 하기 때문에, 상기 감광막패턴(50)을 형성하기 위한 사진공정시 다소의 미스얼라인이 발생하여도 소오스, 드레인이 항상 자기정합적으로 형성된다.
도 8을 참조하면, 감광막패턴을 제거하고 소정의 확산을 실시하여 도시된 바와 같은 소오스(52)와 드레인(54)을 형성한다. 다음에, 사진공정을 실시하여 바디 콘택영역을 한정하는 감광막패턴(56)을 형성한 다음, 이 한정된 영역에 P형의 불순물 이온을 1×1015이온/㎠ 정도의 도우즈로 이온주입한다. 이 때에도 도전막패턴이 마스크 역할을 하기 때문에 사진공정시 다소의 미스얼라인이 발생하여도 문제없다.
도 9를 참조하면, 상기 감광막패턴을 제거한 후 확산을 실시하여 바디 콘택영역(58)을 형성한 다음, 결과물의 전면에 층간절연막(60)을 형성한다. 사진식각 공정으로 상기 층간절연막을 패터닝하여 바디 콘택영역(58), 소오스(52), 드레인(54)을 노출시키는 콘택홀들을 형성한다. 이어서, 결과물 상에 금속막을 증착한 후 사진식각 공정으로 패터닝함으로써, 소오스전극(62) 및 드레인전극(64)을 형성한다.
이상 본 발명을 상세히 설명하였으나 본 발명은 상기한 실시예에 한정되지 않으며 본 발명이 속하는 기술적 사상내에서 당분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 물론이다.
상술한 본 발명에 의한 디모스(DMOS) 트랜지스터 및 그 제조방법에 따르면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 마스크를 추가하지 않고도 바디영역의 핀치저항(Rb)을 효과적으로 줄일 수 있다. 일반적인 DMOS 제조공정에서는 바디영역과 소오스가 같은 시작점에서 확산하기 때문에 바디영역을 고농도로 만들 수가 없다. 이로 인해 바디영역의 핀치저항이 커질 수밖에 없고, 이를 줄이기 위하여 고농도의 바디영역을 더 만들어 주어야 하고, 따라서 마스크가 추가되어야 하는 문제점이 있었다. 그러나, 본 발명에 의하면, 바디영역의 확산 시작점과 소오스의 확산 시작점이 다르기 때문에, 고농도로 바디영역을 위한 이온주입을 실시하고 확산한 다음, 측면으로 확산되어 농도가 낮아진 부분의 바디영역에 소오스 이온주입을 하여 확산시키기 때문에, 추가의 마스크없이 채널부분의 농도는 낮게 유지하면서 핀치저항을 줄이는 것이 가능하다.
둘째, 바디영역-소오스-드레인이 항상 자기정합(self-align)되기 때문에, 안정된 소자특성을 갖는다. 본 발명에서와 같이 하나의 바디영역을 사용하면서 바디영역의 저농도 부분에 소오스를 이온주입하는데 있어서, 미스얼라인은 채널의 길이에 영향을 미치는 매우 중요한 요소이다. 본 발명에 의하면, 게이트를 형성하기 위하여 폴리실리콘막을 식각할 때 바디영역, 소오스, 드레인이 항상 자기정합되도록 하여 사진공정과 관계없이 이들 영역의 거리가 항상 일정하기 되므로, 문턱전압(Vth), 온저항(Rdson), Idss등의 변화가 최소화된다.
셋째, 고농도 바디영역을 형성하기 위한 마스크를 P형 소자분리영역을 형성할 때에도 사용하기 때문에, 실제적으로 마스크가 두 장 줄어든 효과가 있다.
넷째, 바디영역-드레인 다이오드가 하부에 만들어져 스위칭시 코일의 기전력에 의한 전류가 흐를 때 기생 바이폴라 트랜지스터의 동작이 근원적으로 차단되어 소자의 신뢰성이 향상된다.
결과적으로, 본 발명에 의하면, 별도의 마스크의 추가없이 안정되고 좋은 특성의 DMOS 소자를 구현할 수 있다.
Claims (12)
- 제1 도전형의 반도체기판;상기 반도체기판 상에, 게이트절연막을 개재하여 형성된 게이트전극, 및 도전막 패턴;상기 반도체기판 내에 형성된 제2 도전형의 반도체영역;상기 반도체영역 내에 형성되며, 제1 도전형의 불순물이 고농도로 도우프된 바디영역(body region);상기 바디영역 내에 형성된 제2 도전형의 소오스;상기 바디영역 내에, 상기 소오스와 인접하도록 형성된 불순물영역; 및상기 소오스와 접속된 소오스전극을 구비하는 것을 특징으로 하는 디모스(DMOS) 트랜지스터.
- 제1항에 있어서, 상기 도전막 패턴은,상기 소오스의 일측과 인접한 반도체기판 상에 형성되어 있는 것을 특징으로 하는 디모스(DMOS) 트랜지스터.
- 제1항에 있어서,상기 게이트전극과 도전막 패턴은 폴리실리콘으로 이루어진 것을 특징으로 하는 디모스(DMOS) 트랜지스터.
- 제1항에 있어서,상기 바디영역의 하부에, 상기 바디영역의 저면과 접촉하는 고농도의 매몰층을 더 구비하는 것을 특징으로 하는 디모스(DMOS) 트랜지스터.
- 제1항에 있어서,상기 바디영역과 소정거리 이격된 반도체영역 내에 형성된 제2 도전형의 드레인을 더 구비하는 것을 특징으로 하는 디모스(DMOS) 트랜지스터.
- 제1항 및 제5항에 있어서, 상기 도전막 패턴은,상기 소오스 및 드레인의 일측과 인접한 반도체기판 상에 형성되어 있는 것을 특징으로 하는 디모스(DMOS) 트랜지스터.
- 제1항에 있어서, 상기 반도체기판의 이면에 형성된 제2 도전형의 드레인을 더 구비하는 것을 특징으로 하는 디모스(DMOS) 트랜지스터.
- (a) 제1 도전형의 반도체기판의 상측에 제2 도전형의 에피택셜층을 형성하는 단계;(b) 상기 에피택셜층 상에, 도전막을 증착한 후 패터닝하여 게이트전극 및 마스크용 패턴을 형성하는 단계;(c) 상기 마스크용 패턴을 이용하여 상기 에피택셜층의 소정 영역에 제1 도전형의 바디영역(body region)을 형성하는 단계;(d) 상기 마스크용 패턴을 이용하여, 상기 에피택셜층내에 제2 도전형의 드레인을 형성함과 동시에, 상기 바디영역 내에 제2 도전형의 소오스를 형성하는 단계;(e) 상기 마스크용 패턴을 이용하여 상기 바디영역 내에, 바이어스용 고농도 불순물영역을 형성하는 단계;(f) 결과물을 덮는 층간절연막을 형성하는 단계; 및(g) 상기 층간절연막에 형성된 콘택홀을 통해 상기 드레인 및 소오스와 각각 접속하는 드레인전극 및 소오스전극을 형성하는 단계를 구비하는 것을 특징으로 하는 디모스(DMOS) 트랜지스터의 제조방법.
- 제8항에 있어서, 상기 (a) 단계에서,상기 에피택셜층을 형성하기 전에, 상기 반도체기판의 소정 깊이에 매몰된 제2 도전형의 매몰 불순물층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 디모스(DMOS) 트랜지스터의 제조방법.
- 제8항에 있어서, 상기 (b) 단계에서,상기 게이트전극과 도전막 패턴은 폴리실리콘으로 형성하는 것을 특징으로 하는 디모스(DMOS) 트랜지스터의 제조방법.
- 제8항에 있어서, 상기 (b) 단계에서 상기 도전막 패턴은,바디영역 및 소오스가 형성될 영역의 일측과 인접한 반도체기판 상에 형성하는 것을 특징으로 하는 디모스(DMOS) 트랜지스터의 제조방법.
- 제8항에 있어서, 상기 (b) 단계에서 상기 도전막 패턴은,바디영역, 소오스 및 드레인이 형성될 영역과 인접한 반도체기판 상에 형성하는 것을 특징으로 하는 디모스(DMOS) 트랜지스터의 제조방법.
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