JPH08321604A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08321604A JPH08321604A JP7126045A JP12604595A JPH08321604A JP H08321604 A JPH08321604 A JP H08321604A JP 7126045 A JP7126045 A JP 7126045A JP 12604595 A JP12604595 A JP 12604595A JP H08321604 A JPH08321604 A JP H08321604A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【構成】 本発明の半導体装置の製造方法は、同一基板
上にＭＯＳＦＥＴおよびパワーＭＯＳＦＥＴを多数搭載
するＩＰＤ( インテリジェントパワーデバイス)を製造
するにあたり、各トランジスタのゲートをマスクにウェ
ル層を形成する工程を具備していることを特徴とする。 【効果】 本発明にれば、ＩＰＤ( インテリジェントパ
ワーデバイス) を製造するにあたり、製造工程数の削
減、製造コストの低減が図れると同時に、回路設計も容
易となる。
上にＭＯＳＦＥＴおよびパワーＭＯＳＦＥＴを多数搭載
するＩＰＤ( インテリジェントパワーデバイス)を製造
するにあたり、各トランジスタのゲートをマスクにウェ
ル層を形成する工程を具備していることを特徴とする。 【効果】 本発明にれば、ＩＰＤ( インテリジェントパ
ワーデバイス) を製造するにあたり、製造工程数の削
減、製造コストの低減が図れると同時に、回路設計も容
易となる。
Description
【０００１】
【産業上の利用分野】本発明は電力用パワーＭＯＳＦＥ
Ｔと制御用回路をモノリシックに集積する半導体装置
（インテリジェントパワーデバイス、以下ＩＰＤとす
る）に関するものである。
Ｔと制御用回路をモノリシックに集積する半導体装置
（インテリジェントパワーデバイス、以下ＩＰＤとす
る）に関するものである。
【０００２】
【従来の技術】ＩＰＤでは、一般的に出力素子となる縦
型、あるいは横型のパワーＭＯＳＦＥＴ（以下パワーＭ
ＯＳＦＥＴとする）、同一基板上にＰチャネルとＮチャ
ネルのＭＯＳを形成するコンプリメンタリーＭＯＳＦＥ
Ｔ（以下ＣＭＯＳＦＥＴとする）、およびバイポーラト
ランジスタ等の素子が多数搭載される。ＣＭＯＳＦＥＴ
にはＮチャネルＭＯＳＦＥＴ（以下ＮＭＯＳＦＥＴとす
る）とＰチャネルＭＯＳＦＥＴ（以下ＰＭＯＳＦＥＴと
する）があり、バイポーラトランジスタにはＮＰＮ型と
ＰＮＰ型がある。またＩＰＤを製造する場合、各素子を
構成する拡散層はその製造工程において極力共通化を行
い製造工程を削減している。
型、あるいは横型のパワーＭＯＳＦＥＴ（以下パワーＭ
ＯＳＦＥＴとする）、同一基板上にＰチャネルとＮチャ
ネルのＭＯＳを形成するコンプリメンタリーＭＯＳＦＥ
Ｔ（以下ＣＭＯＳＦＥＴとする）、およびバイポーラト
ランジスタ等の素子が多数搭載される。ＣＭＯＳＦＥＴ
にはＮチャネルＭＯＳＦＥＴ（以下ＮＭＯＳＦＥＴとす
る）とＰチャネルＭＯＳＦＥＴ（以下ＰＭＯＳＦＥＴと
する）があり、バイポーラトランジスタにはＮＰＮ型と
ＰＮＰ型がある。またＩＰＤを製造する場合、各素子を
構成する拡散層はその製造工程において極力共通化を行
い製造工程を削減している。
【０００３】図１２に従来のＩＰＤの断面図を示す。図
中波線は各トランジスタ領域を、またＮ、Ｎ+、Ｐ、Ｐ+
は素子の導電型と不純物濃度を示している。Ｎ+基板１
７上にＰ型エピタキシャル層３０が形成され、その上の
Ｎ型エピタキシャル層１８中に不純物を拡散することに
より複数のトランジスタが形成されている。さらにこれ
らのトランジスタの種類は、図中右端からパワーＭＯＳ
ＦＥＴ１、ＰＭＯＳＦＥＴ２、ＮＭＯＳＦＥＴ３、バイ
ポーラトランジスタ４であり、それぞれＰ型アイソレー
ション拡散層２４により電気的に絶縁が保たれている。
各トランジスタの最下層にはＮ+層が形成されており、
特にパワーＭＯＳＦＥＴ１の最下層に形成されるＮ+層
はＮ+貫通層として１９で示す。さらにこのＮ+貫通層１
９はＮ+基板１７と電気的に接続されている。またＮ+埋
め込み層２０はＣＭＯＳＦＥＴ領域（ＰＭＯＳＦＥＴ２
およびＮＭＯＳＦＥＴ３）とバイポーラトランジスタ４
の最下層にありＮ+基板１７とは接続されておらず電気
的に絶縁が保たれている。一方、各トランジスタ上層部
には電極２１が形成されており、中でも電極２１ｂは各
ＭＯＳＦＥＴのゲート電極である。これら電極の電気的
な絶縁およびトランジスタの表面保護のために、各トラ
ンジスタおよびＮ型エピタキシャル層１８上の所定箇所
に酸化膜２２と層間膜２８が形成されている。また、パ
ワーＭＯＳＦＥＴ１のドレイン電極はＮ+基板１７の下
部に形成されており２９で示す。
中波線は各トランジスタ領域を、またＮ、Ｎ+、Ｐ、Ｐ+
は素子の導電型と不純物濃度を示している。Ｎ+基板１
７上にＰ型エピタキシャル層３０が形成され、その上の
Ｎ型エピタキシャル層１８中に不純物を拡散することに
より複数のトランジスタが形成されている。さらにこれ
らのトランジスタの種類は、図中右端からパワーＭＯＳ
ＦＥＴ１、ＰＭＯＳＦＥＴ２、ＮＭＯＳＦＥＴ３、バイ
ポーラトランジスタ４であり、それぞれＰ型アイソレー
ション拡散層２４により電気的に絶縁が保たれている。
各トランジスタの最下層にはＮ+層が形成されており、
特にパワーＭＯＳＦＥＴ１の最下層に形成されるＮ+層
はＮ+貫通層として１９で示す。さらにこのＮ+貫通層１
９はＮ+基板１７と電気的に接続されている。またＮ+埋
め込み層２０はＣＭＯＳＦＥＴ領域（ＰＭＯＳＦＥＴ２
およびＮＭＯＳＦＥＴ３）とバイポーラトランジスタ４
の最下層にありＮ+基板１７とは接続されておらず電気
的に絶縁が保たれている。一方、各トランジスタ上層部
には電極２１が形成されており、中でも電極２１ｂは各
ＭＯＳＦＥＴのゲート電極である。これら電極の電気的
な絶縁およびトランジスタの表面保護のために、各トラ
ンジスタおよびＮ型エピタキシャル層１８上の所定箇所
に酸化膜２２と層間膜２８が形成されている。また、パ
ワーＭＯＳＦＥＴ１のドレイン電極はＮ+基板１７の下
部に形成されており２９で示す。
【０００４】次に、このＩＰＤの製造工程の概略を以下
に述べる。図１３はＰウェル層を形成する工程を示して
いる。図示せぬレジストをマスクとして、先ず、ＮＭＯ
ＳＦＥＴ予定領域２５ｂにイオン注入法によりボロンを
注入しＰウェル層６を形成する。次に、Ｎ型エピタキシ
ャル層１８中の所定箇所にイオン注入法によりボロンを
注入し、Ｐ型アイソレーション層２４を形成する。この
Ｐ型アイソレーション層２４はＮ型エピタキシャル層１
８を複数の領域に分割し、さらにこれらの領域を電気的
に絶縁するものである。これらの領域は、後の工程で各
種トランジスタを形成するための予定領域なるもので、
図中右端からパワーＭＯＳＦＥＴ予定領域２６、ＰＭＯ
ＳＦＥＴ予定領域２５ａ、ＮＭＯＳＦＥＴ予定領域２５
ｂ、バイポーラトランジスタ予定領域２７と称する。
に述べる。図１３はＰウェル層を形成する工程を示して
いる。図示せぬレジストをマスクとして、先ず、ＮＭＯ
ＳＦＥＴ予定領域２５ｂにイオン注入法によりボロンを
注入しＰウェル層６を形成する。次に、Ｎ型エピタキシ
ャル層１８中の所定箇所にイオン注入法によりボロンを
注入し、Ｐ型アイソレーション層２４を形成する。この
Ｐ型アイソレーション層２４はＮ型エピタキシャル層１
８を複数の領域に分割し、さらにこれらの領域を電気的
に絶縁するものである。これらの領域は、後の工程で各
種トランジスタを形成するための予定領域なるもので、
図中右端からパワーＭＯＳＦＥＴ予定領域２６、ＰＭＯ
ＳＦＥＴ予定領域２５ａ、ＮＭＯＳＦＥＴ予定領域２５
ｂ、バイポーラトランジスタ予定領域２７と称する。
【０００５】図１４はＰウェル層を形成する工程を示し
ている。先ず、Ｎ型エピタキシャル層１８表面の所定箇
所に酸化膜２２、ゲート電極２１ｂ、を順次形成し、次
に、これらの表面全面にレジスト２３を塗布しパターニ
ングする。そしてこのレジスト２３をマスクとして、パ
ワーＭＯＳＦＥＴ予定領域２６とバイポーラトランジス
タ予定領域２７にイオン注入法によってボロンを注入
し、Ｐウェル層５とＰベース層７を形成する。
ている。先ず、Ｎ型エピタキシャル層１８表面の所定箇
所に酸化膜２２、ゲート電極２１ｂ、を順次形成し、次
に、これらの表面全面にレジスト２３を塗布しパターニ
ングする。そしてこのレジスト２３をマスクとして、パ
ワーＭＯＳＦＥＴ予定領域２６とバイポーラトランジス
タ予定領域２７にイオン注入法によってボロンを注入
し、Ｐウェル層５とＰベース層７を形成する。
【０００６】図１５はＮ+層を形成する工程を示してい
る。Ｎ+層にはパワーＭＯＳＦＥＴのＮ+ソースとＮＭＯ
ＳＦＥＴのＮ+ソースおよびＮ+ドレインとバイポーラト
ランジスタのＮ+エミッタおよびＮ+コレクタがある。先
ず、表面全面にレジスト２３を塗布した後にこれをパタ
ーニングし、各トランジスタの所定箇所を露出させる。
次に、この露出面からイオン注入法により砒素（Ａｓ）
を注入し、Ｎ+ソース８、Ｎ+ソース９、Ｎ+ドレイン１
０、Ｎ+エミッタ１１、Ｎ+コレクタ１２を形成する。
る。Ｎ+層にはパワーＭＯＳＦＥＴのＮ+ソースとＮＭＯ
ＳＦＥＴのＮ+ソースおよびＮ+ドレインとバイポーラト
ランジスタのＮ+エミッタおよびＮ+コレクタがある。先
ず、表面全面にレジスト２３を塗布した後にこれをパタ
ーニングし、各トランジスタの所定箇所を露出させる。
次に、この露出面からイオン注入法により砒素（Ａｓ）
を注入し、Ｎ+ソース８、Ｎ+ソース９、Ｎ+ドレイン１
０、Ｎ+エミッタ１１、Ｎ+コレクタ１２を形成する。
【０００７】図１６はＰ+層を形成する工程を示してい
る。Ｐ+層にはパワーＭＯＳＦＥＴのＰ+コンタクトとＰ
ＭＯＳＦＥＴのＰ+ソースおよびＰ+ドレインとバイポー
ラトランジスタのＰ+ベースがある。先ず、表面全面に
レジスト２３を塗布した後にこれをパターニングし、各
トランジスタの所定箇所を露出させる。さらに、この露
出面からイオン注入法によりボロンを注入し、Ｐ+コン
タクト１３、Ｐ+ソース１４、Ｐ+ドレイン１５、Ｐ+ベ
ース１６を形成する。
る。Ｐ+層にはパワーＭＯＳＦＥＴのＰ+コンタクトとＰ
ＭＯＳＦＥＴのＰ+ソースおよびＰ+ドレインとバイポー
ラトランジスタのＰ+ベースがある。先ず、表面全面に
レジスト２３を塗布した後にこれをパターニングし、各
トランジスタの所定箇所を露出させる。さらに、この露
出面からイオン注入法によりボロンを注入し、Ｐ+コン
タクト１３、Ｐ+ソース１４、Ｐ+ドレイン１５、Ｐ+ベ
ース１６を形成する。
【０００８】図１７は電極を形成する工程を示してい
る。先ず、表面全面に層間膜２８を形成し、さらにこの
上に図示せぬレジストを塗布し層間膜２８をパターニン
グする。次に、このレジストをマスクに半導体基板上の
Ｎ+層およびＰ+層上に開口部を形成する。最後に、この
開口部にＡｌ−Ｓｉ−Ｃｕからなる導電性材料を埋設
し、電極２１ａを形成する。
る。先ず、表面全面に層間膜２８を形成し、さらにこの
上に図示せぬレジストを塗布し層間膜２８をパターニン
グする。次に、このレジストをマスクに半導体基板上の
Ｎ+層およびＰ+層上に開口部を形成する。最後に、この
開口部にＡｌ−Ｓｉ−Ｃｕからなる導電性材料を埋設
し、電極２１ａを形成する。
【０００９】上記のように、ＩＰＤの製造に際しては異
種のトランジスタを形成するにあたり、不純物を拡散さ
せる工程が多数ある。このため従来では製造工程削減の
ために同型の不純物を拡散させる場合には不純物拡散工
程を共通化させている。図１３から図１７に示したＩＰ
Ｄの製造過程で共通化している部分を以下に示す。
種のトランジスタを形成するにあたり、不純物を拡散さ
せる工程が多数ある。このため従来では製造工程削減の
ために同型の不純物を拡散させる場合には不純物拡散工
程を共通化させている。図１３から図１７に示したＩＰ
Ｄの製造過程で共通化している部分を以下に示す。
【００１０】（１） パワーＭＯＳＦＥＴ１のＰウェル
層５とバイポーラトランジスタ４のＰベース層７ （２） パワーＭＯＳＦＥＴ１のＮ+ソース８とＮＭＯ
ＳＦＥＴ３のＮ+ソース９とＮ+ドレイン１０とバイポー
ラトランジスタ４のＮ+エミッタ１１およびＮ+コレクタ
１２ （３） パワーＭＯＳＦＥＴ１のＰ+コンタクト１３と
ＰＭＯＳＦＥＴ２のＰ+ソース１４とＰ+ドレイン１５と
バイポーラトランジスタ４のＰ+ベース１６ 従来の製
造方法においては、上記共通化によって工程数がかなり
削減されているが、さらなる製造工程の削減を行うため
に、次に示す不純物拡散工程の共通化が考えられてい
る。 （４） ＮＭＯＳＦＥＴ３のＰウェル層６と他のトラン
ジスタのＰウェル層（Ｐウェル層５、Ｐベース層７） しかしこの場合、単なる製造工程の共通化ではしきい値
電圧特性の異なるトランジスタが形成されてしまう。
層５とバイポーラトランジスタ４のＰベース層７ （２） パワーＭＯＳＦＥＴ１のＮ+ソース８とＮＭＯ
ＳＦＥＴ３のＮ+ソース９とＮ+ドレイン１０とバイポー
ラトランジスタ４のＮ+エミッタ１１およびＮ+コレクタ
１２ （３） パワーＭＯＳＦＥＴ１のＰ+コンタクト１３と
ＰＭＯＳＦＥＴ２のＰ+ソース１４とＰ+ドレイン１５と
バイポーラトランジスタ４のＰ+ベース１６ 従来の製
造方法においては、上記共通化によって工程数がかなり
削減されているが、さらなる製造工程の削減を行うため
に、次に示す不純物拡散工程の共通化が考えられてい
る。 （４） ＮＭＯＳＦＥＴ３のＰウェル層６と他のトラン
ジスタのＰウェル層（Ｐウェル層５、Ｐベース層７） しかしこの場合、単なる製造工程の共通化ではしきい値
電圧特性の異なるトランジスタが形成されてしまう。
【００１１】
【発明が解決しようとする課題】図１８にＮＭＯＳＦＥ
ＴとパワーＭＯＳＦＥＴのＰウェル層における不純物拡
散の様子を示す。図（ａ）はＮＭＯＳＦＥＴのＰウェル
層の断面を示した拡大図である。図（ｂ）は図（ａ）中
矢印ｙで示した部分における深さ方向に対する不純物濃
度分布を示している。（ｃ）はパワーＭＯＳＦＥＴのＰ
ウェル層の断面を示した拡大図である。図（ｄ）は図
（ｃ）中矢印ｘで示した部分における横方向に対する不
純物濃度分布を示している。図（ａ）（ｃ）における矢
印の原点は、不純物拡散時における拡散源の導入位置
を、その向きは特性上重要な方向を示している。
ＴとパワーＭＯＳＦＥＴのＰウェル層における不純物拡
散の様子を示す。図（ａ）はＮＭＯＳＦＥＴのＰウェル
層の断面を示した拡大図である。図（ｂ）は図（ａ）中
矢印ｙで示した部分における深さ方向に対する不純物濃
度分布を示している。（ｃ）はパワーＭＯＳＦＥＴのＰ
ウェル層の断面を示した拡大図である。図（ｄ）は図
（ｃ）中矢印ｘで示した部分における横方向に対する不
純物濃度分布を示している。図（ａ）（ｃ）における矢
印の原点は、不純物拡散時における拡散源の導入位置
を、その向きは特性上重要な方向を示している。
【００１２】図（ａ）より、ＮＭＯＳＦＥＴの製造工程
は、先ず矢印ｙの原点からＰ型の不純物を拡散させＰウ
ェル層６を形成する。次にソース９とドレイン１０をＰ
ウェル層６形成時とは別の場所から不純物を拡散させ形
成する。その結果、図（ｂ）に示すような不純物の濃度
分布となる。ＮＭＯＳＦＥＴの動作電圧を律則しそのし
きい値を決定するＰ領域の不純物濃度は、図中矢印で示
す表面近傍の濃度で決定される。
は、先ず矢印ｙの原点からＰ型の不純物を拡散させＰウ
ェル層６を形成する。次にソース９とドレイン１０をＰ
ウェル層６形成時とは別の場所から不純物を拡散させ形
成する。その結果、図（ｂ）に示すような不純物の濃度
分布となる。ＮＭＯＳＦＥＴの動作電圧を律則しそのし
きい値を決定するＰ領域の不純物濃度は、図中矢印で示
す表面近傍の濃度で決定される。
【００１３】図（ｃ）より、パワーＭＯＳＦＥＴの製造
工程は、先ず矢印ｘの原点付近からＰ型の不純物を拡散
させＰウェル層５を形成する。次にＮ+ソース８をＰウ
ェル層５形成時と同じ場所から不純物を拡散させ形成す
る。これを二重拡散といい、この工程によって製造され
たＭＯＳＦＥＴをＤＭＯＳＦＥＴという。その結果、図
（ｄ）に示すような不純物の濃度分布となる。Ｐウェル
層５の分布において、図（ｂ）と比較すると、しきい値
を決定するＰ領域の不純物濃度に相違が見られる。ＮＭ
ＯＳＦＥＴの方が不純物濃度が高い。 ＭＯＳＦＥＴの
動作特性としてしきい値電圧特性がある。これはウェル
層表面近傍の不純物濃度によって決まるもので、高いほ
どしきい値電圧が高くなる。図（ｂ）、図（ｄ）におい
て、しきい値を決定する不純物濃度はＮＭＯＳＦＥＴの
方が高いことから、単に同一の工程によってＮＭＯＳＦ
ＥＴとＤＭＯＳＦＥＴを製造した場合、しきい値電圧特
性の違いから回路構成上使用が困難となる。
工程は、先ず矢印ｘの原点付近からＰ型の不純物を拡散
させＰウェル層５を形成する。次にＮ+ソース８をＰウ
ェル層５形成時と同じ場所から不純物を拡散させ形成す
る。これを二重拡散といい、この工程によって製造され
たＭＯＳＦＥＴをＤＭＯＳＦＥＴという。その結果、図
（ｄ）に示すような不純物の濃度分布となる。Ｐウェル
層５の分布において、図（ｂ）と比較すると、しきい値
を決定するＰ領域の不純物濃度に相違が見られる。ＮＭ
ＯＳＦＥＴの方が不純物濃度が高い。 ＭＯＳＦＥＴの
動作特性としてしきい値電圧特性がある。これはウェル
層表面近傍の不純物濃度によって決まるもので、高いほ
どしきい値電圧が高くなる。図（ｂ）、図（ｄ）におい
て、しきい値を決定する不純物濃度はＮＭＯＳＦＥＴの
方が高いことから、単に同一の工程によってＮＭＯＳＦ
ＥＴとＤＭＯＳＦＥＴを製造した場合、しきい値電圧特
性の違いから回路構成上使用が困難となる。
【００１４】上記したように、従来のＩＰＤの製造工程
によりＰウェル層の拡散工程を共通化すると、しきい値
電圧特性の異なるトランジスタが製造されてしまい、製
造工程の簡略化が困難であった。本発明では、上記欠点
を除去し、Ｐウェル層の拡散工程を共通化してもしきい
値電圧特性が同一となるトランジスタの製造方法を提供
することを目的とする。
によりＰウェル層の拡散工程を共通化すると、しきい値
電圧特性の異なるトランジスタが製造されてしまい、製
造工程の簡略化が困難であった。本発明では、上記欠点
を除去し、Ｐウェル層の拡散工程を共通化してもしきい
値電圧特性が同一となるトランジスタの製造方法を提供
することを目的とする。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、第１導電型の半導体基板の所定箇所に
第２導電型のアイソレーション拡散層を形成し、前記半
導体基板の表面に電気的に独立する第１及び第２の領域
を得る工程と、第１及び第２の領域の所定箇所に各々第
１のゲート及び第２のゲートを形成する工程と、この第
１及び第２のゲートをマスクにして半導体基板に不純物
を注入し、第１の領域に、第１のゲートの下部全体に回
り込む第２電型の第１のウェル層を、第２の領域に、第
２のゲートの下部全体に回り込む第２導電型の第２のウ
ェル層を形成する工程と、第１のウェル層に第１のソー
ス及び第１のドレインを形成し、かつ第２のウェル層に
第２のソースを形成し、さらに半導体基板の内、第２の
ウェル層の下部に第２のドレインを形成する工程を具備
し、第１の領域に第１のゲート、第１のソース及び第１
のドレインからなるＭＯＳＦＥＴを、第２の領域に第２
のゲート、第２のソース及び第２のドレインからなるパ
ワーＭＯＳＦＥＴを形成することを特徴とする半導体装
置の製造方法を提供する。
に、本発明では、第１導電型の半導体基板の所定箇所に
第２導電型のアイソレーション拡散層を形成し、前記半
導体基板の表面に電気的に独立する第１及び第２の領域
を得る工程と、第１及び第２の領域の所定箇所に各々第
１のゲート及び第２のゲートを形成する工程と、この第
１及び第２のゲートをマスクにして半導体基板に不純物
を注入し、第１の領域に、第１のゲートの下部全体に回
り込む第２電型の第１のウェル層を、第２の領域に、第
２のゲートの下部全体に回り込む第２導電型の第２のウ
ェル層を形成する工程と、第１のウェル層に第１のソー
ス及び第１のドレインを形成し、かつ第２のウェル層に
第２のソースを形成し、さらに半導体基板の内、第２の
ウェル層の下部に第２のドレインを形成する工程を具備
し、第１の領域に第１のゲート、第１のソース及び第１
のドレインからなるＭＯＳＦＥＴを、第２の領域に第２
のゲート、第２のソース及び第２のドレインからなるパ
ワーＭＯＳＦＥＴを形成することを特徴とする半導体装
置の製造方法を提供する。
【００１６】
【作用】本発明で提供する半導体装置の製造方法を用い
ると、半導体基板にアイソレーション拡散層で電気的に
独立した第１領域および第２領域において、第１の領域
にＭＯＳＦＥＴを、そして第２の領域にパワーＭＯＳＦ
ＥＴを形成する際に、ゲートをマスクとすることによ
り、ウェル層を同時に形成することができるようにな
り、その結果、製造工程を簡略化することができる。ま
た、この時、各ＭＯＳＦＥＴのしきい値電圧の調整が可
能となるため回路設計の点でも非常に有効となる。
ると、半導体基板にアイソレーション拡散層で電気的に
独立した第１領域および第２領域において、第１の領域
にＭＯＳＦＥＴを、そして第２の領域にパワーＭＯＳＦ
ＥＴを形成する際に、ゲートをマスクとすることによ
り、ウェル層を同時に形成することができるようにな
り、その結果、製造工程を簡略化することができる。ま
た、この時、各ＭＯＳＦＥＴのしきい値電圧の調整が可
能となるため回路設計の点でも非常に有効となる。
【００１７】本発明では、ウェル層形成工程において、
特にＭＯＳＦＥＴを形成する際の不純物拡散を、ゲート
をマスクとすることによって、ＭＯＳＦＥＴの製造工程
においてパワーＭＯＳＦＥＴのウェル形成方法を適用可
能とし、その結果、製造工程が簡略化するというもので
ある。さらに、ゲートをマスクにするとＭＯＳＦＥＴに
おいてはゲートの両側２箇所から不純物拡散を行えるた
め、ウェルの分布が２つできることになり、その結果、
ゲートの下の隣接する分布の重なり合う部分で不純物濃
度を変化させることが可能となる。この重なり合う部分
がいわゆるチャネル領域であり、この領域の不純物濃度
を調節することによって、同一の半導体基板にしきい値
電圧が実質的に同一なＭＯＳＦＥＴやパワーＭＯＳＦＥ
Ｔ等の構造の異なるＭＯＳＦＥＴを形成することが可能
となる。
特にＭＯＳＦＥＴを形成する際の不純物拡散を、ゲート
をマスクとすることによって、ＭＯＳＦＥＴの製造工程
においてパワーＭＯＳＦＥＴのウェル形成方法を適用可
能とし、その結果、製造工程が簡略化するというもので
ある。さらに、ゲートをマスクにするとＭＯＳＦＥＴに
おいてはゲートの両側２箇所から不純物拡散を行えるた
め、ウェルの分布が２つできることになり、その結果、
ゲートの下の隣接する分布の重なり合う部分で不純物濃
度を変化させることが可能となる。この重なり合う部分
がいわゆるチャネル領域であり、この領域の不純物濃度
を調節することによって、同一の半導体基板にしきい値
電圧が実質的に同一なＭＯＳＦＥＴやパワーＭＯＳＦＥ
Ｔ等の構造の異なるＭＯＳＦＥＴを形成することが可能
となる。
【００１８】
【実施例】本発明の第１の実施例を図１に示す。この図
は本発明において、ＤＭＯＳＦＥＴであるパワーＭＯＳ
ＦＥＴのＰウェル層とＮＭＯＳＦＥＴのＰウェル層を共
通化して製造したＩＰＤの断面を示しており、図中波線
は各トランジスタ領域を、またＮ、Ｎ+、Ｐ、Ｐ+は素子
の導電型と不純物濃度を示している。但しバイポーラト
ランジスタ領域については記載を省略する。Ｎ+基板１
７上のＰ型エピタキシャル層３０上に形成されたＮ型エ
ピタキシャル層１８中に不純物を拡散することにより複
数のトランジスタが形成されている。さらにこれらのト
ランジスタの種類は、図中右端からパワーＭＯＳＦＥＴ
１、ＰＭＯＳＦＥＴ２、ＮＭＯＳＦＥＴ３であり、それ
ぞれＰ型アイソレーション拡散層２４により電気的に絶
縁が保たれている。各トランジスタの下層にはＮ+層が
形成されており、特にパワーＭＯＳＦＥＴ１の下層にあ
るＮ+層はＮ+貫通層１９と称し、Ｎ+基板１７と電気的
に接続されている。またＮ+埋め込み層２０はＣＭＯＳ
ＦＥＴ領域（ＰＭＯＳＦＥＴ２およびＮＭＯＳＦＥＴ
３）の下層にあり、Ｎ+基板１７とは接続されておらず
電気的に絶縁が保たれている。一方、各トランジスタ上
層には電極２１が形成されており、中でも電極２１ｂは
ＭＯＳトランジスタのゲート電極である。これら電極の
電気的な絶縁およびトランジスタの表面保護のために、
各トランジスタおよびＮ型エピタキシャル層１８上の所
定箇所に酸化膜２２と層間膜２８が形成されている。
は本発明において、ＤＭＯＳＦＥＴであるパワーＭＯＳ
ＦＥＴのＰウェル層とＮＭＯＳＦＥＴのＰウェル層を共
通化して製造したＩＰＤの断面を示しており、図中波線
は各トランジスタ領域を、またＮ、Ｎ+、Ｐ、Ｐ+は素子
の導電型と不純物濃度を示している。但しバイポーラト
ランジスタ領域については記載を省略する。Ｎ+基板１
７上のＰ型エピタキシャル層３０上に形成されたＮ型エ
ピタキシャル層１８中に不純物を拡散することにより複
数のトランジスタが形成されている。さらにこれらのト
ランジスタの種類は、図中右端からパワーＭＯＳＦＥＴ
１、ＰＭＯＳＦＥＴ２、ＮＭＯＳＦＥＴ３であり、それ
ぞれＰ型アイソレーション拡散層２４により電気的に絶
縁が保たれている。各トランジスタの下層にはＮ+層が
形成されており、特にパワーＭＯＳＦＥＴ１の下層にあ
るＮ+層はＮ+貫通層１９と称し、Ｎ+基板１７と電気的
に接続されている。またＮ+埋め込み層２０はＣＭＯＳ
ＦＥＴ領域（ＰＭＯＳＦＥＴ２およびＮＭＯＳＦＥＴ
３）の下層にあり、Ｎ+基板１７とは接続されておらず
電気的に絶縁が保たれている。一方、各トランジスタ上
層には電極２１が形成されており、中でも電極２１ｂは
ＭＯＳトランジスタのゲート電極である。これら電極の
電気的な絶縁およびトランジスタの表面保護のために、
各トランジスタおよびＮ型エピタキシャル層１８上の所
定箇所に酸化膜２２と層間膜２８が形成されている。
【００１９】次に、本発明のＩＰＤの製造工程について
述べる。但し、バイポーラトランジスタ領域の説明につ
いては省略する。図２はＰ型アイソレーション拡散層を
形成する工程を示している。図示せぬレジストをマスク
としてＮ型エピタキシャル層１８中の所定箇所にイオン
注入法によりボロンを注入し、Ｐ型アイソレーション拡
散層２４を形成する。このＰ型アイソレーション拡散層
２４はＮ型エピタキシャル層１８を複数の領域に分割
し、さらにこれらの領域を電気的に絶縁するものであ
る。これらの領域は、後の工程で各種トランジスタを形
成するための予定領域なるもので、図中右端からパワー
ＭＯＳＦＥＴ予定領域２６、ＰＭＯＳＦＥＴ予定領域２
５ａ、ＮＭＯＳＦＥＴ予定領域２５ｂと称する。
述べる。但し、バイポーラトランジスタ領域の説明につ
いては省略する。図２はＰ型アイソレーション拡散層を
形成する工程を示している。図示せぬレジストをマスク
としてＮ型エピタキシャル層１８中の所定箇所にイオン
注入法によりボロンを注入し、Ｐ型アイソレーション拡
散層２４を形成する。このＰ型アイソレーション拡散層
２４はＮ型エピタキシャル層１８を複数の領域に分割
し、さらにこれらの領域を電気的に絶縁するものであ
る。これらの領域は、後の工程で各種トランジスタを形
成するための予定領域なるもので、図中右端からパワー
ＭＯＳＦＥＴ予定領域２６、ＰＭＯＳＦＥＴ予定領域２
５ａ、ＮＭＯＳＦＥＴ予定領域２５ｂと称する。
【００２０】図３はＰウェル層を形成する工程を示して
いる。先ず、Ｎ型エピタキシャル層１８表面の所定箇所
に酸化膜２２、ゲート電極２１ｂ、を順次形成し、次
に、これらの表面全面にレジスト２３を塗布しパターニ
ングする。そしてこのレジスト２３あるいはゲートをマ
スクとして、パワーＭＯＳＦＥＴ予定領域２６とＮＭＯ
ＳＦＥＴ予定領域２５ｂにイオン注入法によってボロン
を注入し、Ｐウェル層５とＰウェル層６を形成する。図
４はＮ+層を形成する工程を示している。Ｎ+層にはパワ
ーＭＯＳＦＥＴのＮ+ソースとＮＭＯＳＦＥＴのＮ+ソー
スおよびＮ+ドレインがある。先ず、レジスト２３を形
成した後パターニングし、各トランジスタのウェル領域
の所定箇所を露出させる。次に、この露出面からイオン
注入法により砒素（Ａｓ）を注入し、Ｎ+ソース８、Ｎ+
ソース９、Ｎ+ドレイン１０を形成する。
いる。先ず、Ｎ型エピタキシャル層１８表面の所定箇所
に酸化膜２２、ゲート電極２１ｂ、を順次形成し、次
に、これらの表面全面にレジスト２３を塗布しパターニ
ングする。そしてこのレジスト２３あるいはゲートをマ
スクとして、パワーＭＯＳＦＥＴ予定領域２６とＮＭＯ
ＳＦＥＴ予定領域２５ｂにイオン注入法によってボロン
を注入し、Ｐウェル層５とＰウェル層６を形成する。図
４はＮ+層を形成する工程を示している。Ｎ+層にはパワ
ーＭＯＳＦＥＴのＮ+ソースとＮＭＯＳＦＥＴのＮ+ソー
スおよびＮ+ドレインがある。先ず、レジスト２３を形
成した後パターニングし、各トランジスタのウェル領域
の所定箇所を露出させる。次に、この露出面からイオン
注入法により砒素（Ａｓ）を注入し、Ｎ+ソース８、Ｎ+
ソース９、Ｎ+ドレイン１０を形成する。
【００２１】図５はＰ+層を形成する工程を示してい
る。Ｐ+層にはパワーＭＯＳのＰ+コンタクトとＰＭＯＳ
ＦＥＴのＰ+ソースおよびＰ+ドレインがある。先ず、レ
ジスト２３を塗布した後パターニングし、各トランジス
タの所定箇所を露出させる。さらに、この露出面からイ
オン注入法によりボロンを注入し、Ｐ+コンタクト１
３、Ｐ+ソース１４、Ｐ+ドレイン１５を形成する。 図
６は電極を形成する工程を示している。先ず、全面に層
間膜２８を形成し、さらにこの上に図示せぬレジストを
塗布しパターニングする。次に、このレジストをマスク
にＮ+層およびＰ+層上の層間膜２８をエッチングし開口
部を形成する。最後に、この開口部にＡｌ−Ｓｉ−Ｃｕ
からなる導電性材料を埋設し、電極２１を形成する。
る。Ｐ+層にはパワーＭＯＳのＰ+コンタクトとＰＭＯＳ
ＦＥＴのＰ+ソースおよびＰ+ドレインがある。先ず、レ
ジスト２３を塗布した後パターニングし、各トランジス
タの所定箇所を露出させる。さらに、この露出面からイ
オン注入法によりボロンを注入し、Ｐ+コンタクト１
３、Ｐ+ソース１４、Ｐ+ドレイン１５を形成する。 図
６は電極を形成する工程を示している。先ず、全面に層
間膜２８を形成し、さらにこの上に図示せぬレジストを
塗布しパターニングする。次に、このレジストをマスク
にＮ+層およびＰ+層上の層間膜２８をエッチングし開口
部を形成する。最後に、この開口部にＡｌ−Ｓｉ−Ｃｕ
からなる導電性材料を埋設し、電極２１を形成する。
【００２２】図１において、本発明はパワーＭＯＳＦＥ
Ｔ１の形成時に拡散されるＰウェル層５を、ＮＭＯＳＦ
ＥＴ３のＰウェル層６の製造工程に適用し、さらにこの
Ｐウェル層６はボロンをイオン注入法で注入し、横方向
の拡散部分を接触させることにより、ＮＭＯＳＦＥＴ３
を形成するというものである。さらに図３においては、
従来構造のＮＭＯＳＦＥＴのＰウェル層はパワーＭＯＳ
ＦＥＴのＰウェル層と別の拡散であったのに対し、本発
明ではこのＮＭＯＳＦＥＴのＰウェル層をパワーＭＯＳ
ＦＥＴのＰウェル層と同時に形成することにより、工程
数を削減することができる。さらに、本工程を用いて製
造されたＮＭＯＳＦＥＴのしきい値電圧は、その構造上
パワーＭＯＳＦＥＴとほぼ同じであり、従って回路設計
が容易となる。次に各ＭＯＳＦＥＴ間のしきい値電圧に
ついて述べる。
Ｔ１の形成時に拡散されるＰウェル層５を、ＮＭＯＳＦ
ＥＴ３のＰウェル層６の製造工程に適用し、さらにこの
Ｐウェル層６はボロンをイオン注入法で注入し、横方向
の拡散部分を接触させることにより、ＮＭＯＳＦＥＴ３
を形成するというものである。さらに図３においては、
従来構造のＮＭＯＳＦＥＴのＰウェル層はパワーＭＯＳ
ＦＥＴのＰウェル層と別の拡散であったのに対し、本発
明ではこのＮＭＯＳＦＥＴのＰウェル層をパワーＭＯＳ
ＦＥＴのＰウェル層と同時に形成することにより、工程
数を削減することができる。さらに、本工程を用いて製
造されたＮＭＯＳＦＥＴのしきい値電圧は、その構造上
パワーＭＯＳＦＥＴとほぼ同じであり、従って回路設計
が容易となる。次に各ＭＯＳＦＥＴ間のしきい値電圧に
ついて述べる。
【００２３】図８は本発明のＩＰＤの断面を観察したも
のであり、ＮＭＯＳＦＥＴとパワーＭＯＳＦＥＴのＰウ
ェル層断面における不純物拡散層の状態を示している。
図（ａ）はＮＭＯＳＦＥＴのＰウェル層の断面を示した
拡大図である。図（ｂ）は図（ａ）中矢印ｙで示した部
分における深さ方向に対する不純物濃度分布を示してい
る。（ｃ）はパワーＭＯＳＦＥＴのＰウェル層の断面を
示した拡大図である。図（ｄ）は図（ｃ）中矢印ｘで示
した部分における横方向に対する不純物濃度分布を示し
ている。図（ａ）、（ｃ）における矢印の原点は、不純
物拡散時における拡散源の導入位置を、その向きは特性
評価上重要な方向を示している。
のであり、ＮＭＯＳＦＥＴとパワーＭＯＳＦＥＴのＰウ
ェル層断面における不純物拡散層の状態を示している。
図（ａ）はＮＭＯＳＦＥＴのＰウェル層の断面を示した
拡大図である。図（ｂ）は図（ａ）中矢印ｙで示した部
分における深さ方向に対する不純物濃度分布を示してい
る。（ｃ）はパワーＭＯＳＦＥＴのＰウェル層の断面を
示した拡大図である。図（ｄ）は図（ｃ）中矢印ｘで示
した部分における横方向に対する不純物濃度分布を示し
ている。図（ａ）、（ｃ）における矢印の原点は、不純
物拡散時における拡散源の導入位置を、その向きは特性
評価上重要な方向を示している。
【００２４】図（ａ）より、ＮＭＯＳＦＥＴの製造工程
においては、先ずゲート電極２１ｂの両端から不純物を
イオン注入するため２つの分布を有するウェル層６が形
成される。このとき、ウェル層６には２つのピークが生
じ、ピーク間のには谷間ができる。その後、ウェル層６
形成時と同じ位置から不純物をイオン注入し、Ｎ+ソー
ス９、Ｎ+ドレインが形成される。このときの谷間部分
の不純物濃度を示しているのが図（ｂ）である。従来の
ＭＯＳＦＥＴ断面の不純物濃度を示す図１８（ｂ）と比
較すると、Ｐの分布のピークが低くなっており、またＰ
とＮの境界が基板表面に移動していることが判る。とこ
ろで図８（ｄ）の不純物濃度分布は、従来の二重拡散Ｍ
ＯＳＦＥＴと何等変化せず、従って、Ｐの分布における
ピーク値も変化していない。そこで図（ｂ）と図（ｄ）
を比較してみると、Ｐの分布において、そのピーク値が
ほぼ同じになることが判る。ピーク値がほぼ同じになる
理由は、ＮＭＯＳＦＥＴのウェル層６を形成する際に、
ゲート電極２１ｂの両端から、つまり２箇所から不純物
であるＰを注入することにより、ウェル層６に２つの分
布を形成することによって、各々の分布の両端を重なり
合わせることで、チャネル領域のＰの分布を調整するこ
とができたためである。
においては、先ずゲート電極２１ｂの両端から不純物を
イオン注入するため２つの分布を有するウェル層６が形
成される。このとき、ウェル層６には２つのピークが生
じ、ピーク間のには谷間ができる。その後、ウェル層６
形成時と同じ位置から不純物をイオン注入し、Ｎ+ソー
ス９、Ｎ+ドレインが形成される。このときの谷間部分
の不純物濃度を示しているのが図（ｂ）である。従来の
ＭＯＳＦＥＴ断面の不純物濃度を示す図１８（ｂ）と比
較すると、Ｐの分布のピークが低くなっており、またＰ
とＮの境界が基板表面に移動していることが判る。とこ
ろで図８（ｄ）の不純物濃度分布は、従来の二重拡散Ｍ
ＯＳＦＥＴと何等変化せず、従って、Ｐの分布における
ピーク値も変化していない。そこで図（ｂ）と図（ｄ）
を比較してみると、Ｐの分布において、そのピーク値が
ほぼ同じになることが判る。ピーク値がほぼ同じになる
理由は、ＮＭＯＳＦＥＴのウェル層６を形成する際に、
ゲート電極２１ｂの両端から、つまり２箇所から不純物
であるＰを注入することにより、ウェル層６に２つの分
布を形成することによって、各々の分布の両端を重なり
合わせることで、チャネル領域のＰの分布を調整するこ
とができたためである。
【００２５】ＭＯＳＦＥＴを動作させるためのしきい値
電圧は、チャネル領域のＰのピーク値でほぼ決定される
が、本願のようにＮＭＯＳＦＥＴ側のしきい値を調整す
ることにより、パワーＭＯＳＦＥＴのしきい値と同等に
することができ、よって回路設計が非常に容易となる。
電圧は、チャネル領域のＰのピーク値でほぼ決定される
が、本願のようにＮＭＯＳＦＥＴ側のしきい値を調整す
ることにより、パワーＭＯＳＦＥＴのしきい値と同等に
することができ、よって回路設計が非常に容易となる。
【００２６】また、ＮＭＯＳ３ＦＥＴにおいて、素子と
Ｎ型エピタキシャル層１８の分離耐圧についてもパワー
ＭＯＳＦＥＴのソース‐ドレイン耐圧と同等である。こ
の特性を利用すると図７に示す自己分離型のＩＰＤが可
能となる。このＩＰＤは縦型のパワーＭＯＳＦＥＴ１と
ＮＭＯＳＦＥＴ３を自己分離で集積したもので、本発明
の製造方法によるＮＭＯＳＦＥＴは分離耐圧が十分に高
いことから実用上問題ない。さらに、このＩＰＤにおい
ては、ＰｏｌｙＳｉ抵抗、ＰｏｌｙＳｉダイオード等を
組み合わせることによって制御回路を構成することが容
易であり、従ってパワーＭＯＳＦＥＴを形成するプロセ
スに工程を追加することなくＩＰＤを製造することがで
きる。また図９に示すように、縦型のパワーＭＯＳＦＥ
Ｔの代わりに横型のパワーＭＯＳＦＥＴ１を用いてＮＭ
ＯＳＦＥＴ３を集積しても同様の効果を得ることがで
き、加えて基板にエピタキシャルウェハを使用する必要
がなくさらに低コストでＩＰＤを製造することができ
る。
Ｎ型エピタキシャル層１８の分離耐圧についてもパワー
ＭＯＳＦＥＴのソース‐ドレイン耐圧と同等である。こ
の特性を利用すると図７に示す自己分離型のＩＰＤが可
能となる。このＩＰＤは縦型のパワーＭＯＳＦＥＴ１と
ＮＭＯＳＦＥＴ３を自己分離で集積したもので、本発明
の製造方法によるＮＭＯＳＦＥＴは分離耐圧が十分に高
いことから実用上問題ない。さらに、このＩＰＤにおい
ては、ＰｏｌｙＳｉ抵抗、ＰｏｌｙＳｉダイオード等を
組み合わせることによって制御回路を構成することが容
易であり、従ってパワーＭＯＳＦＥＴを形成するプロセ
スに工程を追加することなくＩＰＤを製造することがで
きる。また図９に示すように、縦型のパワーＭＯＳＦＥ
Ｔの代わりに横型のパワーＭＯＳＦＥＴ１を用いてＮＭ
ＯＳＦＥＴ３を集積しても同様の効果を得ることがで
き、加えて基板にエピタキシャルウェハを使用する必要
がなくさらに低コストでＩＰＤを製造することができ
る。
【００２７】第２の実施例を次に示す。図１０はＰウェ
ル層において不純物濃度の低い部分にドレインを形成し
た場合のＮＭＯＳＦＥＴの断面を示している。Ｐウェル
層６は本発明の製造方法によって形成されたものであ
り、９がＮ+ソース、１０がＮ+ドレインを示している。
この場合Ｎ+ドレイン１０下のＰウェル領域の不純物濃
度が図１に示したＮＭＯＳ３のＮ+ドレイン１０下方の
不純物濃度より低く設定されており、その結果、ドレイ
ン‐ソース耐圧を高くすることができる。
ル層において不純物濃度の低い部分にドレインを形成し
た場合のＮＭＯＳＦＥＴの断面を示している。Ｐウェル
層６は本発明の製造方法によって形成されたものであ
り、９がＮ+ソース、１０がＮ+ドレインを示している。
この場合Ｎ+ドレイン１０下のＰウェル領域の不純物濃
度が図１に示したＮＭＯＳ３のＮ+ドレイン１０下方の
不純物濃度より低く設定されており、その結果、ドレイ
ン‐ソース耐圧を高くすることができる。
【００２８】これまでの実施例ではＮ型のパワーＭＯＳ
とＮＭＯＳＦＥＴを集積する例について述べてきたが、
図１１に示すようなＰ型のパワーＭＯＳＦＥＴ１とＰＭ
ＯＳＦＥＴ２を集積するＩＰＤについても本発明は有効
である。
とＮＭＯＳＦＥＴを集積する例について述べてきたが、
図１１に示すようなＰ型のパワーＭＯＳＦＥＴ１とＰＭ
ＯＳＦＥＴ２を集積するＩＰＤについても本発明は有効
である。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
同一基板上にＭＯＳＦＥＴおよびパワーＭＯＳＦＥＴを
多数搭載するＩＰＤ( インテリジェントパワーデバイ
ス) を製造するにあたり、製造工程数の削減、製造コス
トの低減が図れると同時に、回路設計も容易となる。
同一基板上にＭＯＳＦＥＴおよびパワーＭＯＳＦＥＴを
多数搭載するＩＰＤ( インテリジェントパワーデバイ
ス) を製造するにあたり、製造工程数の削減、製造コス
トの低減が図れると同時に、回路設計も容易となる。
【図１】本発明の第１の実施例を示すＰウェル層を共通
化して製造したＩＰＤの断面図。
化して製造したＩＰＤの断面図。
【図２】本発明であってＰ型アイソレーション拡散層を
形成する工程を示す断面図。
形成する工程を示す断面図。
【図３】本発明であってＰウェル層を形成する工程を示
す断面図。
す断面図。
【図４】本発明であってＮ+素子層を形成する工程を示
す断面図。
す断面図。
【図５】本発明であってＰ+素子層を形成する工程を示
す断面図。
す断面図。
【図６】本発明であって電極を形成する工程を示す断面
図。
図。
【図７】本発明であって縦型のパワーＭＯＳとＮＭＯＳ
を自己分離で集積した場合のＩＰＤの断面図。
を自己分離で集積した場合のＩＰＤの断面図。
【図８】本発明であってウェル層を示すＩＰＤの断面
図。
図。
【図９】本発明であって横型のパワーＭＯＳとＮＭＯＳ
を自己分離で集積した場合のＩＰＤの断面図。
を自己分離で集積した場合のＩＰＤの断面図。
【図１０】本発明の第２の実施例を示すＮＭＯＳのＰウ
ェル層の不純物濃度の低い部分にドレインを形成した場
合のＩＰＤの断面図。
ェル層の不純物濃度の低い部分にドレインを形成した場
合のＩＰＤの断面図。
【図１１】本発明であってＰ型のパワーＭＯＳとＰＭＯ
Ｓを集積した場合のＩＰＤの断面図。
Ｓを集積した場合のＩＰＤの断面図。
【図１２】従来のＩＰＤの断面図。
【図１３】従来のＰウェル層を形成する工程を示す断面
図。
図。
【図１４】従来のＰウェル層を形成する工程を示す断面
図。
図。
【図１５】従来のＮ+素子層を形成する工程を示す断面
図。
図。
【図１６】従来のＰ+素子層を形成する工程を示す断面
図。
図。
【図１７】従来の電極を形成する工程を示す断面図。
【図１８】従来のＰウェル層の不純物拡散を示す断面
図。
図。
１ パワーＭＯＳＦＥＴ ２ ＰＭＯＳＦＥＴ ３ ＮＭＯＳＦＥＴ ４ バイポーラトランジスタ ５ Ｐウェル層 ６ Ｐウェル層 ７ Ｐベース層 ８ Ｎ+ソース ９ Ｎ+ソース １０ Ｎ+ドレイン １１ Ｎ+エミッタ １２ Ｎ+コレクタ １３ Ｐ+コンタクト １４ Ｐ+ソース １５ Ｐ+ドレイン １６ Ｐ+ベース １７ Ｎ+基板 １８ Ｎ型エピタキシャル層 １９ Ｎ+貫通層 ２０ Ｎ+埋め込み層 ２１ａ 電極 ２１ｂ ゲート電極 ２２ 酸化膜 ２３ レジスト ２４ Ｐ型アイソレーション拡散層 ２５ａ ＰＭＯＳＦＥＴ予定領域 ２５ｂ ＮＭＯＳＦＥＴ予定領域 ２６ パワーＭＯＳＦＥＴ予定領域 ２７ バイポーラトランジスタ予定領域 ２８ 層間膜 ２９ パワーＭＯＳＦＥＴのドレイン電極 ３０ Ｐ型エピタキシャル層
Claims (5)
- 【請求項１】 第１導電型の半導体基板の所定箇所に第
２導電型のアイソレーション拡散層を形成し、前記半導
体基板の表面に電気的に独立する第１及び第２の領域を
得る工程と、 前記第１及び第２の領域の所定箇所に各々第１のゲート
及び第２のゲートを形成する工程と、 この第１及び第２のゲートをマスクにして前記半導体基
板に不純物を注入し、前記第１の領域に、前記第１のゲ
ートの下部全体に回り込む第２電型の第１のウェル層
を、前記第２の領域に、前記第２のゲートの下部全体に
回り込む第２導電型の第２のウェル層を形成する工程
と、 前記第１のウェル層に第１のソース及び第１のドレイン
を形成し、かつ前記第２のウェル層に第２のソースを形
成し、さらに前記半導体基板の内、前記第２のウェル層
の下部に第２のドレインを形成する工程を具備し、 前記第１の領域に前記第１のゲート、前記第１のソース
及び前記第１のドレインからなるＭＯＳＦＥＴを、前記
第２の領域には前記第２のゲート、前記第２のソース及
び前記第２のドレインからなるパワーＭＯＳＦＥＴを形
成することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第１のウェル層と前記第２のウェル
層を形成する工程において、 前記第１のウェル層の前記第１のゲートの下の領域の不
純物濃度と、前記第２のウェル層の前記第２のゲートの
下の領域の不純物濃度が実質的に同等となる様に、前記
不純物を注入することを特徴とする請求項１記載の半導
体装置の製造方法。 - 【請求項３】前記第１のウェル層と前記第２のウェル層
を形成する工程において、 前記第１のウェル層が２つの分布形態であり、それぞれ
の分布の隣り合う端部が相互に重なり合うように形成す
ることを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項４】 前記ソース及び前記ドレインを形成する
工程において、前記第１のウェル層に形成する前記ソー
ス及び前記ドレインを二重拡散によって形成することを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項５】 前記第１のウェル層と前記第２のウェル
層を形成する工程において、 前記第１のウェル層が前記第２のウェル層と同時に形成
することを特徴とする請求項１記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7126045A JPH08321604A (ja) | 1995-05-25 | 1995-05-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7126045A JPH08321604A (ja) | 1995-05-25 | 1995-05-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08321604A true JPH08321604A (ja) | 1996-12-03 |
Family
ID=14925296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7126045A Pending JPH08321604A (ja) | 1995-05-25 | 1995-05-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08321604A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6555894B2 (en) * | 1998-04-20 | 2003-04-29 | Intersil Americas Inc. | Device with patterned wells and method for forming same |
| JP2008277842A (ja) * | 2002-04-22 | 2008-11-13 | Power Integrations Inc | 分散されたゲートドライバを備えた電源集積回路 |
-
1995
- 1995-05-25 JP JP7126045A patent/JPH08321604A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6555894B2 (en) * | 1998-04-20 | 2003-04-29 | Intersil Americas Inc. | Device with patterned wells and method for forming same |
| US6979885B2 (en) | 1998-04-20 | 2005-12-27 | Intersil Americas Inc. | Devices with patterned wells and method for forming same |
| JP2008277842A (ja) * | 2002-04-22 | 2008-11-13 | Power Integrations Inc | 分散されたゲートドライバを備えた電源集積回路 |
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