JPH08321604A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH08321604A JPH08321604A JP7126045A JP12604595A JPH08321604A JP H08321604 A JPH08321604 A JP H08321604A JP 7126045 A JP7126045 A JP 7126045A JP 12604595 A JP12604595 A JP 12604595A JP H08321604 A JPH08321604 A JP H08321604A
- Authority
- JP
- Japan
- Prior art keywords
- well layer
- layer
- forming
- region
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【構成】 本発明の半導体装置の製造方法は、同一基板
上にMOSFETおよびパワーMOSFETを多数搭載
するIPD( インテリジェントパワーデバイス)を製造
するにあたり、各トランジスタのゲートをマスクにウェ
ル層を形成する工程を具備していることを特徴とする。 【効果】 本発明にれば、IPD( インテリジェントパ
ワーデバイス) を製造するにあたり、製造工程数の削
減、製造コストの低減が図れると同時に、回路設計も容
易となる。
上にMOSFETおよびパワーMOSFETを多数搭載
するIPD( インテリジェントパワーデバイス)を製造
するにあたり、各トランジスタのゲートをマスクにウェ
ル層を形成する工程を具備していることを特徴とする。 【効果】 本発明にれば、IPD( インテリジェントパ
ワーデバイス) を製造するにあたり、製造工程数の削
減、製造コストの低減が図れると同時に、回路設計も容
易となる。
Description
【0001】
【産業上の利用分野】本発明は電力用パワーMOSFE
Tと制御用回路をモノリシックに集積する半導体装置
(インテリジェントパワーデバイス、以下IPDとす
る)に関するものである。
Tと制御用回路をモノリシックに集積する半導体装置
(インテリジェントパワーデバイス、以下IPDとす
る)に関するものである。
【0002】
【従来の技術】IPDでは、一般的に出力素子となる縦
型、あるいは横型のパワーMOSFET(以下パワーM
OSFETとする)、同一基板上にPチャネルとNチャ
ネルのMOSを形成するコンプリメンタリーMOSFE
T(以下CMOSFETとする)、およびバイポーラト
ランジスタ等の素子が多数搭載される。CMOSFET
にはNチャネルMOSFET(以下NMOSFETとす
る)とPチャネルMOSFET(以下PMOSFETと
する)があり、バイポーラトランジスタにはNPN型と
PNP型がある。またIPDを製造する場合、各素子を
構成する拡散層はその製造工程において極力共通化を行
い製造工程を削減している。
型、あるいは横型のパワーMOSFET(以下パワーM
OSFETとする)、同一基板上にPチャネルとNチャ
ネルのMOSを形成するコンプリメンタリーMOSFE
T(以下CMOSFETとする)、およびバイポーラト
ランジスタ等の素子が多数搭載される。CMOSFET
にはNチャネルMOSFET(以下NMOSFETとす
る)とPチャネルMOSFET(以下PMOSFETと
する)があり、バイポーラトランジスタにはNPN型と
PNP型がある。またIPDを製造する場合、各素子を
構成する拡散層はその製造工程において極力共通化を行
い製造工程を削減している。
【0003】図12に従来のIPDの断面図を示す。図
中波線は各トランジスタ領域を、またN、N+、P、P+
は素子の導電型と不純物濃度を示している。N+基板1
7上にP型エピタキシャル層30が形成され、その上の
N型エピタキシャル層18中に不純物を拡散することに
より複数のトランジスタが形成されている。さらにこれ
らのトランジスタの種類は、図中右端からパワーMOS
FET1、PMOSFET2、NMOSFET3、バイ
ポーラトランジスタ4であり、それぞれP型アイソレー
ション拡散層24により電気的に絶縁が保たれている。
各トランジスタの最下層にはN+層が形成されており、
特にパワーMOSFET1の最下層に形成されるN+層
はN+貫通層として19で示す。さらにこのN+貫通層1
9はN+基板17と電気的に接続されている。またN+埋
め込み層20はCMOSFET領域(PMOSFET2
およびNMOSFET3)とバイポーラトランジスタ4
の最下層にありN+基板17とは接続されておらず電気
的に絶縁が保たれている。一方、各トランジスタ上層部
には電極21が形成されており、中でも電極21bは各
MOSFETのゲート電極である。これら電極の電気的
な絶縁およびトランジスタの表面保護のために、各トラ
ンジスタおよびN型エピタキシャル層18上の所定箇所
に酸化膜22と層間膜28が形成されている。また、パ
ワーMOSFET1のドレイン電極はN+基板17の下
部に形成されており29で示す。
中波線は各トランジスタ領域を、またN、N+、P、P+
は素子の導電型と不純物濃度を示している。N+基板1
7上にP型エピタキシャル層30が形成され、その上の
N型エピタキシャル層18中に不純物を拡散することに
より複数のトランジスタが形成されている。さらにこれ
らのトランジスタの種類は、図中右端からパワーMOS
FET1、PMOSFET2、NMOSFET3、バイ
ポーラトランジスタ4であり、それぞれP型アイソレー
ション拡散層24により電気的に絶縁が保たれている。
各トランジスタの最下層にはN+層が形成されており、
特にパワーMOSFET1の最下層に形成されるN+層
はN+貫通層として19で示す。さらにこのN+貫通層1
9はN+基板17と電気的に接続されている。またN+埋
め込み層20はCMOSFET領域(PMOSFET2
およびNMOSFET3)とバイポーラトランジスタ4
の最下層にありN+基板17とは接続されておらず電気
的に絶縁が保たれている。一方、各トランジスタ上層部
には電極21が形成されており、中でも電極21bは各
MOSFETのゲート電極である。これら電極の電気的
な絶縁およびトランジスタの表面保護のために、各トラ
ンジスタおよびN型エピタキシャル層18上の所定箇所
に酸化膜22と層間膜28が形成されている。また、パ
ワーMOSFET1のドレイン電極はN+基板17の下
部に形成されており29で示す。
【0004】次に、このIPDの製造工程の概略を以下
に述べる。図13はPウェル層を形成する工程を示して
いる。図示せぬレジストをマスクとして、先ず、NMO
SFET予定領域25bにイオン注入法によりボロンを
注入しPウェル層6を形成する。次に、N型エピタキシ
ャル層18中の所定箇所にイオン注入法によりボロンを
注入し、P型アイソレーション層24を形成する。この
P型アイソレーション層24はN型エピタキシャル層1
8を複数の領域に分割し、さらにこれらの領域を電気的
に絶縁するものである。これらの領域は、後の工程で各
種トランジスタを形成するための予定領域なるもので、
図中右端からパワーMOSFET予定領域26、PMO
SFET予定領域25a、NMOSFET予定領域25
b、バイポーラトランジスタ予定領域27と称する。
に述べる。図13はPウェル層を形成する工程を示して
いる。図示せぬレジストをマスクとして、先ず、NMO
SFET予定領域25bにイオン注入法によりボロンを
注入しPウェル層6を形成する。次に、N型エピタキシ
ャル層18中の所定箇所にイオン注入法によりボロンを
注入し、P型アイソレーション層24を形成する。この
P型アイソレーション層24はN型エピタキシャル層1
8を複数の領域に分割し、さらにこれらの領域を電気的
に絶縁するものである。これらの領域は、後の工程で各
種トランジスタを形成するための予定領域なるもので、
図中右端からパワーMOSFET予定領域26、PMO
SFET予定領域25a、NMOSFET予定領域25
b、バイポーラトランジスタ予定領域27と称する。
【0005】図14はPウェル層を形成する工程を示し
ている。先ず、N型エピタキシャル層18表面の所定箇
所に酸化膜22、ゲート電極21b、を順次形成し、次
に、これらの表面全面にレジスト23を塗布しパターニ
ングする。そしてこのレジスト23をマスクとして、パ
ワーMOSFET予定領域26とバイポーラトランジス
タ予定領域27にイオン注入法によってボロンを注入
し、Pウェル層5とPベース層7を形成する。
ている。先ず、N型エピタキシャル層18表面の所定箇
所に酸化膜22、ゲート電極21b、を順次形成し、次
に、これらの表面全面にレジスト23を塗布しパターニ
ングする。そしてこのレジスト23をマスクとして、パ
ワーMOSFET予定領域26とバイポーラトランジス
タ予定領域27にイオン注入法によってボロンを注入
し、Pウェル層5とPベース層7を形成する。
【0006】図15はN+層を形成する工程を示してい
る。N+層にはパワーMOSFETのN+ソースとNMO
SFETのN+ソースおよびN+ドレインとバイポーラト
ランジスタのN+エミッタおよびN+コレクタがある。先
ず、表面全面にレジスト23を塗布した後にこれをパタ
ーニングし、各トランジスタの所定箇所を露出させる。
次に、この露出面からイオン注入法により砒素(As)
を注入し、N+ソース8、N+ソース9、N+ドレイン1
0、N+エミッタ11、N+コレクタ12を形成する。
る。N+層にはパワーMOSFETのN+ソースとNMO
SFETのN+ソースおよびN+ドレインとバイポーラト
ランジスタのN+エミッタおよびN+コレクタがある。先
ず、表面全面にレジスト23を塗布した後にこれをパタ
ーニングし、各トランジスタの所定箇所を露出させる。
次に、この露出面からイオン注入法により砒素(As)
を注入し、N+ソース8、N+ソース9、N+ドレイン1
0、N+エミッタ11、N+コレクタ12を形成する。
【0007】図16はP+層を形成する工程を示してい
る。P+層にはパワーMOSFETのP+コンタクトとP
MOSFETのP+ソースおよびP+ドレインとバイポー
ラトランジスタのP+ベースがある。先ず、表面全面に
レジスト23を塗布した後にこれをパターニングし、各
トランジスタの所定箇所を露出させる。さらに、この露
出面からイオン注入法によりボロンを注入し、P+コン
タクト13、P+ソース14、P+ドレイン15、P+ベ
ース16を形成する。
る。P+層にはパワーMOSFETのP+コンタクトとP
MOSFETのP+ソースおよびP+ドレインとバイポー
ラトランジスタのP+ベースがある。先ず、表面全面に
レジスト23を塗布した後にこれをパターニングし、各
トランジスタの所定箇所を露出させる。さらに、この露
出面からイオン注入法によりボロンを注入し、P+コン
タクト13、P+ソース14、P+ドレイン15、P+ベ
ース16を形成する。
【0008】図17は電極を形成する工程を示してい
る。先ず、表面全面に層間膜28を形成し、さらにこの
上に図示せぬレジストを塗布し層間膜28をパターニン
グする。次に、このレジストをマスクに半導体基板上の
N+層およびP+層上に開口部を形成する。最後に、この
開口部にAl−Si−Cuからなる導電性材料を埋設
し、電極21aを形成する。
る。先ず、表面全面に層間膜28を形成し、さらにこの
上に図示せぬレジストを塗布し層間膜28をパターニン
グする。次に、このレジストをマスクに半導体基板上の
N+層およびP+層上に開口部を形成する。最後に、この
開口部にAl−Si−Cuからなる導電性材料を埋設
し、電極21aを形成する。
【0009】上記のように、IPDの製造に際しては異
種のトランジスタを形成するにあたり、不純物を拡散さ
せる工程が多数ある。このため従来では製造工程削減の
ために同型の不純物を拡散させる場合には不純物拡散工
程を共通化させている。図13から図17に示したIP
Dの製造過程で共通化している部分を以下に示す。
種のトランジスタを形成するにあたり、不純物を拡散さ
せる工程が多数ある。このため従来では製造工程削減の
ために同型の不純物を拡散させる場合には不純物拡散工
程を共通化させている。図13から図17に示したIP
Dの製造過程で共通化している部分を以下に示す。
【0010】(1) パワーMOSFET1のPウェル
層5とバイポーラトランジスタ4のPベース層7 (2) パワーMOSFET1のN+ソース8とNMO
SFET3のN+ソース9とN+ドレイン10とバイポー
ラトランジスタ4のN+エミッタ11およびN+コレクタ
12 (3) パワーMOSFET1のP+コンタクト13と
PMOSFET2のP+ソース14とP+ドレイン15と
バイポーラトランジスタ4のP+ベース16 従来の製
造方法においては、上記共通化によって工程数がかなり
削減されているが、さらなる製造工程の削減を行うため
に、次に示す不純物拡散工程の共通化が考えられてい
る。 (4) NMOSFET3のPウェル層6と他のトラン
ジスタのPウェル層(Pウェル層5、Pベース層7) しかしこの場合、単なる製造工程の共通化ではしきい値
電圧特性の異なるトランジスタが形成されてしまう。
層5とバイポーラトランジスタ4のPベース層7 (2) パワーMOSFET1のN+ソース8とNMO
SFET3のN+ソース9とN+ドレイン10とバイポー
ラトランジスタ4のN+エミッタ11およびN+コレクタ
12 (3) パワーMOSFET1のP+コンタクト13と
PMOSFET2のP+ソース14とP+ドレイン15と
バイポーラトランジスタ4のP+ベース16 従来の製
造方法においては、上記共通化によって工程数がかなり
削減されているが、さらなる製造工程の削減を行うため
に、次に示す不純物拡散工程の共通化が考えられてい
る。 (4) NMOSFET3のPウェル層6と他のトラン
ジスタのPウェル層(Pウェル層5、Pベース層7) しかしこの場合、単なる製造工程の共通化ではしきい値
電圧特性の異なるトランジスタが形成されてしまう。
【0011】
【発明が解決しようとする課題】図18にNMOSFE
TとパワーMOSFETのPウェル層における不純物拡
散の様子を示す。図(a)はNMOSFETのPウェル
層の断面を示した拡大図である。図(b)は図(a)中
矢印yで示した部分における深さ方向に対する不純物濃
度分布を示している。(c)はパワーMOSFETのP
ウェル層の断面を示した拡大図である。図(d)は図
(c)中矢印xで示した部分における横方向に対する不
純物濃度分布を示している。図(a)(c)における矢
印の原点は、不純物拡散時における拡散源の導入位置
を、その向きは特性上重要な方向を示している。
TとパワーMOSFETのPウェル層における不純物拡
散の様子を示す。図(a)はNMOSFETのPウェル
層の断面を示した拡大図である。図(b)は図(a)中
矢印yで示した部分における深さ方向に対する不純物濃
度分布を示している。(c)はパワーMOSFETのP
ウェル層の断面を示した拡大図である。図(d)は図
(c)中矢印xで示した部分における横方向に対する不
純物濃度分布を示している。図(a)(c)における矢
印の原点は、不純物拡散時における拡散源の導入位置
を、その向きは特性上重要な方向を示している。
【0012】図(a)より、NMOSFETの製造工程
は、先ず矢印yの原点からP型の不純物を拡散させPウ
ェル層6を形成する。次にソース9とドレイン10をP
ウェル層6形成時とは別の場所から不純物を拡散させ形
成する。その結果、図(b)に示すような不純物の濃度
分布となる。NMOSFETの動作電圧を律則しそのし
きい値を決定するP領域の不純物濃度は、図中矢印で示
す表面近傍の濃度で決定される。
は、先ず矢印yの原点からP型の不純物を拡散させPウ
ェル層6を形成する。次にソース9とドレイン10をP
ウェル層6形成時とは別の場所から不純物を拡散させ形
成する。その結果、図(b)に示すような不純物の濃度
分布となる。NMOSFETの動作電圧を律則しそのし
きい値を決定するP領域の不純物濃度は、図中矢印で示
す表面近傍の濃度で決定される。
【0013】図(c)より、パワーMOSFETの製造
工程は、先ず矢印xの原点付近からP型の不純物を拡散
させPウェル層5を形成する。次にN+ソース8をPウ
ェル層5形成時と同じ場所から不純物を拡散させ形成す
る。これを二重拡散といい、この工程によって製造され
たMOSFETをDMOSFETという。その結果、図
(d)に示すような不純物の濃度分布となる。Pウェル
層5の分布において、図(b)と比較すると、しきい値
を決定するP領域の不純物濃度に相違が見られる。NM
OSFETの方が不純物濃度が高い。 MOSFETの
動作特性としてしきい値電圧特性がある。これはウェル
層表面近傍の不純物濃度によって決まるもので、高いほ
どしきい値電圧が高くなる。図(b)、図(d)におい
て、しきい値を決定する不純物濃度はNMOSFETの
方が高いことから、単に同一の工程によってNMOSF
ETとDMOSFETを製造した場合、しきい値電圧特
性の違いから回路構成上使用が困難となる。
工程は、先ず矢印xの原点付近からP型の不純物を拡散
させPウェル層5を形成する。次にN+ソース8をPウ
ェル層5形成時と同じ場所から不純物を拡散させ形成す
る。これを二重拡散といい、この工程によって製造され
たMOSFETをDMOSFETという。その結果、図
(d)に示すような不純物の濃度分布となる。Pウェル
層5の分布において、図(b)と比較すると、しきい値
を決定するP領域の不純物濃度に相違が見られる。NM
OSFETの方が不純物濃度が高い。 MOSFETの
動作特性としてしきい値電圧特性がある。これはウェル
層表面近傍の不純物濃度によって決まるもので、高いほ
どしきい値電圧が高くなる。図(b)、図(d)におい
て、しきい値を決定する不純物濃度はNMOSFETの
方が高いことから、単に同一の工程によってNMOSF
ETとDMOSFETを製造した場合、しきい値電圧特
性の違いから回路構成上使用が困難となる。
【0014】上記したように、従来のIPDの製造工程
によりPウェル層の拡散工程を共通化すると、しきい値
電圧特性の異なるトランジスタが製造されてしまい、製
造工程の簡略化が困難であった。本発明では、上記欠点
を除去し、Pウェル層の拡散工程を共通化してもしきい
値電圧特性が同一となるトランジスタの製造方法を提供
することを目的とする。
によりPウェル層の拡散工程を共通化すると、しきい値
電圧特性の異なるトランジスタが製造されてしまい、製
造工程の簡略化が困難であった。本発明では、上記欠点
を除去し、Pウェル層の拡散工程を共通化してもしきい
値電圧特性が同一となるトランジスタの製造方法を提供
することを目的とする。
【0015】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、第1導電型の半導体基板の所定箇所に
第2導電型のアイソレーション拡散層を形成し、前記半
導体基板の表面に電気的に独立する第1及び第2の領域
を得る工程と、第1及び第2の領域の所定箇所に各々第
1のゲート及び第2のゲートを形成する工程と、この第
1及び第2のゲートをマスクにして半導体基板に不純物
を注入し、第1の領域に、第1のゲートの下部全体に回
り込む第2電型の第1のウェル層を、第2の領域に、第
2のゲートの下部全体に回り込む第2導電型の第2のウ
ェル層を形成する工程と、第1のウェル層に第1のソー
ス及び第1のドレインを形成し、かつ第2のウェル層に
第2のソースを形成し、さらに半導体基板の内、第2の
ウェル層の下部に第2のドレインを形成する工程を具備
し、第1の領域に第1のゲート、第1のソース及び第1
のドレインからなるMOSFETを、第2の領域に第2
のゲート、第2のソース及び第2のドレインからなるパ
ワーMOSFETを形成することを特徴とする半導体装
置の製造方法を提供する。
に、本発明では、第1導電型の半導体基板の所定箇所に
第2導電型のアイソレーション拡散層を形成し、前記半
導体基板の表面に電気的に独立する第1及び第2の領域
を得る工程と、第1及び第2の領域の所定箇所に各々第
1のゲート及び第2のゲートを形成する工程と、この第
1及び第2のゲートをマスクにして半導体基板に不純物
を注入し、第1の領域に、第1のゲートの下部全体に回
り込む第2電型の第1のウェル層を、第2の領域に、第
2のゲートの下部全体に回り込む第2導電型の第2のウ
ェル層を形成する工程と、第1のウェル層に第1のソー
ス及び第1のドレインを形成し、かつ第2のウェル層に
第2のソースを形成し、さらに半導体基板の内、第2の
ウェル層の下部に第2のドレインを形成する工程を具備
し、第1の領域に第1のゲート、第1のソース及び第1
のドレインからなるMOSFETを、第2の領域に第2
のゲート、第2のソース及び第2のドレインからなるパ
ワーMOSFETを形成することを特徴とする半導体装
置の製造方法を提供する。
【0016】
【作用】本発明で提供する半導体装置の製造方法を用い
ると、半導体基板にアイソレーション拡散層で電気的に
独立した第1領域および第2領域において、第1の領域
にMOSFETを、そして第2の領域にパワーMOSF
ETを形成する際に、ゲートをマスクとすることによ
り、ウェル層を同時に形成することができるようにな
り、その結果、製造工程を簡略化することができる。ま
た、この時、各MOSFETのしきい値電圧の調整が可
能となるため回路設計の点でも非常に有効となる。
ると、半導体基板にアイソレーション拡散層で電気的に
独立した第1領域および第2領域において、第1の領域
にMOSFETを、そして第2の領域にパワーMOSF
ETを形成する際に、ゲートをマスクとすることによ
り、ウェル層を同時に形成することができるようにな
り、その結果、製造工程を簡略化することができる。ま
た、この時、各MOSFETのしきい値電圧の調整が可
能となるため回路設計の点でも非常に有効となる。
【0017】本発明では、ウェル層形成工程において、
特にMOSFETを形成する際の不純物拡散を、ゲート
をマスクとすることによって、MOSFETの製造工程
においてパワーMOSFETのウェル形成方法を適用可
能とし、その結果、製造工程が簡略化するというもので
ある。さらに、ゲートをマスクにするとMOSFETに
おいてはゲートの両側2箇所から不純物拡散を行えるた
め、ウェルの分布が2つできることになり、その結果、
ゲートの下の隣接する分布の重なり合う部分で不純物濃
度を変化させることが可能となる。この重なり合う部分
がいわゆるチャネル領域であり、この領域の不純物濃度
を調節することによって、同一の半導体基板にしきい値
電圧が実質的に同一なMOSFETやパワーMOSFE
T等の構造の異なるMOSFETを形成することが可能
となる。
特にMOSFETを形成する際の不純物拡散を、ゲート
をマスクとすることによって、MOSFETの製造工程
においてパワーMOSFETのウェル形成方法を適用可
能とし、その結果、製造工程が簡略化するというもので
ある。さらに、ゲートをマスクにするとMOSFETに
おいてはゲートの両側2箇所から不純物拡散を行えるた
め、ウェルの分布が2つできることになり、その結果、
ゲートの下の隣接する分布の重なり合う部分で不純物濃
度を変化させることが可能となる。この重なり合う部分
がいわゆるチャネル領域であり、この領域の不純物濃度
を調節することによって、同一の半導体基板にしきい値
電圧が実質的に同一なMOSFETやパワーMOSFE
T等の構造の異なるMOSFETを形成することが可能
となる。
【0018】
【実施例】本発明の第1の実施例を図1に示す。この図
は本発明において、DMOSFETであるパワーMOS
FETのPウェル層とNMOSFETのPウェル層を共
通化して製造したIPDの断面を示しており、図中波線
は各トランジスタ領域を、またN、N+、P、P+は素子
の導電型と不純物濃度を示している。但しバイポーラト
ランジスタ領域については記載を省略する。N+基板1
7上のP型エピタキシャル層30上に形成されたN型エ
ピタキシャル層18中に不純物を拡散することにより複
数のトランジスタが形成されている。さらにこれらのト
ランジスタの種類は、図中右端からパワーMOSFET
1、PMOSFET2、NMOSFET3であり、それ
ぞれP型アイソレーション拡散層24により電気的に絶
縁が保たれている。各トランジスタの下層にはN+層が
形成されており、特にパワーMOSFET1の下層にあ
るN+層はN+貫通層19と称し、N+基板17と電気的
に接続されている。またN+埋め込み層20はCMOS
FET領域(PMOSFET2およびNMOSFET
3)の下層にあり、N+基板17とは接続されておらず
電気的に絶縁が保たれている。一方、各トランジスタ上
層には電極21が形成されており、中でも電極21bは
MOSトランジスタのゲート電極である。これら電極の
電気的な絶縁およびトランジスタの表面保護のために、
各トランジスタおよびN型エピタキシャル層18上の所
定箇所に酸化膜22と層間膜28が形成されている。
は本発明において、DMOSFETであるパワーMOS
FETのPウェル層とNMOSFETのPウェル層を共
通化して製造したIPDの断面を示しており、図中波線
は各トランジスタ領域を、またN、N+、P、P+は素子
の導電型と不純物濃度を示している。但しバイポーラト
ランジスタ領域については記載を省略する。N+基板1
7上のP型エピタキシャル層30上に形成されたN型エ
ピタキシャル層18中に不純物を拡散することにより複
数のトランジスタが形成されている。さらにこれらのト
ランジスタの種類は、図中右端からパワーMOSFET
1、PMOSFET2、NMOSFET3であり、それ
ぞれP型アイソレーション拡散層24により電気的に絶
縁が保たれている。各トランジスタの下層にはN+層が
形成されており、特にパワーMOSFET1の下層にあ
るN+層はN+貫通層19と称し、N+基板17と電気的
に接続されている。またN+埋め込み層20はCMOS
FET領域(PMOSFET2およびNMOSFET
3)の下層にあり、N+基板17とは接続されておらず
電気的に絶縁が保たれている。一方、各トランジスタ上
層には電極21が形成されており、中でも電極21bは
MOSトランジスタのゲート電極である。これら電極の
電気的な絶縁およびトランジスタの表面保護のために、
各トランジスタおよびN型エピタキシャル層18上の所
定箇所に酸化膜22と層間膜28が形成されている。
【0019】次に、本発明のIPDの製造工程について
述べる。但し、バイポーラトランジスタ領域の説明につ
いては省略する。図2はP型アイソレーション拡散層を
形成する工程を示している。図示せぬレジストをマスク
としてN型エピタキシャル層18中の所定箇所にイオン
注入法によりボロンを注入し、P型アイソレーション拡
散層24を形成する。このP型アイソレーション拡散層
24はN型エピタキシャル層18を複数の領域に分割
し、さらにこれらの領域を電気的に絶縁するものであ
る。これらの領域は、後の工程で各種トランジスタを形
成するための予定領域なるもので、図中右端からパワー
MOSFET予定領域26、PMOSFET予定領域2
5a、NMOSFET予定領域25bと称する。
述べる。但し、バイポーラトランジスタ領域の説明につ
いては省略する。図2はP型アイソレーション拡散層を
形成する工程を示している。図示せぬレジストをマスク
としてN型エピタキシャル層18中の所定箇所にイオン
注入法によりボロンを注入し、P型アイソレーション拡
散層24を形成する。このP型アイソレーション拡散層
24はN型エピタキシャル層18を複数の領域に分割
し、さらにこれらの領域を電気的に絶縁するものであ
る。これらの領域は、後の工程で各種トランジスタを形
成するための予定領域なるもので、図中右端からパワー
MOSFET予定領域26、PMOSFET予定領域2
5a、NMOSFET予定領域25bと称する。
【0020】図3はPウェル層を形成する工程を示して
いる。先ず、N型エピタキシャル層18表面の所定箇所
に酸化膜22、ゲート電極21b、を順次形成し、次
に、これらの表面全面にレジスト23を塗布しパターニ
ングする。そしてこのレジスト23あるいはゲートをマ
スクとして、パワーMOSFET予定領域26とNMO
SFET予定領域25bにイオン注入法によってボロン
を注入し、Pウェル層5とPウェル層6を形成する。図
4はN+層を形成する工程を示している。N+層にはパワ
ーMOSFETのN+ソースとNMOSFETのN+ソー
スおよびN+ドレインがある。先ず、レジスト23を形
成した後パターニングし、各トランジスタのウェル領域
の所定箇所を露出させる。次に、この露出面からイオン
注入法により砒素(As)を注入し、N+ソース8、N+
ソース9、N+ドレイン10を形成する。
いる。先ず、N型エピタキシャル層18表面の所定箇所
に酸化膜22、ゲート電極21b、を順次形成し、次
に、これらの表面全面にレジスト23を塗布しパターニ
ングする。そしてこのレジスト23あるいはゲートをマ
スクとして、パワーMOSFET予定領域26とNMO
SFET予定領域25bにイオン注入法によってボロン
を注入し、Pウェル層5とPウェル層6を形成する。図
4はN+層を形成する工程を示している。N+層にはパワ
ーMOSFETのN+ソースとNMOSFETのN+ソー
スおよびN+ドレインがある。先ず、レジスト23を形
成した後パターニングし、各トランジスタのウェル領域
の所定箇所を露出させる。次に、この露出面からイオン
注入法により砒素(As)を注入し、N+ソース8、N+
ソース9、N+ドレイン10を形成する。
【0021】図5はP+層を形成する工程を示してい
る。P+層にはパワーMOSのP+コンタクトとPMOS
FETのP+ソースおよびP+ドレインがある。先ず、レ
ジスト23を塗布した後パターニングし、各トランジス
タの所定箇所を露出させる。さらに、この露出面からイ
オン注入法によりボロンを注入し、P+コンタクト1
3、P+ソース14、P+ドレイン15を形成する。 図
6は電極を形成する工程を示している。先ず、全面に層
間膜28を形成し、さらにこの上に図示せぬレジストを
塗布しパターニングする。次に、このレジストをマスク
にN+層およびP+層上の層間膜28をエッチングし開口
部を形成する。最後に、この開口部にAl−Si−Cu
からなる導電性材料を埋設し、電極21を形成する。
る。P+層にはパワーMOSのP+コンタクトとPMOS
FETのP+ソースおよびP+ドレインがある。先ず、レ
ジスト23を塗布した後パターニングし、各トランジス
タの所定箇所を露出させる。さらに、この露出面からイ
オン注入法によりボロンを注入し、P+コンタクト1
3、P+ソース14、P+ドレイン15を形成する。 図
6は電極を形成する工程を示している。先ず、全面に層
間膜28を形成し、さらにこの上に図示せぬレジストを
塗布しパターニングする。次に、このレジストをマスク
にN+層およびP+層上の層間膜28をエッチングし開口
部を形成する。最後に、この開口部にAl−Si−Cu
からなる導電性材料を埋設し、電極21を形成する。
【0022】図1において、本発明はパワーMOSFE
T1の形成時に拡散されるPウェル層5を、NMOSF
ET3のPウェル層6の製造工程に適用し、さらにこの
Pウェル層6はボロンをイオン注入法で注入し、横方向
の拡散部分を接触させることにより、NMOSFET3
を形成するというものである。さらに図3においては、
従来構造のNMOSFETのPウェル層はパワーMOS
FETのPウェル層と別の拡散であったのに対し、本発
明ではこのNMOSFETのPウェル層をパワーMOS
FETのPウェル層と同時に形成することにより、工程
数を削減することができる。さらに、本工程を用いて製
造されたNMOSFETのしきい値電圧は、その構造上
パワーMOSFETとほぼ同じであり、従って回路設計
が容易となる。次に各MOSFET間のしきい値電圧に
ついて述べる。
T1の形成時に拡散されるPウェル層5を、NMOSF
ET3のPウェル層6の製造工程に適用し、さらにこの
Pウェル層6はボロンをイオン注入法で注入し、横方向
の拡散部分を接触させることにより、NMOSFET3
を形成するというものである。さらに図3においては、
従来構造のNMOSFETのPウェル層はパワーMOS
FETのPウェル層と別の拡散であったのに対し、本発
明ではこのNMOSFETのPウェル層をパワーMOS
FETのPウェル層と同時に形成することにより、工程
数を削減することができる。さらに、本工程を用いて製
造されたNMOSFETのしきい値電圧は、その構造上
パワーMOSFETとほぼ同じであり、従って回路設計
が容易となる。次に各MOSFET間のしきい値電圧に
ついて述べる。
【0023】図8は本発明のIPDの断面を観察したも
のであり、NMOSFETとパワーMOSFETのPウ
ェル層断面における不純物拡散層の状態を示している。
図(a)はNMOSFETのPウェル層の断面を示した
拡大図である。図(b)は図(a)中矢印yで示した部
分における深さ方向に対する不純物濃度分布を示してい
る。(c)はパワーMOSFETのPウェル層の断面を
示した拡大図である。図(d)は図(c)中矢印xで示
した部分における横方向に対する不純物濃度分布を示し
ている。図(a)、(c)における矢印の原点は、不純
物拡散時における拡散源の導入位置を、その向きは特性
評価上重要な方向を示している。
のであり、NMOSFETとパワーMOSFETのPウ
ェル層断面における不純物拡散層の状態を示している。
図(a)はNMOSFETのPウェル層の断面を示した
拡大図である。図(b)は図(a)中矢印yで示した部
分における深さ方向に対する不純物濃度分布を示してい
る。(c)はパワーMOSFETのPウェル層の断面を
示した拡大図である。図(d)は図(c)中矢印xで示
した部分における横方向に対する不純物濃度分布を示し
ている。図(a)、(c)における矢印の原点は、不純
物拡散時における拡散源の導入位置を、その向きは特性
評価上重要な方向を示している。
【0024】図(a)より、NMOSFETの製造工程
においては、先ずゲート電極21bの両端から不純物を
イオン注入するため2つの分布を有するウェル層6が形
成される。このとき、ウェル層6には2つのピークが生
じ、ピーク間のには谷間ができる。その後、ウェル層6
形成時と同じ位置から不純物をイオン注入し、N+ソー
ス9、N+ドレインが形成される。このときの谷間部分
の不純物濃度を示しているのが図(b)である。従来の
MOSFET断面の不純物濃度を示す図18(b)と比
較すると、Pの分布のピークが低くなっており、またP
とNの境界が基板表面に移動していることが判る。とこ
ろで図8(d)の不純物濃度分布は、従来の二重拡散M
OSFETと何等変化せず、従って、Pの分布における
ピーク値も変化していない。そこで図(b)と図(d)
を比較してみると、Pの分布において、そのピーク値が
ほぼ同じになることが判る。ピーク値がほぼ同じになる
理由は、NMOSFETのウェル層6を形成する際に、
ゲート電極21bの両端から、つまり2箇所から不純物
であるPを注入することにより、ウェル層6に2つの分
布を形成することによって、各々の分布の両端を重なり
合わせることで、チャネル領域のPの分布を調整するこ
とができたためである。
においては、先ずゲート電極21bの両端から不純物を
イオン注入するため2つの分布を有するウェル層6が形
成される。このとき、ウェル層6には2つのピークが生
じ、ピーク間のには谷間ができる。その後、ウェル層6
形成時と同じ位置から不純物をイオン注入し、N+ソー
ス9、N+ドレインが形成される。このときの谷間部分
の不純物濃度を示しているのが図(b)である。従来の
MOSFET断面の不純物濃度を示す図18(b)と比
較すると、Pの分布のピークが低くなっており、またP
とNの境界が基板表面に移動していることが判る。とこ
ろで図8(d)の不純物濃度分布は、従来の二重拡散M
OSFETと何等変化せず、従って、Pの分布における
ピーク値も変化していない。そこで図(b)と図(d)
を比較してみると、Pの分布において、そのピーク値が
ほぼ同じになることが判る。ピーク値がほぼ同じになる
理由は、NMOSFETのウェル層6を形成する際に、
ゲート電極21bの両端から、つまり2箇所から不純物
であるPを注入することにより、ウェル層6に2つの分
布を形成することによって、各々の分布の両端を重なり
合わせることで、チャネル領域のPの分布を調整するこ
とができたためである。
【0025】MOSFETを動作させるためのしきい値
電圧は、チャネル領域のPのピーク値でほぼ決定される
が、本願のようにNMOSFET側のしきい値を調整す
ることにより、パワーMOSFETのしきい値と同等に
することができ、よって回路設計が非常に容易となる。
電圧は、チャネル領域のPのピーク値でほぼ決定される
が、本願のようにNMOSFET側のしきい値を調整す
ることにより、パワーMOSFETのしきい値と同等に
することができ、よって回路設計が非常に容易となる。
【0026】また、NMOS3FETにおいて、素子と
N型エピタキシャル層18の分離耐圧についてもパワー
MOSFETのソース‐ドレイン耐圧と同等である。こ
の特性を利用すると図7に示す自己分離型のIPDが可
能となる。このIPDは縦型のパワーMOSFET1と
NMOSFET3を自己分離で集積したもので、本発明
の製造方法によるNMOSFETは分離耐圧が十分に高
いことから実用上問題ない。さらに、このIPDにおい
ては、PolySi抵抗、PolySiダイオード等を
組み合わせることによって制御回路を構成することが容
易であり、従ってパワーMOSFETを形成するプロセ
スに工程を追加することなくIPDを製造することがで
きる。また図9に示すように、縦型のパワーMOSFE
Tの代わりに横型のパワーMOSFET1を用いてNM
OSFET3を集積しても同様の効果を得ることがで
き、加えて基板にエピタキシャルウェハを使用する必要
がなくさらに低コストでIPDを製造することができ
る。
N型エピタキシャル層18の分離耐圧についてもパワー
MOSFETのソース‐ドレイン耐圧と同等である。こ
の特性を利用すると図7に示す自己分離型のIPDが可
能となる。このIPDは縦型のパワーMOSFET1と
NMOSFET3を自己分離で集積したもので、本発明
の製造方法によるNMOSFETは分離耐圧が十分に高
いことから実用上問題ない。さらに、このIPDにおい
ては、PolySi抵抗、PolySiダイオード等を
組み合わせることによって制御回路を構成することが容
易であり、従ってパワーMOSFETを形成するプロセ
スに工程を追加することなくIPDを製造することがで
きる。また図9に示すように、縦型のパワーMOSFE
Tの代わりに横型のパワーMOSFET1を用いてNM
OSFET3を集積しても同様の効果を得ることがで
き、加えて基板にエピタキシャルウェハを使用する必要
がなくさらに低コストでIPDを製造することができ
る。
【0027】第2の実施例を次に示す。図10はPウェ
ル層において不純物濃度の低い部分にドレインを形成し
た場合のNMOSFETの断面を示している。Pウェル
層6は本発明の製造方法によって形成されたものであ
り、9がN+ソース、10がN+ドレインを示している。
この場合N+ドレイン10下のPウェル領域の不純物濃
度が図1に示したNMOS3のN+ドレイン10下方の
不純物濃度より低く設定されており、その結果、ドレイ
ン‐ソース耐圧を高くすることができる。
ル層において不純物濃度の低い部分にドレインを形成し
た場合のNMOSFETの断面を示している。Pウェル
層6は本発明の製造方法によって形成されたものであ
り、9がN+ソース、10がN+ドレインを示している。
この場合N+ドレイン10下のPウェル領域の不純物濃
度が図1に示したNMOS3のN+ドレイン10下方の
不純物濃度より低く設定されており、その結果、ドレイ
ン‐ソース耐圧を高くすることができる。
【0028】これまでの実施例ではN型のパワーMOS
とNMOSFETを集積する例について述べてきたが、
図11に示すようなP型のパワーMOSFET1とPM
OSFET2を集積するIPDについても本発明は有効
である。
とNMOSFETを集積する例について述べてきたが、
図11に示すようなP型のパワーMOSFET1とPM
OSFET2を集積するIPDについても本発明は有効
である。
【0029】
【発明の効果】以上説明したように、本発明によれば、
同一基板上にMOSFETおよびパワーMOSFETを
多数搭載するIPD( インテリジェントパワーデバイ
ス) を製造するにあたり、製造工程数の削減、製造コス
トの低減が図れると同時に、回路設計も容易となる。
同一基板上にMOSFETおよびパワーMOSFETを
多数搭載するIPD( インテリジェントパワーデバイ
ス) を製造するにあたり、製造工程数の削減、製造コス
トの低減が図れると同時に、回路設計も容易となる。
【図1】本発明の第1の実施例を示すPウェル層を共通
化して製造したIPDの断面図。
化して製造したIPDの断面図。
【図2】本発明であってP型アイソレーション拡散層を
形成する工程を示す断面図。
形成する工程を示す断面図。
【図3】本発明であってPウェル層を形成する工程を示
す断面図。
す断面図。
【図4】本発明であってN+素子層を形成する工程を示
す断面図。
す断面図。
【図5】本発明であってP+素子層を形成する工程を示
す断面図。
す断面図。
【図6】本発明であって電極を形成する工程を示す断面
図。
図。
【図7】本発明であって縦型のパワーMOSとNMOS
を自己分離で集積した場合のIPDの断面図。
を自己分離で集積した場合のIPDの断面図。
【図8】本発明であってウェル層を示すIPDの断面
図。
図。
【図9】本発明であって横型のパワーMOSとNMOS
を自己分離で集積した場合のIPDの断面図。
を自己分離で集積した場合のIPDの断面図。
【図10】本発明の第2の実施例を示すNMOSのPウ
ェル層の不純物濃度の低い部分にドレインを形成した場
合のIPDの断面図。
ェル層の不純物濃度の低い部分にドレインを形成した場
合のIPDの断面図。
【図11】本発明であってP型のパワーMOSとPMO
Sを集積した場合のIPDの断面図。
Sを集積した場合のIPDの断面図。
【図12】従来のIPDの断面図。
【図13】従来のPウェル層を形成する工程を示す断面
図。
図。
【図14】従来のPウェル層を形成する工程を示す断面
図。
図。
【図15】従来のN+素子層を形成する工程を示す断面
図。
図。
【図16】従来のP+素子層を形成する工程を示す断面
図。
図。
【図17】従来の電極を形成する工程を示す断面図。
【図18】従来のPウェル層の不純物拡散を示す断面
図。
図。
1 パワーMOSFET 2 PMOSFET 3 NMOSFET 4 バイポーラトランジスタ 5 Pウェル層 6 Pウェル層 7 Pベース層 8 N+ソース 9 N+ソース 10 N+ドレイン 11 N+エミッタ 12 N+コレクタ 13 P+コンタクト 14 P+ソース 15 P+ドレイン 16 P+ベース 17 N+基板 18 N型エピタキシャル層 19 N+貫通層 20 N+埋め込み層 21a 電極 21b ゲート電極 22 酸化膜 23 レジスト 24 P型アイソレーション拡散層 25a PMOSFET予定領域 25b NMOSFET予定領域 26 パワーMOSFET予定領域 27 バイポーラトランジスタ予定領域 28 層間膜 29 パワーMOSFETのドレイン電極 30 P型エピタキシャル層
Claims (5)
- 【請求項1】 第1導電型の半導体基板の所定箇所に第
2導電型のアイソレーション拡散層を形成し、前記半導
体基板の表面に電気的に独立する第1及び第2の領域を
得る工程と、 前記第1及び第2の領域の所定箇所に各々第1のゲート
及び第2のゲートを形成する工程と、 この第1及び第2のゲートをマスクにして前記半導体基
板に不純物を注入し、前記第1の領域に、前記第1のゲ
ートの下部全体に回り込む第2電型の第1のウェル層
を、前記第2の領域に、前記第2のゲートの下部全体に
回り込む第2導電型の第2のウェル層を形成する工程
と、 前記第1のウェル層に第1のソース及び第1のドレイン
を形成し、かつ前記第2のウェル層に第2のソースを形
成し、さらに前記半導体基板の内、前記第2のウェル層
の下部に第2のドレインを形成する工程を具備し、 前記第1の領域に前記第1のゲート、前記第1のソース
及び前記第1のドレインからなるMOSFETを、前記
第2の領域には前記第2のゲート、前記第2のソース及
び前記第2のドレインからなるパワーMOSFETを形
成することを特徴とする半導体装置の製造方法。 - 【請求項2】 前記第1のウェル層と前記第2のウェル
層を形成する工程において、 前記第1のウェル層の前記第1のゲートの下の領域の不
純物濃度と、前記第2のウェル層の前記第2のゲートの
下の領域の不純物濃度が実質的に同等となる様に、前記
不純物を注入することを特徴とする請求項1記載の半導
体装置の製造方法。 - 【請求項3】前記第1のウェル層と前記第2のウェル層
を形成する工程において、 前記第1のウェル層が2つの分布形態であり、それぞれ
の分布の隣り合う端部が相互に重なり合うように形成す
ることを特徴とする請求項1記載の半導体装置の製造方
法。 - 【請求項4】 前記ソース及び前記ドレインを形成する
工程において、前記第1のウェル層に形成する前記ソー
ス及び前記ドレインを二重拡散によって形成することを
特徴とする請求項1記載の半導体装置の製造方法。 - 【請求項5】 前記第1のウェル層と前記第2のウェル
層を形成する工程において、 前記第1のウェル層が前記第2のウェル層と同時に形成
することを特徴とする請求項1記載の半導体装置の製造
方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7126045A JPH08321604A (ja) | 1995-05-25 | 1995-05-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7126045A JPH08321604A (ja) | 1995-05-25 | 1995-05-25 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08321604A true JPH08321604A (ja) | 1996-12-03 |
Family
ID=14925296
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7126045A Pending JPH08321604A (ja) | 1995-05-25 | 1995-05-25 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08321604A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6555894B2 (en) * | 1998-04-20 | 2003-04-29 | Intersil Americas Inc. | Device with patterned wells and method for forming same |
JP2008277842A (ja) * | 2002-04-22 | 2008-11-13 | Power Integrations Inc | 分散されたゲートドライバを備えた電源集積回路 |
-
1995
- 1995-05-25 JP JP7126045A patent/JPH08321604A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6555894B2 (en) * | 1998-04-20 | 2003-04-29 | Intersil Americas Inc. | Device with patterned wells and method for forming same |
US6979885B2 (en) | 1998-04-20 | 2005-12-27 | Intersil Americas Inc. | Devices with patterned wells and method for forming same |
JP2008277842A (ja) * | 2002-04-22 | 2008-11-13 | Power Integrations Inc | 分散されたゲートドライバを備えた電源集積回路 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5777362A (en) | High efficiency quasi-vertical DMOS in CMOS or BICMOS process | |
US6207484B1 (en) | Method for fabricating BiCDMOS device and BiCDMOS device fabricated by the same | |
US6359318B1 (en) | Semiconductor device with DMOS and bi-polar transistors | |
US20040140517A1 (en) | LDMOS transistor with high voltage source and drain terminals hideaki tsuchiko | |
JPH04212465A (ja) | 高耐圧misトランジスタおよびこのトランジスタを有する相補型トランジスタの製造方法 | |
US6215160B1 (en) | Semiconductor device having bipolar transistor and field effect transistor and method of manufacturing the same | |
KR100377130B1 (ko) | 반도체 소자 및 그 제조 방법 | |
JPH10214907A (ja) | 半導体装置およびその製造方法 | |
JP2001308321A (ja) | 半導体装置とその製造方法 | |
EP0481454A2 (en) | Lateral MOS FET and manufacturing method thereof | |
JP4477197B2 (ja) | 半導体装置の製造方法 | |
JP2745228B2 (ja) | 半導体装置およびその製造方法 | |
JPH02219262A (ja) | 半導体装置 | |
JP3186043B2 (ja) | 半導体装置の製造方法 | |
JPH09232458A (ja) | BiCMOS素子およびその製造方法 | |
JP3448138B2 (ja) | 半導体装置の製造方法 | |
JP2001119019A (ja) | 半導体装置およびその製造方法 | |
JPH08321604A (ja) | 半導体装置の製造方法 | |
JPH06349852A (ja) | Mos型電界効果トランジスタ | |
JP3788439B2 (ja) | 半導体装置の製造方法 | |
JPH08162472A (ja) | バイポーラトランジスタ,バイポーラトランジスタを有する半導体装置およびその製造方法 | |
JP4458781B2 (ja) | 半導体装置及びその製造方法、並びにその応用装置 | |
KR930008022B1 (ko) | 반도체장치 | |
JP2721155B2 (ja) | 半導体装置 | |
JPH0837299A (ja) | 半導体集積回路の保護回路 |