JPS61196568A - 半導体装置 - Google Patents

半導体装置

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JPS61196568A
JPS61196568A JP60035226A JP3522685A JPS61196568A JP S61196568 A JPS61196568 A JP S61196568A JP 60035226 A JP60035226 A JP 60035226A JP 3522685 A JP3522685 A JP 3522685A JP S61196568 A JPS61196568 A JP S61196568A
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JP
Japan
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region
section
substrate
well
transistor
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JP60035226A
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English (en)
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Tsutomu Matsushita
松下　努
Koichi Murakami
浩一 村上
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Nissan Motor Co Ltd
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    • H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、特に所謂縦型ＭＯＳトランジスタおよびこ
のトランジスタの周辺回路を同一基板上に適切に形成し
得るようにした半導体装置に関する。
〔発明の技術的背景とその問題点〕
近年、電力用ＭＯＳトランジスタの出現によって、各種
電力負荷のスイッチング素子としてＭＯＳトランジスタ
が利用されるようになり、中でもオン抵抗が低くパワー
スイツヂングに適する縦型ＭＯＳトランジスタの需要が
高まりつつある。
第５図は、縦型ＭＯＳトランジスタの一例を示　　　　
　゛すものである。同図において、１０１はｎ＋型の基
板、１０３はエピタキシャル成長によりこの基板１０１
上に形成されたｎ　−型の領域（以下「ｎ−領域」と呼
ぶ）であり、この両者は縦型ＭＯＳトランジスタのドレ
インを構成している。一方、ｎ　−領域１０３中には、
ｐ型のウェル（以下［ｐウェル」と呼ぶ）１０７．０４
型のソース領域（以下「ｎ＋ソース領域」と呼ぶ）１０
９．ｐ＋型の０ウエルコンタクト領１ｔ１１１がグー１
〜電楊を構成するポリシリコンゲート１１３をマスクと
して用いて順次に拡散処理により形成されている。
すなわら、この構成の縦型ＭＯＳｌ−ランジスタにあっ
ては、例えば基板１０１側に所定のドレイン電圧Ｖｏを
接続し、一方ｎ＋ソースｆｌ戚１０９側を図示しない電
力負荷を介してアースに接続しておぎ、ポリシリコンゲ
ート１１３への給電を制御することで、基板１０１およ
びｎ　−領域１０３とｎ４ソース領域１０９との間に流
れる電流がＲ’ｌ　ＩＩＩＩできて所謂スイッチング制
御がなされ、結果として電力負荷を駆動制御できるので
ある。なお、第５図において、１１５はゲート酸化膜、
１１７はソース電極、１１９は中間絶縁膜、１２１は最
終保護膜である。
ところで、この縦型ＭＯＳトランジスタに′あっては、
例えばそのスイッチング作用を前述した如くポリシリコ
ンゲート１１３への給電を制御することによって行なう
必要があり、実際に使用する場合には、第５図には図示
していないがこのトランジスタに対して前記給電制御用
をはじめとして種々の周辺回路を接続する。このような
周辺回路を縦型Ｍ　ＯＳ　＋−ランジスタと同一の基板
上に形成することによっては、周辺回路を外部接続する
場合に比べて、小形化、作業工程の低減、特性のバラツ
キによる動作不良防止等の点でメリットがある。このた
め、縦型ＭＯＳトランジスタとこのトランジスタの周辺
回路を同一基板に形成することが考えられる。その場合
には、基板１０１およびｎ　−領域１０３が縦型ＭＯＳ
トランジスタのドレインであり電流通路となるため、形
成しようとする周辺回路を基板１０１およびｎ　−領域
１０３　ｈｓら電気的に分離する必要があるが、従来一
般にはｎ　−領域１０３の一部にｐ型の領域を形成して
これを接地し、その中に周辺回路を形成する方法が提案
されている（例えば特開昭５８−１６４３２３）。
しかしながら、この方法を用いて周辺回路を例えば０Ｍ
０８回路で構成しようとする場合には、一度　ｎ　−領
域１０３中にｐ型の領域を形成してさらにこのｐ型の領
域中にｎ型の領域を形成しておいた上で、前記ｐ型およ
びｎ型の領域にそれぞれｎチャンネルおよびｐチャンネ
ルのＭＯＳトランジスタを構成するという工程を踏まな
ければならないため、次のような問題がある。
■　￥Ｊ造プロセスが複雑である。
■　ｐ型の領域中に形成するｎ型の領域としては不純物
濃度が高くなってしまい、勢いこのｎ型の領域に構成さ
れるｐチャンネルのＭｏ８　ｌ−ランジスタの閾値電圧
ＶＴも高くならざるを得ない。
■　また、０Ｍ０８回路のうち特にｐチャンネルのＭＯ
Ｓトランジスタが構成される部位には、構造的にＰＮＰ
Ｎ接合が存在してサイリスタが構成されることになり、
いわゆるラッチアップ現象が発生しやすい。
〔発明の目的〕
この発明は、上記に鑑みてなされたもので、その目的と
しては、縦型ＭＯＳトランジスタと同一基板上への他の
ＭＯＳ回路の形成を簡単な製造プロセスで行なうことが
でき且つ、所望の特性を有する他のＭＯＳ回路が得られ
るようにした半導体装置を提供することにある。
（発明の概要〕 上記目的を達成するため、同一基板上に縦型ＭＯＳトラ
ンジスタと他のＭＯＳ回路を構成してなる半導体装置に
おいて、この発明は、前記基板のうち前記他のＭＯＳ回
路の下部領域を除去することを要旨とする。
〔発明の実施例〕
以下、図面を用いてこの発明の詳細な説明する。
第１図は、この発明の一実施例に係る半導体装置の断面
構造を示す図である。この半導体装置は、ｎ＋型の基板
１上に構成された縦型ＭＯＳトランジスタ部３と、当該
基板１上に構成された後基板１が除去された他のＭＯ３
回路を構成するＣＭＯＳ回路部５と、当該基板１上の縦
型ＭＯＳトランジスタ部３とＣＭＯＳ回路部５との境界
部分に構成されたアイソレーション部６（アイソレーシ
ョン部６を構成した後基板１が除去される）とに大別さ
れる。
縦型ＭＯＳトランジスタ部３は、前記第５図のものと略
同−の構成であり、基板１上にエピタキシャル成長によ
って形成されたｎ　−型のエビ層（以下「ｎ　−エビ層
」と呼ぶ）７があって基板１と共にドレイン領域を構成
し、さらに、このｎ　−エビ層７中には、ｐウェル９、
ｎ＋ソース領域１１、ｐウェルコンタクト領域１３が形
成されている。なお、１５はゲート電極を構成するポリ
シリコンゲート、１７はゲート酸化膜、１つはソース電
極、２１は中間絶縁膜、２３は最終保護膜である。
ＣＭＯＳ回路部５は、前記ｎ　−エビ層７中に所定間隔
だけ離れて一対のｐ＋型の領域２５．２７が形成されて
ドレインおよびソースを構成しており（以下２５をｒＰ
ＭＯｓドレイン領域」、２７をｒＰＭＯｓソース領域」
と呼ぶ）、ｐチャンネル型のＭＯＳトランジスタ（ＰＭ
ＯＳトランジスタ）２９が構成されている。また、ｎ　
−エビ層７ニハ、ｐ型（１）つｘ）Ｌｔ　（以下ｒ　Ｎ
ＭＯＳ１１１Ｄ　ウｘルＪと呼ぶ）３１が形成され、さ
らにこのＮＭＯＳ用ｐウェル３１中には、所定間隔だけ
離れて一対のｎ＋型の領域３３．３５が形成されてドレ
インおよびソースを構成しており（以下３３をｒＮＭ。
Ｓソース領域」、３５をｒＮＭＯｓＮＭＯＳドレイン電
極）、Ｎチャンネル型のＭＯＳトランジスタ（ＮＭＯＳ
トランジスタ）３７が構成されている。
なお、４１および４３はそれぞれＰＭＯＳトレイン電極
およびＰＭＯＳソース電極、４５および４７はＮＭＯＳ
ソース電極、ＮＭＯＳドレイン電極である。また、４２
および４６はそれぞれＰＭＯＳトランジスタ２９および
ＮＭＯ３トランジスタ３７のゲート電極である。
アイソレージコン部６は、前記ｎ　−エビ層７中に形成
されたｐ＋型のアイソレーション領域４９からなり、こ
のアイソレーション領域４９が接地状態とされることで
縦型ＭＯＳトランジスタ部３のｎ　−エビ層７とＣＭＯ
Ｓ回路部５とを電気的に分離するものである。なお、５
１はアイソレーション領域４９を接地状態とすべく形成
されたアース電極である。
したがって、このような構造を有する半導体装置にあっ
ては、ＣＭＯＳ回路部５およびアイソレーション部６の
基板１を除去することで、縦型ＭＯＳトランジスタ部３
とＣＭＯＳ回路部５との電気的分離を行なうべく逆バイ
アスされたＰＮ接合を特に形成する必要がなく、加えて
ＣＭＯＳ回路部５においてＰＮＰＮ接合が存在すること
もないのでラッチアップ現象が発生することがない。
次に、本実施例の半導体装置についての製造プロセスを
第２図の（Ａ）〜（Ｉ）を用いて説明する。
■　エピタキシャル成長処理により基板１上にｎ　−エ
ビ層７を形成し、ざらにｎ　−エビ層７の表面にイニシ
ャル酸化膜５２を形成後、このｎ　−エビ層７中にアイ
ソレーション領域４９を形成すべく、アイソレーション
領１ｉｉ１４９を形成しようとする部位を除いてレジス
ト５３でマスクしてボロンをイオン注入し、終了後レジ
スト５３を除去する（第２図（Δ））。
■　ｎ　−エビ層７中にＮＭＯＳトランジスタ３７のＮ
ＭＯＳ用ｐウェル３１を形成すべく、このｐウェル３１
を形成する部位を除いてレジスト５５でマスクしてボロ
ンをイオン注入し、終了後レジスト５５を除去する。（
第２図（Ｂ））。
■　第１回目の拡散処理を行なうことで、アイソレーシ
ョン領域４９およびＮＭＯＳ用ｐウェル３１を形成する
（第２図（Ｃ））。
■　イニシャル酸化ｌ！５２を除去した後、ｎ　−エビ
層７の表面にゲート酸化膜１７を形成し、さらにその表
面上にポリシリコンをＣＶ　Ｄ　（ＣｈｅｍｉｃａＩ　
Ｖａｐｏｒ　　ＱｅｐＯ５ｉｔｉＯｎ　）法により付着
させ、フォトエツチング処理により、縦型ＭＯＳトラン
ジスタ部３およびＣＭＯＳ回路部５における各ゲート電
極１５，４２．４６を形成する（第２図（Ｄ））。
■　縦型ＭＯＳトランジスタ部３のｐウェル９を形成す
べく、ＣＭＯＳ回路部５．アイソレーション部６および
縦型ＭＯＳトランジスタ部３の所定の部位の表面にレジ
スト５９を形成後にボロンをイオン注入し、終了後レジ
スト５９を除去する（第２図（Ｅ））。
■　第２回目の拡散処理を行なうことで、ｐウェル９を
形成する。この際、この拡散処理によっては、先の拡散
処理で形成したＮＭＯＳ用ｐウェル３１およびアイソレ
ーション領域４９が広がり、アイソレーション領Ｍ４９
に至っては基板１に達する。次に、縦型ＭＯＳトランジ
スタ部３のｎ１ソース領ｊｓＪ１１．０ＭＯＳ［ｌ［５
のＮＭＯＳ’、ｚ−ス領域３３およびＮＭＯＳドレイン
領域３５を形成すべく、これらの形成領域外の表面をレ
ジスト６１でマスクしてリンをイオン注入し、終了後レ
ジスト６１を除去する（第２図（Ｆ））。
■　縦型ＭＯＳトランジスタ部３のｐウェルコンタクト
領域１３、ＣＭＯＳ回路部５のＰＭＯＳドレイン領域２
５およびＰＭＯＳソース領域２７を形成すべく、形成し
ようとする領域外の表面をレジスト６３でマスクしてボ
ロンをイオン注入し、終了後レジスト６３を除去する（
第３図（Ｇ））。
■　第３回目の拡散処理を行ない、ｎ＋ソース領域１１
．ＰＭＯＳドレイン領域２５．ＰＭＯＳ’／−ス領域２
７．ＮＭＯＳソース領域３３．ＮＭＯＳドレイン領域３
５を形成する（第２図（Ｈ））。
■　ＣＶＤ法により表面にＰＳＧを中間絶縁Ｉｌ！２１
として付着させ、フォトエツチング処理により電極を設
けようとする所定の位置にコンタクト穴開けを行なう。
そして、次にアルミニウムを表面に真空蒸着させ、縦型
ＭＯＳトランジスタ部３のソース電極１９．ＣＭＯＳ回
路部５のＰＭＯＳソー　スミ極４３　、　Ｐ　Ｍ　ＯＳ
　トＬ／　イ＞　電極４１．ＮＭＯＳソース電極４５．
ＮＭｏ５ドレイン電４ｆｉ４７、およびアイソレーショ
ン部６のアース電極５１を構成する部分を除いてフォト
エツチング処理により除去する。この後、ＰＳＧを最終
保護膜２３として付着させ、さらにフォトエツチング処
理により所定の位置にパッド用の穴開けを行なう。そし
て、最後にＣＭＯＳ回路部５およびアイソレーション部
６の基板１をエツチング処理して除去することで、第１
図に示す如き半導体装置が完成する（第２図（Ｉ））。
第３図は、この発明の他の実施例に係る半導体装置を示
すものである。その特徴としては、基板を構成するｎ＋
型の導電体７１とこの導電体７１上にエピタキシャル成
長によりｐ　−型のエピタキシャル層（以下「ｐ　−エ
ビ層」と呼ぶ）７３を形成し、このｐ　−エビ層７３中
に前記導電体７１と共に縦型ＭＯＳトランジスタのドレ
インを構成するｎ型のウェル（以下「ｎウェル」と呼ぶ
）７７を形成し、以後このｎウェル７７中にｎウェル７
９、ｎ＋ソース領域８１．ｐウェルコンタクト領域８３
と順次拡散形成するようにすることで縦型ＭＯＳトラン
ジスタ部８５を構成する。一方、前記ｐ　−エビ層７３
中には、直接に一対のｎ＋型のＮＭＯＳソース領域８６
およびＮＭＯＳドレイン領域８７を形成してＮＭＯＳト
ランジスタ８８を構成し、またｎ型のウェル領ｔｉｉ　
（ＰＭＯＳ用ｎウ用層ウェル領域を形成後この領域に一
対のＰＭＯＳドレイン領１１８９およびＰＭＯＳソース
領域９０を形成してＰＭＯＳトランジスタ９１を構成す
ることで他のＭＯＳ回路を構成するＣＭＯＳ回路部９２
を形成し、さらにこのＣＭＯ３回路部９２の下部にｐ４
型の埋込層９３を形成してｎ＋型の導電体７１からの不
純物の拡散により前記ｐ　−エビ層７３が薄くなるのを
防止していることにある。
したがって、このような構造を有する半導体装置にあっ
てはｐ　−エビ層７３および埋込層９３を接地すること
で、縦型ＭＯＳトランジスタ部８５とこのトランジスタ
部の周辺回路を構成するＣＭＯＳ回路部９２がｎウェル
７７とｐ　″エビ層７３とのＰＮ接合により逆バイアス
状態となるため、両者が電気的に分離されることになる
。加えて、周辺回路用のＣＭＯＳ回路部９２が不純物濃
度の低いｐ　−エビ層７３中に形成されるため、その中
に形成される０ウエル領域の不純物濃度も低く抑えるこ
とができ、これにより、縦型ＭＯＳトランジスタと同一
基板上に構成した０Ｍ０８回路を単体で構成したものと
同等の特性で構成づることができる。また、ＣＭＯＳ回
路部９２と縦型ＭＯＳトランジスタ部８５とは、ｎウェ
ル７７とｐ　−エビ層７３間のＰＮ接合により縦型ＭＯ
Ｓトランジスタの特性と無関係に１′１　−エビ層７３
の不純物）９度を自由に決定でき、もってＣＭＯＳ回路
部９２の設計の自由度が増すという効果もある。　なお
、第３図における他の構成要素にあっては第１図と同じ
なので同一符号を付してその説明は省略する。
次に、本実施例の半導体装置についての製造プロセスを
第４図の（Ａ）〜（Ｋ）を用いて説明する。
■　導電体７１に対し埋込層９３を形成すべく、縦型Ｍ
ＯＳＩ−ランジスタ部８５を形成する導電体７１の上面
にレジスト９５を形成後、ＣＭＯＳ回路部９２となる導
電体７１上にのみボロンをイオン注入し、終了後レジス
ト９５を除去する（第４図（Ａ））。
■　導電体７１上にｐ　−エビ層７３をエピタキシャル
成長させる。（第４図（Ｂ））。
■　縦型ＭＯＳｌ−ランジスタ部８５のｎウェル７７お
よびＣＭＯＳ回路部９２のＰＭＯＳ用ｎウェル領域９４
をｐ　−エビ層７３に形成すべく、所定位置にレジスト
９６を形成後リンをイオン注入し、終了後レジスト９６
を除去する（第４図（Ｃ））。
■　１回目の拡散処理を行なうことで、埋込層９３、ｎ
ウェル７７、ＰＭＯＳ用ｎウェル９４を形成する（第４
図（Ｄ））。
■　拡散処理の終了したｐ　−エピ層７３上面にゲート
酸化膜１７Ｉ３よびこのゲート酸化膜上面の所定位置に
ポリシリコンゲート１５，４２．４６を形成し、ゲート
電極とする（第４図（Ｅ））。
■　ｎウェル７７内にｎウェル７９を形成すべく、所定
位置にレジスト９７を形成後、ボロンをイオン注入し、
終了後レジスト９７を除去する（第４図（Ｅ））。
■　２回目の拡ｉｌＩ［処理を行なってってｎウェル７
９を形成する。この時、この拡散処理によっては、ｎウ
ェル７７の領域が広がり導電体７１に達すると共に、Ｐ
ＭＯ３用０ウェル９４と埋込層９３の領域が夫々法がる
（第４図（Ｇ））。
■　ｐウェルコンタクト領域８３．ＰＭＯＳ）−ランジ
スタ９１のＰＭＯＳドレイン領域８９およびＰＭＯＳソ
ース領域９０を形成しようとする部位を除いてレジスト
９８を形成後、ボロンをイオン注入し、終了後レジスト
９８を除去する（第４図（Ｈ）〉。
■　縦型ＭＯＳトランジスタ部８５のｎ＋ソース領戚８
１およびＮＭＯＳトランジスタ８８のＮＭＯＳソース領
１ｉ１１８６．ＮＭＯＳドレイン領域８７を形成しよう
とする部位を除いてレジスト９９を形成後、リンをイオ
ン注入し、終了後レジスト９９を除去するく第４図（■
））。
■　第３回目の拡散処理を行ない、ｎ＋ソース領域８１
、ｐウェルコンタクト領域８３．ＮＭＯＳソース領戚８
６．ＮＭＯＳドレイン領域８７．ＰＭＯＳドレイン領域
８９．ＰＭＯＳソース領域９０を形成する（第４図（Ｊ
））。
０　中間絶縁膜２１をイオン・ビームデポジション処理
して、フォトエツチング処理により電極を設けようとす
る位置に穴開けを行なった後、アルミニウム蒸着を行な
い、電極とする部分を除いてフォトエツチング処理によ
り蒸着したアルミニウムを除去することで、縦型ＭＯ３
）−ランジスタ部８５のソース電極１９．ＰＭＯＳトラ
ンジスタ９１およびＮＭＯ３トランジスタ８８のそれぞ
れＰＭＯＳソース電極４３、ＰＭＯＳドレイン電極４１
およびＮＭＯＳソース電極４５．ＮＭＯＳドレイン電極
４７を形成する（第４図（Ｋ））。
＠　半導体装置の表面全体に最終保護膜２３をイオン・
ビームデポジション処理し、さらにフォトエツチング処
理によりパッドの位置に穴開けを行ない、ＣＭＯＳ回路
部９２の導電体７１をエツヂング処理して除去すること
で、第３図に示すごとき半導体装置が完成する。
なお、以上の２つの実施例にあっては、いずれもＮチャ
ンネル型の縦型ＭＯＳトランジスタについて説明してい
るが、ｐチャンネル型の縦型ＭＯＳトランジスタについ
ても同様である。また、他のＭＯＳ回路としては０Ｍ０
８回路として説明したが、ｎチャンネルあるいはｎチャ
ンネルのＭＯＳ回路のいずれか一方のもので構成しても
よいことはもちろんである。
〔発明の効果〕
以上説明したように、この発明によれば、同一基板上に
縦型ＭＯＳトランジスタおよび他のＭＯＳ回路を構成し
てなる半導体装置において、前記他のＭＯＳ回路の下部
領域にあたる基板を除去するようにしたので、縦型ＭＯ
Ｓｔ−ランジスタの同一基板上への他のＭＯＳ回路の形
成を簡単な製造プロヒスで行なうことができ、且つ形成
後もラッチアップ現象が発生することのない所望の特性
を右する他のＭＯＳ回路を構成することができる。
【図面の簡単な説明】
第１図はこの発明の一実施例に掛る半導体装置の断面構
造図、第２図は第１図の半導体装置の製造プロセスを示
す図、第３図はこの発明の他の実施例に係る半導体装置
の断面構造図、第４図は第３図の半導体装置の製造プロ
セスを示す図、第５図は縦型ＭＯＳトランジスタの断面
構造図である。 １・・・基板 ２・・・縦型ＭＯＳトランジスタ部 ５・・・ＣＭＯＳ回路部 ６・・・アイソレーション部 ７・・・ｎ　−エビ層 ９・・・ｐウェル １１・・・ｎ＋ソース領域 １３・・・ｐウェルコンタクト領域 １５・・・ポリシリコンゲート １７・・・ゲート酸化膜 １９・・・ソース電極 ２１・・・中間絶縁膜 ２３・・・最終保護膜 ２５・・・ＰＭＯＳドレイン領域 ２７・・・ＰＭＯＳソース領域 ２９・・・ＰＭＯＳトランジスタ ３１・・・ＮＭＯＳＩＴＩＩ）ウェル ３３・・・ＮＭＯＳソース領域 ３５・・・ＮＭＯＳドレイン領域 ３７・・・ＮＭｏ５トランジスタ ４１・・・ＰＭＯＳドレイン電極 ４２・・・ゲート電極 ４３・・・ＰＭＯＳソース電極 ４５・・・ＮＭＯＳソース電極 ４６・・・ゲート電極 ４７・・・ＮＭＯＳドレイン電極 ４つ・・・アイソレーション領域 ５１・・・アース電極 ７１・・・導電体 ７３・・・ｐ　一層 ７５・・・基板 ７７・・・ｎウェル ７９・・・ｐウェル ８１・・・ｎ＋ソース領域 ８３・・・ｐウェルコンタクト領域 ８５・・・縦型ＭＯＳトランジスタ部 ８６・・・ＮＭＯＳソース領域 ８７・・・ＮＭＯＳドレイン領域 ８８・・・ＮＭＯＳトランジスタ ８９・・・Ｐ　Ｍ　ＯＳドレイン領域 ９０・・・ＰＭＯＳソース領域 ９１・・・ＰＭＯＳトランジスタ ９２・・・ＣＭＯＳ回路部 ９３・・・埋込層 ９４・・・ＰＭＯ３用ｎウェル領域 区　　　　　　　　　区　　　　　　　　　　区Ｎ　　
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Claims (1)

    【特許請求の範囲】
  1. 同一基板上に縦型ＭＯＳトランジスタと他のＭＯＳ回路
    を構成してなる半導体装置において、前記基板のうち前
    記他のＭＯＳ回路の下部領域が除去された構造を有する
    ことを特徴とする半導体装置
JP60035226A 1985-02-26 1985-02-26 半導体装置 Pending JPS61196568A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0314465A2 (en) * 1987-10-27 1989-05-03 Nec Corporation A semiconductor device having a vertical power mosfet fabricated in an isolated form on a semiconductor substrate
EP0453070A2 (en) * 1990-02-23 1991-10-23 Nippon Motorola Ltd. Method of manufacturing an intelligent power semiconductor device
US5322804A (en) * 1992-05-12 1994-06-21 Harris Corporation Integration of high voltage lateral MOS devices in low voltage CMOS architecture using CMOS-compatible process steps

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