JPS62239567A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS62239567A JPS62239567A JP61083523A JP8352386A JPS62239567A JP S62239567 A JPS62239567 A JP S62239567A JP 61083523 A JP61083523 A JP 61083523A JP 8352386 A JP8352386 A JP 8352386A JP S62239567 A JPS62239567 A JP S62239567A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は牛４体装置に関し、特に相補型電界効果トラン
ジスタを用いた集積回路（以下ＣＭ（ＪＳＩＣという）
のＰウェル及びＮウェルの構造とその製造方法に関する
。
ジスタを用いた集積回路（以下ＣＭ（ＪＳＩＣという）
のＰウェル及びＮウェルの構造とその製造方法に関する
。
ＣＭＵＳＩＣは設計基準が微細になシ、集積度が上がる
につれ、０ＭＯ８ＩＣ特有のう、チアツブ（電源ノイズ
等がトリガーとなシ、寄生サイリスタが動作することに
より、を源端子間が短絡する現象）耐量が問題となって
いる。
につれ、０ＭＯ８ＩＣ特有のう、チアツブ（電源ノイズ
等がトリガーとなシ、寄生サイリスタが動作することに
より、を源端子間が短絡する現象）耐量が問題となって
いる。
ラッテアッグ耐量向上の対策としては、高竣度の基板に
低濃度のエピタキシアル成長を行って、０ＭＯ８ＩＣを
形成する方法や、第３図に示すように、へ型半導体基板
１にＰ型埋込拡散層８及びＮ型埋込拡散層９７ｆ！：形
成し、その後Ｎ型エピタキシアル層１０ｔ−形成し、埋
込拡散層上にＰフェル２およびＮフェル３を形成してウ
ェルの抵抗を下げ。
低濃度のエピタキシアル成長を行って、０ＭＯ８ＩＣを
形成する方法や、第３図に示すように、へ型半導体基板
１にＰ型埋込拡散層８及びＮ型埋込拡散層９７ｆ！：形
成し、その後Ｎ型エピタキシアル層１０ｔ−形成し、埋
込拡散層上にＰフェル２およびＮフェル３を形成してウ
ェルの抵抗を下げ。
Ｐフェル２にへ 型のソース・ドレイン拡散／？ｆｆｌ
６を形成し、Ｎフェル３にＰ＋型のソース・ドレイ／
拡散層７全形成し、ＣＭ（Ｊ ８ Ｉ Ｃを形成する方
法が用いられている。
６を形成し、Ｎフェル３にＰ＋型のソース・ドレイ／
拡散層７全形成し、ＣＭ（Ｊ ８ Ｉ Ｃを形成する方
法が用いられている。
上述した従来のＣＭＯ８ＩＣの形成方法は、ラッチアッ
プ耐量は向上するものの、製造工程が複雑となシ、また
。エピタキシャル成長においてはマワンド、スリップと
いった欠陥が発生し、結果的にベレット価格が上がる要
因となっている。
プ耐量は向上するものの、製造工程が複雑となシ、また
。エピタキシャル成長においてはマワンド、スリップと
いった欠陥が発生し、結果的にベレット価格が上がる要
因となっている。
不発明は、従来技術の欠点全改良し、従来の製造方法を
ほとんど変更することなく、ラッチアップ耐量全向上さ
せるシェルの構造とその製造方法を提供することを目的
としている。
ほとんど変更することなく、ラッチアップ耐量全向上さ
せるシェルの構造とその製造方法を提供することを目的
としている。
本発明においては、Ｐシェル及びＮシェル全高エネルギ
ーのイオン注入で形成することにより、シェル底部にピ
ークをもった不純物グロファイルを実現したものである
。
ーのイオン注入で形成することにより、シェル底部にピ
ークをもった不純物グロファイルを実現したものである
。
本発明の半導体装置は、相補型電界効果トランジスタの
Ｐシェル及びＮシェルの少くとも一方の不純物一度の最
大域がシェル断面方向の中央部と最深部との間にあるこ
とを特徴とする。
Ｐシェル及びＮシェルの少くとも一方の不純物一度の最
大域がシェル断面方向の中央部と最深部との間にあるこ
とを特徴とする。
本発明の半導体装置の製造方法は、Ｎ型半導体基板に、
ボロ／を加速電圧７００１（ｅＶ以上でイオン注入する
工程と、リン全加速電圧９００ＫｅＶ以上でイオン注入
する工程と、その後熱処理を行う工程と金有することを
特徴とする。
ボロ／を加速電圧７００１（ｅＶ以上でイオン注入する
工程と、リン全加速電圧９００ＫｅＶ以上でイオン注入
する工程と、その後熱処理を行う工程と金有することを
特徴とする。
次に本発明について図面によシ説明する。
第１図は本発明の一実施例の断面図であυ、Ｎ型半導体
基板１にＰフェル２およびＮウェル３が形成されており
、Ｐフェル２にＮ＋型のソース・ドレイン拡散層６が形
成され、Ｎウェル３にＰ＋型のソース・ドレイン拡散層
７が形成されている。
基板１にＰフェル２およびＮウェル３が形成されており
、Ｐフェル２にＮ＋型のソース・ドレイン拡散層６が形
成され、Ｎウェル３にＰ＋型のソース・ドレイン拡散層
７が形成されている。
第２図はＰシェルの不純物プロファイルであシ。
■は本発明による高エネルギーイオン注入によって形成
されたＰシェルの不純物フ゛ロファイルであり、■は従
来技術によシ形成され九Ｐウェルの不純物グロフ了イル
である◎ 第２図■に示したような不純物プロファイルを実現する
ため本発明では、Ｎ型半導体基板１にボロン”ｃ加速電
圧８００ＫｅＶ、ドーズ１ｔｌＸ１０ ｃｍでイオン
注入してＰシェルを形成し、リンを加速電圧１０００Ｋ
ｅＶ、ドーズ量１刈０１４ｃ、、−２でイオン注入して
Ｎウェル全形成した。イオン注入後不純物全活性化し、
半導体基板のイオン注入によるダメージ回復のため１ｏ
ｏｏ℃ ６０分の熱処理全行った０従米ウェル形成のた
めに、イオン注入後に行っていた高温・長時間のウェル
押し込みは行わない。以後従来技術によシ１選択酸化に
よる分陥酸化膜４．ゲート電極５．ソース・ドレイン拡
散層６，７、アルミ配ｊ＃ １１ ｆｔ形成することに
よシ、シェル底部に不純物両度のピーク金もつＣＭＯ８
ＩＣ金得た。ウェル表面濃度コントロールのために、シ
ェルのイオン注入を高エネルギーと低エネルギーの２回
行ってもよく、トランジスタのスレッショルド電圧制御
のため、ゲート酸化膜形成後チャンネルドーグを行って
もよい。
されたＰシェルの不純物フ゛ロファイルであり、■は従
来技術によシ形成され九Ｐウェルの不純物グロフ了イル
である◎ 第２図■に示したような不純物プロファイルを実現する
ため本発明では、Ｎ型半導体基板１にボロン”ｃ加速電
圧８００ＫｅＶ、ドーズ１ｔｌＸ１０ ｃｍでイオン
注入してＰシェルを形成し、リンを加速電圧１０００Ｋ
ｅＶ、ドーズ量１刈０１４ｃ、、−２でイオン注入して
Ｎウェル全形成した。イオン注入後不純物全活性化し、
半導体基板のイオン注入によるダメージ回復のため１ｏ
ｏｏ℃ ６０分の熱処理全行った０従米ウェル形成のた
めに、イオン注入後に行っていた高温・長時間のウェル
押し込みは行わない。以後従来技術によシ１選択酸化に
よる分陥酸化膜４．ゲート電極５．ソース・ドレイン拡
散層６，７、アルミ配ｊ＃ １１ ｆｔ形成することに
よシ、シェル底部に不純物両度のピーク金もつＣＭＯ８
ＩＣ金得た。ウェル表面濃度コントロールのために、シ
ェルのイオン注入を高エネルギーと低エネルギーの２回
行ってもよく、トランジスタのスレッショルド電圧制御
のため、ゲート酸化膜形成後チャンネルドーグを行って
もよい。
以上の工程によシ、基板濃度ｌＸｌ０ ｃｍ に対
し％深さ４μｍ１層抵抗２００ΩのＰシェル及び深さ３
μｍ層抵抗１５０ΩのＮシェルが得られた。
し％深さ４μｍ１層抵抗２００ΩのＰシェル及び深さ３
μｍ層抵抗１５０ΩのＮシェルが得られた。
以上説明したように不発明は、シェルの形成を高エネル
ギーのイオン注入で行うことにより、従来構造に比べ１
桁低いシェル抵抗を得ることが出来ラッチアップ耐量の
著しい向上が出来る効果がある。
ギーのイオン注入で行うことにより、従来構造に比べ１
桁低いシェル抵抗を得ることが出来ラッチアップ耐量の
著しい向上が出来る効果がある。
一方１本発明の製造方法はイオン注入のエネルギーを変
更するのみでよく、従来のＭう・ンテア・ノブ構造にお
ける埋込拡散、エピタキシャル成長工程を省略できる他
、従来のシェルの形成に必要とし７た長時間の押し込み
工＠をも省略することが出来工期短縮及びペレット価ｔ
！戊減を実現できる効果かりる。
更するのみでよく、従来のＭう・ンテア・ノブ構造にお
ける埋込拡散、エピタキシャル成長工程を省略できる他
、従来のシェルの形成に必要とし７た長時間の押し込み
工＠をも省略することが出来工期短縮及びペレット価ｔ
！戊減を実現できる効果かりる。
８０１図は１本発明の一実施Ｖ」の断面図、第２図はＰ
シェルの不純物分布図、第３図は従来の埋込拡散とエピ
タキシアル成長を用いた耐ラツチアツプ構造の断面図で
ある。 １・・・・・・Ｎ型半導体基板、２・・・・・・Ｐシェ
ル、３・・・・・・ヘクエル、４・・・・・・酸化膜、
５・・・・・・ゲート電極、６．７・・・・・・ソース
・ドレイ／拡散層、８・・・・・・Ｐ型埋込拡散層、９
・・・・・・Ｎ型埋込拡散層、１０・・・・・・Ｎ型エ
ピタキシアル７ｍ、１１・・・・・・アルミ電極。 −°＼ 代理人 弁理士 内 原 晋 ・３．１牛 １
図 ／ ）で（μ／／Ｌ） 早２ 悶
シェルの不純物分布図、第３図は従来の埋込拡散とエピ
タキシアル成長を用いた耐ラツチアツプ構造の断面図で
ある。 １・・・・・・Ｎ型半導体基板、２・・・・・・Ｐシェ
ル、３・・・・・・ヘクエル、４・・・・・・酸化膜、
５・・・・・・ゲート電極、６．７・・・・・・ソース
・ドレイ／拡散層、８・・・・・・Ｐ型埋込拡散層、９
・・・・・・Ｎ型埋込拡散層、１０・・・・・・Ｎ型エ
ピタキシアル７ｍ、１１・・・・・・アルミ電極。 −°＼ 代理人 弁理士 内 原 晋 ・３．１牛 １
図 ／ ）で（μ／／Ｌ） 早２ 悶
Claims (2)
- （１）相補型電界効果トランジスタのＰウェル及びＮウ
ェルの少くとも一方の不純物濃度の最大域がウエル断面
方向の中央部と最深部との間にあることを特徴とする半
導体装置。 - （２）Ｎ型半導体基板に、ボロンを加速電圧７０００Ｋ
ｅＶ以上でイオン注入する工程と、リンを加速電圧９０
０Ｋｅｖ以上でイオン注入する工程と、その後熱処理を
行う工程とを有することを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61083523A JPS62239567A (ja) | 1986-04-11 | 1986-04-11 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61083523A JPS62239567A (ja) | 1986-04-11 | 1986-04-11 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62239567A true JPS62239567A (ja) | 1987-10-20 |
Family
ID=13804839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61083523A Pending JPS62239567A (ja) | 1986-04-11 | 1986-04-11 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62239567A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63305546A (ja) * | 1987-06-05 | 1988-12-13 | Seiko Instr & Electronics Ltd | 半導体集積回路装置の製造方法 |
| JPH01189955A (ja) * | 1988-01-26 | 1989-07-31 | Nec Corp | 半導体装置 |
| EP0694976A3 (en) * | 1994-06-30 | 1996-05-22 | Ibm | Method for producing an integrated circuit with p-channel MOSFETs of different channel widths |
| US6413808B1 (en) | 1999-07-22 | 2002-07-02 | Nec Corporation | Semiconductor device and process for production thereof |
-
1986
- 1986-04-11 JP JP61083523A patent/JPS62239567A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63305546A (ja) * | 1987-06-05 | 1988-12-13 | Seiko Instr & Electronics Ltd | 半導体集積回路装置の製造方法 |
| JP2724459B2 (ja) * | 1987-06-05 | 1998-03-09 | セイコーインスツルメンツ株式会社 | 半導体集積回路装置の製造方法 |
| JPH01189955A (ja) * | 1988-01-26 | 1989-07-31 | Nec Corp | 半導体装置 |
| EP0694976A3 (en) * | 1994-06-30 | 1996-05-22 | Ibm | Method for producing an integrated circuit with p-channel MOSFETs of different channel widths |
| US5559050A (en) * | 1994-06-30 | 1996-09-24 | International Business Machines Corporation | P-MOSFETS with enhanced anomalous narrow channel effect |
| US6413808B1 (en) | 1999-07-22 | 2002-07-02 | Nec Corporation | Semiconductor device and process for production thereof |
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