JPS60213051A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60213051A JPS60213051A JP59071193A JP7119384A JPS60213051A JP S60213051 A JPS60213051 A JP S60213051A JP 59071193 A JP59071193 A JP 59071193A JP 7119384 A JP7119384 A JP 7119384A JP S60213051 A JPS60213051 A JP S60213051A
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- JP
- Japan
- Prior art keywords
- channel
- layers
- polycrystalline silicon
- heat treatment
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ｐチャネルＭＯ８）ランジスタとｎチャネ
ルＭＯ８）ランジスタを同一半導体基板上に備えた半導
体装置の製造方法に関するものである。
ルＭＯ８）ランジスタを同一半導体基板上に備えた半導
体装置の製造方法に関するものである。
同一半導体基板上にｐ＋ ｎチャネルＭＯＳトランジス
タを形成するものとしては、例えば第１図に示すＣＭＯ
Ｓインバータがある。従来、ｐ、ｎチャネルのゲートは
、ゲート酸化膜上の多結晶シリコン基板）９７オ）ｌ／
シストマスクでエツチングして形成していた。これ’ｅ
ｉｌＥ２図によって説明する。
タを形成するものとしては、例えば第１図に示すＣＭＯ
Ｓインバータがある。従来、ｐ、ｎチャネルのゲートは
、ゲート酸化膜上の多結晶シリコン基板）９７オ）ｌ／
シストマスクでエツチングして形成していた。これ’ｅ
ｉｌＥ２図によって説明する。
第２図（ａ）〜（ｅ）において、１はシリコン基板、２
はフィールド酸化膜、３はゲート酸化膜、４は多結晶シ
リコンゲート、５はフオ）ｌ／シストである。
はフィールド酸化膜、３はゲート酸化膜、４は多結晶シ
リコンゲート、５はフオ）ｌ／シストである。
まず、第２図（ａ）のようにパターニングされた多結晶
シリコンゲート４上にフ才）ｌ／ジス）５Ｙｔ残したま
ま、第２図（ｂ）のようにフォトレジスト６を塗布し、
ｐチャネル領域のみを開孔したＶ：）ストパターンを形
成する。次いで、との開孔部にｐ十層を形成するために
ポジンをイオン注入する。
シリコンゲート４上にフ才）ｌ／ジス）５Ｙｔ残したま
ま、第２図（ｂ）のようにフォトレジスト６を塗布し、
ｐチャネル領域のみを開孔したＶ：）ストパターンを形
成する。次いで、との開孔部にｐ十層を形成するために
ポジンをイオン注入する。
その後、第２図（ｅ）のようにフォトレジスト５゜６を
全面除去する。次に、第２図（ｄ）のようにｎチャネル
領域ＶＣｎ中層を形成するためＫｐチャネル領域にフォ
トンシスト５を塗布し、ｎチャネル領域に砒素（Ａ”Ｓ
）Ｙイオン注入する。このときＫ、ｎチャネル領域のゲ
ート上のノジストはない。セしてさらに、各チャネル領
域の注入イオンを同時に熱処理し７二−ルして、第２図
Ｃｅ）のようＶＣｐ十層中層よび１層８が形成され、ｐ
チャネルＭＯＳトランジスタおよびｎチャネル間Ｏ８）
ランジスタが形成される。
全面除去する。次に、第２図（ｄ）のようにｎチャネル
領域ＶＣｎ中層を形成するためＫｐチャネル領域にフォ
トンシスト５を塗布し、ｎチャネル領域に砒素（Ａ”Ｓ
）Ｙイオン注入する。このときＫ、ｎチャネル領域のゲ
ート上のノジストはない。セしてさらに、各チャネル領
域の注入イオンを同時に熱処理し７二−ルして、第２図
Ｃｅ）のようＶＣｐ十層中層よび１層８が形成され、ｐ
チャネルＭＯＳトランジスタおよびｎチャネル間Ｏ８）
ランジスタが形成される。
ここでｐ土層７Ｙ先に形成するのは、ポロン注入はゲー
トと自己整合で行うため、多結晶シリコンゲート４上に
フォト／シスト５がないと、多結晶シリコンゲート４も
しくはチャネル領域にポロンが浸入し、ｎ形不純物がド
ープされた多結晶シリコンのシート抵抗を増大させたり
、ｐチャネルトランジスタのしきいＩＩヲ変動させたり
するため。
トと自己整合で行うため、多結晶シリコンゲート４上に
フォト／シスト５がないと、多結晶シリコンゲート４も
しくはチャネル領域にポロンが浸入し、ｎ形不純物がド
ープされた多結晶シリコンのシート抵抗を増大させたり
、ｐチャネルトランジスタのしきいＩＩヲ変動させたり
するため。
多結晶シリコンゲート４上の７オトンジスト５を残す必
要があるためであり、ｎ＋十層を形成するためにはその
必要はない。
要があるためであり、ｎ＋十層を形成するためにはその
必要はない。
従来の製造方法は以上のような工ｉ！によるので。
ｐ＋十層とｎ土層８を同時に熱処理するため、ポロンは
砒素より拡散係数が大きく、ｐチャネルトランジスタの
短チヤネル効果を防ぐためにｐチャネルのゲート長を大
きくし、また、ポロン注入量、注入エネルギーを抑制し
なげればならず、ｐチャネルトランジスタのパフォーマ
ンスが制限されていた。
砒素より拡散係数が大きく、ｐチャネルトランジスタの
短チヤネル効果を防ぐためにｐチャネルのゲート長を大
きくし、また、ポロン注入量、注入エネルギーを抑制し
なげればならず、ｐチャネルトランジスタのパフォーマ
ンスが制限されていた。
また、一層７ｔ’形成するためのフォトレジストパター
ンを形成する工程は、やり直し不可能となるなどの欠点
があった。
ンを形成する工程は、やり直し不可能となるなどの欠点
があった。
この発明は、上記のような従来のものの欠点を除去する
ためになされたもので、各チャネルのグートラ別途形成
し、ｎ中層を先に熱処理、７二−ルを行い、実効チャネ
ル長に余裕の小さいｐ中層を別途熱処理するととＫより
ｐチャネルトランジスタの短チヤネル効果を抑制し、バ
フオーマン７向上させ、さらＫ、フオトンジストバター
二／グのやり直しが可能となる製造方法を提供すること
ヲ目的としている。以下、この発明の実施例を図面につ
いて説明する。
ためになされたもので、各チャネルのグートラ別途形成
し、ｎ中層を先に熱処理、７二−ルを行い、実効チャネ
ル長に余裕の小さいｐ中層を別途熱処理するととＫより
ｐチャネルトランジスタの短チヤネル効果を抑制し、バ
フオーマン７向上させ、さらＫ、フオトンジストバター
二／グのやり直しが可能となる製造方法を提供すること
ヲ目的としている。以下、この発明の実施例を図面につ
いて説明する。
第３図（ａ）、（ｂ）はこの発明の一実施例を説明する
ための断面図である。この図で、１はシリコン基板、２
はフィールド酸化膜、３はゲート酸化膜、４ａ、４ｂは
多結晶シリコンゲートである。
ための断面図である。この図で、１はシリコン基板、２
はフィールド酸化膜、３はゲート酸化膜、４ａ、４ｂは
多結晶シリコンゲートである。
この製造工程は、まず、ゲート酸化膜３を形成後、多結
晶シリコンを全面に積層した後第３図（ａ）のようＫｎ
チャネルの多結晶シリコンゲート４ａを形成し、ｎ土層
８を形成するために砒素イオン注入を行い、熱処理し、
７二−ルを行う。
晶シリコンを全面に積層した後第３図（ａ）のようＫｎ
チャネルの多結晶シリコンゲート４ａを形成し、ｎ土層
８を形成するために砒素イオン注入を行い、熱処理し、
７二−ルを行う。
次Ｋ、全面にフォトレジスト５馨塗布した後、ｐチャネ
ルの多結晶シリコングー）４ｂｔ’形成し、ｐ土層ｒｙ
ｔ形成するためにポロンをイオン注入法により注入し、
熱処理してアニールを行う。
ルの多結晶シリコングー）４ｂｔ’形成し、ｐ土層ｒｙ
ｔ形成するためにポロンをイオン注入法により注入し、
熱処理してアニールを行う。
この方法によれば、ｐ中層７の形成のための熱処理を、
ｎ土層８の形成のための熱処理と独立に行うことが可能
となる。最初Ｋ、砒素を十分に熱処理。
ｎ土層８の形成のための熱処理と独立に行うことが可能
となる。最初Ｋ、砒素を十分に熱処理。
７二−ルし、後Ｋ、砒素と比べ拡散係数の大きいポロン
にのみ注目して熱処理、７二−ルを行うため、ＬＳＩで
のｐチャネルトランジスタの短チヤネル効果を抑制した
り、ｐ土層抵抗の低減での外部サージ対策勢有利となる
。
にのみ注目して熱処理、７二−ルを行うため、ＬＳＩで
のｐチャネルトランジスタの短チヤネル効果を抑制した
り、ｐ土層抵抗の低減での外部サージ対策勢有利となる
。
また、従来、ゲート、ｐ＋ソース、ドＶイン＋ １”ン
ース、ドＶインと３回のマスク合わせ馨必要としたが、
この発明では２回のマスク合わせでよく。
ース、ドＶインと３回のマスク合わせ馨必要としたが、
この発明では２回のマスク合わせでよく。
さらに、マスク合わせのやり直し禁止工程か解除され、
プルセスの途中で、ウェハを脱落させずＫすむことが可
能となる。
プルセスの途中で、ウェハを脱落させずＫすむことが可
能となる。
〔発明の効果〕
以上説明したようＫ、この発明は、ｎチャネルのグー）
＋１形成し、自己整合でイオン注入してｎ＋層を形成し
熱処理して７二−ルする工程と、前記ｎチャネルとは別
個にｐチャネルのグーＩＹ形成し、自己整合でイオン注
入してｐ中層を形成し熱処理して７二−ルする工程とＫ
より、ｎチャネル間Ｏ８）ランジスタとｐチャネルＭＯ
Ｓトランジスタを形成するようＫしたので、マスク合せ
の回数を低減でき、また、ｐチャネルトランジスタの短
チヤネル効果を抑制でき、ｐ土層抵抗の低減での外部サ
ージ対策等有利になり、歩留りの向上かはかれる等の利
点が得られる。
＋１形成し、自己整合でイオン注入してｎ＋層を形成し
熱処理して７二−ルする工程と、前記ｎチャネルとは別
個にｐチャネルのグーＩＹ形成し、自己整合でイオン注
入してｐ中層を形成し熱処理して７二−ルする工程とＫ
より、ｎチャネル間Ｏ８）ランジスタとｐチャネルＭＯ
Ｓトランジスタを形成するようＫしたので、マスク合せ
の回数を低減でき、また、ｐチャネルトランジスタの短
チヤネル効果を抑制でき、ｐ土層抵抗の低減での外部サ
ージ対策等有利になり、歩留りの向上かはかれる等の利
点が得られる。
第１図はｐチャネルＭＯ８）ランジスタとｎチャネルＭ
Ｏ８）う／ジスタをペアで用いたＣＭＯＳイ／バータ回
路を示す図、第２図（ａ）〜（ｅ）は半導体基板上にゲ
ートとｐチャネルソース、トンイン、ｎチャネルソース
、トンインを形成する従来の製造工程ケ示す断面図、第
３図（ａ）、（ｂ）はこの発明の一笑施例のゲートとｐ
、ｎ各チャネルンース２ ドレインの形成方法を示す断
面図である。 図中、１はシリコン基板、２はフィールド酸化膜、３は
ゲート酸化膜、４は多結昌シリコンゲート、５はフォト
レジストである。 なお１図中の同一符号は同一または相当部分ヶ示す。 代理人 大岩 増雄 （外２名） 第１図 第３図 八 第２図 ら １ 手続補正書 （自発） 昭和 嗅 １月２３日 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名 称
（６０１）三菱電機株式会社 代表者片山仁八部 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号５、補正
の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１） 明細書路３１：５行のｆ各チャネル領域」を、
「各ソースやドレイン領域」と補正する。 （２）同じく第４頁１６行の「バフオーマン」を、「パ
フォーマンスＪと補正する。 以上
Ｏ８）う／ジスタをペアで用いたＣＭＯＳイ／バータ回
路を示す図、第２図（ａ）〜（ｅ）は半導体基板上にゲ
ートとｐチャネルソース、トンイン、ｎチャネルソース
、トンインを形成する従来の製造工程ケ示す断面図、第
３図（ａ）、（ｂ）はこの発明の一笑施例のゲートとｐ
、ｎ各チャネルンース２ ドレインの形成方法を示す断
面図である。 図中、１はシリコン基板、２はフィールド酸化膜、３は
ゲート酸化膜、４は多結昌シリコンゲート、５はフォト
レジストである。 なお１図中の同一符号は同一または相当部分ヶ示す。 代理人 大岩 増雄 （外２名） 第１図 第３図 八 第２図 ら １ 手続補正書 （自発） 昭和 嗅 １月２３日 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名 称
（６０１）三菱電機株式会社 代表者片山仁八部 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号５、補正
の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１） 明細書路３１：５行のｆ各チャネル領域」を、
「各ソースやドレイン領域」と補正する。 （２）同じく第４頁１６行の「バフオーマン」を、「パ
フォーマンスＪと補正する。 以上
Claims (1)
- 半導体基板上に、ｐチャネルＭＯ８）ランジスタおよび
ｎチャネルＭＯ８）ランジスタを備えた半導体装置の製
造方法において、多結晶シリコン膜をエツチングしてｎ
チャネルのゲートを形成し、自己整合でイオン注入して
ｎ＋層を形成し熱処理した彼、７二−ルする工程と、前
記ｎチャネルとは別途にｐチャネルのゲート酸化膜し、
自己整合でイオン注入してｐ十層を形成し熱処理した後
、７二〜ルする工程とＺ含むことヲ特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59071193A JPS60213051A (ja) | 1984-04-09 | 1984-04-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59071193A JPS60213051A (ja) | 1984-04-09 | 1984-04-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60213051A true JPS60213051A (ja) | 1985-10-25 |
Family
ID=13453583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59071193A Pending JPS60213051A (ja) | 1984-04-09 | 1984-04-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60213051A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5021353A (en) * | 1990-02-26 | 1991-06-04 | Micron Technology, Inc. | Split-polysilicon CMOS process incorporating self-aligned silicidation of conductive regions |
| US5023190A (en) * | 1990-08-03 | 1991-06-11 | Micron Technology, Inc. | CMOS processes |
| US5026657A (en) * | 1990-03-12 | 1991-06-25 | Micron Technology, Inc. | Split-polysilicon CMOS DRAM process incorporating self-aligned silicidation of the cell plate, transistor gates, and N+ regions |
| US5030585A (en) * | 1990-03-22 | 1991-07-09 | Micron Technology, Inc. | Split-polysilicon CMOS DRAM process incorporating selective self-aligned silicidation of conductive regions and nitride blanket protection of N-channel regions during P-channel gate spacer formation |
| US5032530A (en) * | 1989-10-27 | 1991-07-16 | Micron Technology, Inc. | Split-polysilicon CMOS process incorporating unmasked punchthrough and source/drain implants |
| US5252504A (en) * | 1988-05-02 | 1993-10-12 | Micron Technology, Inc. | Reverse polysilicon CMOS fabrication |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5635467A (en) * | 1979-08-31 | 1981-04-08 | Toshiba Corp | Manufacture of complementary mos semiconductor device |
| JPS5784164A (en) * | 1980-11-14 | 1982-05-26 | Toshiba Corp | Manufacture of semiconductor device |
-
1984
- 1984-04-09 JP JP59071193A patent/JPS60213051A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5635467A (en) * | 1979-08-31 | 1981-04-08 | Toshiba Corp | Manufacture of complementary mos semiconductor device |
| JPS5784164A (en) * | 1980-11-14 | 1982-05-26 | Toshiba Corp | Manufacture of semiconductor device |
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| US5252504A (en) * | 1988-05-02 | 1993-10-12 | Micron Technology, Inc. | Reverse polysilicon CMOS fabrication |
| US5032530A (en) * | 1989-10-27 | 1991-07-16 | Micron Technology, Inc. | Split-polysilicon CMOS process incorporating unmasked punchthrough and source/drain implants |
| US5021353A (en) * | 1990-02-26 | 1991-06-04 | Micron Technology, Inc. | Split-polysilicon CMOS process incorporating self-aligned silicidation of conductive regions |
| US5026657A (en) * | 1990-03-12 | 1991-06-25 | Micron Technology, Inc. | Split-polysilicon CMOS DRAM process incorporating self-aligned silicidation of the cell plate, transistor gates, and N+ regions |
| US5030585A (en) * | 1990-03-22 | 1991-07-09 | Micron Technology, Inc. | Split-polysilicon CMOS DRAM process incorporating selective self-aligned silicidation of conductive regions and nitride blanket protection of N-channel regions during P-channel gate spacer formation |
| US5023190A (en) * | 1990-08-03 | 1991-06-11 | Micron Technology, Inc. | CMOS processes |
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